半导体器件的制作方法

半导体器件的制作方法
【专利摘要】半导体器件(1)包括衬底(10)、栅极绝缘膜(20)以及栅电极(30)。衬底(10)是由化合物半导体制成并且具有多个第一凹部(17)，所述多个第一凹部中的每一个在其一个主表面(10A)处开口并且具有第一侧壁表面(17A)。栅极绝缘膜(20)被设置为接触第一侧壁表面(17A)的顶部。栅电极(30)被设置为接触栅极绝缘膜(20)的顶部。衬底(10)包括：第一导电类型的源极区(15)，当在沿着厚度方向的横截面中看时，该源极区(15)被设置为将第一凹部(17)夹在中间并且彼此面对；和第二导电类型的体区(14)，该体区(14)具被设置为将第一凹部(17)夹在中间的情况并且彼此面对。在介于被第一凹部(17)和与第一凹部(17)相邻的另一第一凹部(17)夹在中间的区域中，彼此面对的源极区(15)的部分被彼此连接。因此，能够提供允许单元的尺寸减小的半导体器件(1)。
【专利说明】半导体器件

【技术领域】
[0001]本发明涉及一种半导体器件，更加具体地，涉及一种允许减小尺寸的半导体器件。

【背景技术】
[0002]近年来，为了实现半导体器件中的高击穿电压、低损耗等等，已经开始采用碳化硅作为用于半导体器件的材料。碳化硅是带隙大于在传统上已经被广泛地用作用于半导体器件的材料的硅的带隙的宽带隙半导体。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件能够具有高击穿电压、减小的导通电阻等等。
[0003]采用碳化硅作为其材料的示例性半导体器件是MOSFET (金属氧化物半导体场效应晶体管)等等。MOSFET是根据预定的阈值电压控制沟道区域中的反型层的存在/不存在，以便传导和中断电流的半导体器件。例如，日本专利特开N0.2005-328013(专利文献I)描述其中沿着沟槽壁表面形成沟道区域的沟槽栅极型M0SFET。
[0004]引用列表
[0005]专利文献
[0006]PTL 1:日本专利特开 N0.2005-328013


【发明内容】

[0007]技术问题
[0008]在日本专利特开N0.2005-328013中描述的MOSFET中，提供与被栅极沟槽包围的单元中的每一个欧姆接触的欧姆电极。在此MOSFET中，需要在各个单元上确保其中要形成欧姆电极的区域。这使其难以达到单元的减小尺寸。
[0009]鉴于前述问题，已经提出本发明，并且其目的是为了提供允许减小单元尺寸的半导体器件。
[0010]问题的解决方案
[0011]根据本发明的半导体器件包括衬底、栅极绝缘膜以及栅电极。衬底是由化合物半导体制成并且具有多个第一凹部，多个第一凹部中的每一个在其一个主表面处开口并且具有第一侧壁表面。栅极绝缘膜被设置在第一侧壁表面上并且与第一侧壁表面接触。栅电极被设置在栅极绝缘膜上并且与栅极绝缘膜接触。衬底包括:源极区，该源极区具有第一导电类型，并且当在沿着厚度方向的横截面中看时，被设置为暴露在第一侧壁表面处并且在第一凹部介于之间的情况下面对本身；和体区，该体区具有第二导电类型，并且当从源极区看时，被设置为在与该一个主表面相反的一侧与源极区接触，以便暴露在第一侧壁表面处并且在第一凹部介于之间的情况下面对本身。当在平面图中看时，在介于第一凹部和与第一凹部相邻的另一凹部之间的区域中，在第一凹部介于之间的情况下彼此面对的源极区的部分被相互连接。
[0012]根据本发明的半导体器件，当在平面图中看时，在介于第一凹部和与第一凹部相邻的另一第一凹部之间的区域中，在第一凹部介于之间的情况下彼此面对的源极区的部分被相互连接。因此，通过提供与在第一凹部介于之间的情况下彼此面对的源极区的部分中的一个接触的欧姆电极，在没有提供用于其另一部分的欧姆电极的情况下，电流能够在源极区的所有部分中流动。结果，被提供有欧姆电极的单元的数目能够减小，从而实现单元的尺寸减小。
[0013]优选地，在上述半导体器件中，衬底被进一步提供有具有第二侧壁表面的第二凹部。源极区暴露在第二侧壁表面处。半导体器件进一步包括欧姆电极，该欧姆电极被形成在第二侧壁表面上并且与源极区欧姆接触。
[0014]根据上述半导体器件，欧姆电极被提供为与第二凹部的第二侧壁表面接触。因此，被提供有欧姆电极的单元和其中形成沟道的单元被独立地提供，从而进一步实现单元的尺寸减小。
[0015]优选地，上述半导体器件进一步包括高浓度第二导电类型区，其与欧姆电极和体区接触。因此，与高浓度第二导电类型区接触的体区的电势能够被固定到所期待的值。
[0016]优选地，在上述半导体器件中，高浓度第二导电类型区具有底表面，该底表面被设置在相对于第一凹部的第一底壁表面更加远离该一个主表面的位置处。因此，耗尽层从在高浓度第二导电类型区和第一导电类型的漂移区之间的Pn结延伸，从而缓和第一凹部的第一底壁表面上的电场集中。
[0017]优选地在上述半导体器件中，当在平面图中看时，在介于第一凹部和与第一凹部相邻的另一第一凹部之间的区域中，在第一凹部介于之间的情况下彼此面对的体区的部分被相互连接。因此，能够缓和在形成第一凹部的第一侧壁表面的两个相邻的第一侧壁表面之间的边界中的电场集中。
[0018]优选地，在上述半导体器件中，衬底进一步被提供有第三凹部，该第三凹部在一个主表面处开口并且具有第三侧壁表面。衬底进一步包括电场缓和区，其具有第二导电类型并且被设置为与第三凹部的第三侧壁表面和体区接触。从而通过提供在电场缓和方面专门化的单元，能够更加稳固地抑制电场集中。
[0019]优选地，在上述半导体器件中，电场缓和区具有相对于第一凹部的第一底壁表面被设置在更加远离该一个主表面的位置处的底表面。因此，耗尽层从第二导电类型的电场缓和区和第一导电类型的漂移区之间的Pn结延伸，从而缓和在第一凹部的第一底壁表面上的磁场集中。本发明的有益效果
[0020]从上面的描述中显然的是，根据本发明中的半导体器件，能够实现单元的减小尺寸。

【专利附图】

【附图说明】
[0021]图1是示出根据第一实施例的半导体器件的结构的示意性的横截面图。
[0022]图2是示意性地示出根据第一实施例的半导体器件的衬底的结构的透视图。
[0023]图3(A)是示意性地示出第一实施例的半导体器件的衬底的源极区的结构的平面图。图3(B)是示意性地示出单元的结构的平面图。
[0024]图4是示意性地示出用于制造第一实施例中的半导体器件的方法的流程图。
[0025]图5是用于图示用于制造第一实施例中的半导体器件的方法的第一步骤的示意性的横截面图。
[0026]图6是用于图示用于制造第一实施例中的半导体器件的方法的第二步骤的示意性的横截面图。
[0027]图7是用于图示用于制造第一实施例中的半导体器件的方法的第三步骤的示意性的横截面图。
[0028]图8是用于图示用于制造第一实施例中的半导体器件的方法的第四步骤的示意性的横截面图。
[0029]图9是用于图示用于制造第一实施例中的半导体器件的方法的第五步骤的示意性的横截面图(沿着IX-1X的图2的区域的横截面图)。
[0030]图10是用于图示用于制造第一实施例中的半导体器件的方法的第六步骤的示意性的横截面图。
[0031]图11是用于图示用于制造第一实施例中的半导体器件的方法的第七步骤的示意性的横截面图。
[0032]图12是用于图示用于制造第一实施例中的半导体器件的方法的第八步骤的示意性的横截面图。
[0033]图13是示出第二实施例的半导体器件的结构的示意性的横截面图。
[0034]图14是示意性地示出第二实施例的半导体器件的衬底的结构的平面图。
[0035]图15是用于图示用于制造第二实施例中的半导体器件的方法的示意性的横截面图(沿着XV-XV的图14的区域的横截面图)。

【具体实施方式】
[0036]下面参考附图描述本发明的实施例。应注意的是，在下面提及的附图中，相同或者相对应的部分被给予相同的附图标记并且没有被重复地描述。此外，在本说明书中，由[]表示单独的取向，由〈> 表示群取向，并且由O表示单独的面，并且由{}表示群面。另外，负指数应当通过在数字上面放(横条)被结晶学指示，但是通过在本说明书的数字之前放负号指示。
[0037](第一实施例)
[0038]首先，将会描述是本发明的一个实施例的第一实施例。首先，参考图1，下面描述用作根据第一实施例的半导体器件的MOSFET I的结构。MOSFET I包括由化合物半导体制成并且具有主表面1A的衬底10、栅极绝缘膜20、栅电极30、层间绝缘膜40、欧姆电极50、源极焊盘电极60、漏电极70、以及漏极焊盘电极80。衬底10包括基础衬底11和半导体层
12。在半导体层12中，形成漂移区13、体区14、源极区15、以及高浓度第二导电类型区16。此外，衬底10被提供有多个第一凹部17 (参见图9)，多个第一凹部17中的每一个在主表面1A侧开口并且具有第一侧壁表面17A和第一底壁表面17B。此外,衬底10被提供有第二凹部18 (参见图9)，该第二凹部18在主表面1A侧开口并且具有第二侧壁表面18A和第二底壁表面18B。
[0039]基础衬底11是由例如碳化硅制成，包含诸如N(氮)的η型杂质，并且因此具有η型导电性(第一导电类型)。漂移区13被形成在基础衬底11的主表面IlA上。与基础衬底11 一样，漂移区13包含诸如N(氮)的η型杂质，并且因此具有η型导电性。其在漂移区13中的浓度小于基础衬底11中的浓度。
[0040]体区14(在与基础衬底11侧相反的一侧)被形成在漂移区13上并且与漂移区13接触。体区14包含诸如Al(铝)或者B(硼)的P型杂质，并且因此具有P型导电性(第二导电类型)。当在衬底10的厚度方向中的横截面图(即，在平行于图1的纸面的平面中)中看时，体区14暴露在第一凹部17的第一侧壁表面17A处，并且被设置为在第一凹部17介于之间的情况下面对本身。应注意的是，当从源极区15中看时，体区14被设置在与主表面1A相反的一侧。
[0041]源极区15 (在与漂移区13侧相反的一侧)被形成在体区14上并且与体区14接触。源极区15包含诸如P(磷)的η型杂质，并且因此具有与基础衬底11和漂移区13 —样的η型导电性(第一导电类型)。此外，源极区15中的η型杂质的浓度高于漂移区13中的浓度。当在衬底10的厚度方向中的横截面中看时，源极区15暴露在第一凹部17的第一侧壁表面17Α处，并且被设置为在第一凹部17介于之间的情况下面对本身。
[0042]高浓度第二导电类型区16被形成为与半导体层12中的体区14和漂移区13接触以便延伸到比第一凹部17更深的区域。具体地，高浓度第二导电类型区16被设置为与欧姆电极50接触，延伸通过体区14，并且具有与漂移区13接触并且被设置在相对于第一凹部17的第一底壁表面17Β更加远离主表面1A的位置处的接触表面(即，高浓度第二导电类型区16的底表面16Β)。与体区14 一样，高浓度第二导电类型区16包含诸如Al (铝)的ρ型杂质并且因此具有P型导电性。其在高浓度第二导电类型区16中的浓度高于体区14中的浓度。
[0043]第一凹部17中的每一个被形成以通过源极区15和体区14延伸并且到达漂移区
13。具体地,第一凹部17被形成为使得第一底壁表面17Β被设置为相对于高浓度第二导电类型区16的底表面16Β更加靠近欧姆电极50。此外，如在图1中所示，第一凹部17被形成为使得第一侧壁表面17Α与第一底壁表面17Β形成大于90°的角Θ。换言之，第一凹部17被形成为使得第一侧壁表面17Α与衬底10的主表面1A形成大于90°的角Θ。
[0044]第二凹部18被形成以通过源极区15延伸并且到达体区14。具体地，高浓度第二导电类型区16被形成为朝着漏电极70从第二凹部18的第二底壁表面18Β延伸。此外，如在图1中所示，第二侧壁表面18Α和第二底壁表面18Β形成近似于90°的角。在第二凹部18的第二侧壁表面18Α处，源极区15被暴露。
[0045]接下来，参考图2和图3，将会描述第一凹部17和第二凹部18的形状。如在图2和图3中所示，例如，第一凹部17和第二凹部18中的每一个具有六边形的平面形状。在第一凹部17的第一侧壁表面17Α处暴露源极区15、体区14、以及漂移区13。在第二凹部18的壁表面处，源极区15被暴露。在第二凹部18的第二底壁表面18Β处，体区14被暴露。
[0046]参考图3(A)，将会描述源极区15的平面结构。在此，图3(A)和图3(B)是在垂直于衬底10的主表面1A的方向中的相同视野的平面视图。在图3㈧中，通过斜线对主表面1A中的源极区15的暴露部分加阴影以便图示源极区15的结构。图3(B)是用于图示单元的结构的图，并且因此没有通过斜线对源极区15加阴影。如在图3(A)中所示，当在平面图中看时，在介于一个特定的第一凹部17和与此一个特定的第一凹部17相邻的另一个第一凹部17之间的区域中，在第一凹部17介于之间的情况下彼此面对的源极区15的部分被相互连接。换言之，当在平面图中看时，源极区15被提供为包围第一凹部17。此外，体区14被形成为源极区15接触。因此，当在平面图中看时，在介于一个特定的第一凹部17和与此一个特定的第一凹部17相邻的另一个第一凹部17之间的区域中，在第一凹部17介于之间的情况下彼此面对的体区14的部分被相互连接。换言之，当在平面图中看时，体区14被提供为包围第一凹部17。
[0047]参考图3(B)，将会描述单元的结构。如在图3(B)中所示，MOSFET I具有单元18C，其是通过相互连接六个顶点的假设的六角形。这样的假设的六角形单元18C具有与其它的六角形单元17C接触的边。在单元18C的中心部分处，形成第二凹部18。在各个单元17C的中心部分处，形成第一凹部17。包围单元18C的顶点25中的每一个是两个单元17C的顶点中的每一个与一个单元18C的顶点重叠的点。参考图3(A)和图3 (B)，源极区15被形成为包括假设的六角形单元18C和单元17C的顶点。
[0048]此外，多个第一凹部17被设置为包围第二凹部18。在第一实施例的MOSFET I中，第一凹部17被设置在通过交替的长短虚线指示的假设的六角形H的边上以便包围第二凹部18。此外，参考图1，栅电极30被形成在第一凹部17中，并且欧姆电极50被形成在第二凹部18中。即，在第一实施例的MOSFET I中，具有栅电极30的六个单元17C被形成在具有欧姆电极50的一个单元18C周围。假定被设置在单元18C周围的一个单元18C和六个单元17C是一个单元，第一实施例的MOSFET I具有多个这样的单元在其间没有被布置有空间的形状。应注意的是，具有欧姆电极50的单元18C用作用于将电流供应给源极区15的接触单元。具有栅电极30的各个单元17C用作用于经由沟道将来自于源极区15的电流流到漂移区13的沟道单元。
[0049]再次参考图1，栅极绝缘膜20是由例如S12 (二氧化硅)制成，并且被设置在第一凹部17的第一侧壁表面17A和第一底壁表面17B和衬底10的主表面1A上并且与第一凹部17的第一侧壁表面17A和第一底壁表面17B和衬底10的主表面1A接触。
[0050]栅电极30是由诸如其中添加有杂质的多晶硅的导体制成，并且被设置在栅极绝缘膜20上并且与栅极绝缘膜20接触以便填充第一凹部17。
[0051]层间绝缘膜40是由例如S12(二氧化硅)制成，并且被设置在栅电极30上并且与栅电极30接触。具体地，层间绝缘膜40使栅电极30与欧姆电极50电绝缘。
[0052]欧姆电极50被形成为与衬底10的主表面10A、源极区15、体区14、以及高浓度第二导电类型区16接触。具体地，欧姆电极50是由能够与源极区15欧姆接触的材料，诸如NixSiy (硅化镍)、TixSiy (硅化钛)、AlxSiy (硅化铝)、或者TixAlySiz (硅化钛铝)制成。欧姆电极50被电连接到源极区15。此外，欧姆电极50被设置在第二凹部18的第二侧壁表面18A和第二底壁表面18B上并且与第二凹部18的第二侧壁表面18A和第二底壁表面18B接触。
[0053]漏电极70被形成在基础衬底11的与其主表面IlA相反的主表面IlB上并且与基础衬底11的与其主表面IlA相反的主表面IlB接触。漏电极70是由例如与欧姆电极50的材料相同的材料制成，并且被电连接到基础衬底11。
[0054]源极焊盘电极60被设置在层间绝缘膜40和欧姆电极50上并且接触层间绝缘膜40和欧姆电极50。具体地，源极焊盘电极60是由诸如Al (铝)的导体制成，并且经由欧姆电极50被电连接到源极区15。
[0055]漏极焊盘电极80被设置在漏电极70上并且与漏电极70接触。具体地，与源极焊盘电极60 —样，漏极焊盘电极80是由诸如Al (铝)的导体制成，并且经由漏电极70被电连接到基础衬底11。
[0056]应注意的是，在MOSFET I中，第一凹部17的第一侧壁表面17A包括具有{0-33-8}的面取向的第一面。更加具体地，第一凹部17的第一侧壁表面17A微观地包括第一面，并且第一侧壁表面17A微观地进一步包括具有{0-11-1}的面取向的第二面。更加具体地，第一凹部17的第一侧壁表面17A的第一面和第二面包括具有{0-11-2}的面取向的第二面。更加具体地，第一凹部17的第一侧壁表面17A的第一面和第二面包括具有{0-11-2}的面取向的组合的平面。因此，第一侧壁表面17A中的沟道电阻能够被减小。因此，导通电阻能够被减小。
[0057]此外，在MOSFET I中，第一凹部17的第一侧壁表面17A相对于{000-1}面在宏观上具有62° ±10°的偏离角。因此，第一侧壁表面17A中的沟道电阻能够进一步被减小。因此，导通电阻能够进一步被减小。
[0058]下面描述用作根据第一实施例的半导体器件的MOSFET I的操作。参考图1，当电压被施加到欧姆电极50和漏电极70之间，同时被施加到栅电极30的电压小于阈值电压时，即，当其处于截止状态时，被形成在体区14和漂移区13之间的pn结被反向偏置。因此，M0SFET1是处于非导电状态。同时，当栅电极30被馈送有等于或者高于阈值电压的电压时，沿着体区14中的第一凹部17的第一侧壁表面17A积累载流子以形成反型层。结果，源极区15和漂移区13被相互电连接，从而电流在欧姆电极50和漏电极70之间流动。以上述方式，MOSFET I操作。
[0059]下面参考图4至图13描述用于制造第一实施例中的半导体器件的方法。在用于制造第一实施例中的半导体器件的方法中，用作上述半导体器件的MOSFET I能够被制造。参考图4，作为步骤(SlO)，衬底制备步骤被首先执行。在此步骤(SlO)中，执行下面描述的步骤(Sll)和(S12)以制备由碳化硅制成的衬底10。
[0060]首先，作为步骤(Sll)，执行基础衬底制备步骤。在此步骤(Sll)中，由例如，4H-SiC制成的晶锭(未示出)被切割以制备由如在图5中所示的由碳化硅制成的基础衬底11。
[0061]接下来，作为步骤(S12)，执行外延生长层形成步骤。在此步骤(S12)中，参考图5，通过在基础衬底11的主表面IlA上的外延生长形成半导体层12。以这样的方式，制备衬底10，其包括基础衬底11和半导体层12并且具有主表面10A。应注意的是，基础衬底11和半导体层12中的每一个可以是由任何化合物半导体层制成，并且不限于碳化硅。例如，基础衬底11和半导体层12中的每一个可以是由氮化镓制成。
[0062]接下来，作为步骤(S21)，执行离子注入步骤。在此步骤(S21)中，参考图6，例如，Al (铝)离子被首先注入到半导体层12，从而形成ρ型导电性的体区14。接下来，例如，P(磷)离子以比其中已经注入Al离子的深度更浅的深度被注入到半导体层12中，从而形成η型导电性的源极区15。此外，在半导体层12中，其中没有形成体区14和源极区15的区域用作漂移区13。因此，如在图6中所示，包括衬底10的主表面1A的η型源极区15、与源极区15接触的ρ型的体区14、以及与体区14接触的η型的漂移区13被形成。
[0063]接下来，作为步骤(S30)，执行第一凹部形成步骤。在此步骤(S30)中，参考图7和图8，第一凹部17被形成在衬底10中以便在主表面1A侧开口。具体地，参考图7，使用例如P-CVD (等离子体-化学气相沉积)方法首先形成由S12 ( 二氧化硅)制成的掩膜90。掩膜90具有与衬底10的主表面1A中的其中要形成第一凹部17的区域一致的开口。接下来，例如，在包含SF6(六氟化硫)气体和氧气的气氛中，借助于电感耦合等离子体反应离子刻蚀(ICP-RIE)等等蚀刻衬底10。接下来，参考图8，例如，在包含诸如氯的卤素基气体和氧的气氛中执行热蚀刻。在完成此蚀刻工艺之后，掩膜90被去除。以这样的方式，衬底10被提供有具有第一侧壁表面17A和第一底壁表面17B的第一凹部17,在该处源极区15、体区14、以及漂移区13被暴露。
[0064]接下来，作为步骤(S40)，执行第二凹部形成步骤。在此步骤(S40)中，参考图9，例如，ICP-RIE等等被采用以蚀刻衬底10以便形成第二凹部18，该第二凹部18在主表面1A处开口并且具有第二侧壁表面18A和第二底壁表面18B。
[0065]接下来，作为步骤(S41)，执行高浓度第二导电类型区形成步骤。在此步骤(S41)中，参考图9，例如，Al (铝)离子被注入到包括半导体层12的第二凹部18的第二底壁表面18B的区域中，从而形成具有ρ型导电性并且延伸到比第一凹部17更深的区域的高浓度第二导电类型区16。
[0066]接下来，作为步骤(S42)，执行活化退火步骤。在此步骤(S42)中，通过加热衬底10，在上述步骤(S21)和(S41)中注入的杂质被活化以在其中注入有杂质的区域中产生所期待的载流子。
[0067]接下来，作为步骤(S50)，执行栅极绝缘膜形成步骤。在此步骤(S50)，参考图10，例如，通过在包含氧气的气氛中加热衬底10，由S12 (二氧化硅)制成的栅极绝缘膜20被形成在衬底10的主表面10A、第一凹部17的第一侧壁表面17A和第一底壁表面17B、以及第二凹部18的第二侧壁表面18A和第二底壁表面18B上，并且与衬底10的主表面10A、第一凹部17的第一侧壁表面17A和第一底壁表面17B、以及第二凹部18的第二侧壁表面18A和第二底壁表面18B接触。
[0068]接下来，作为步骤(S60)，执行栅电极形成步骤。在此步骤(S60)中，参考图11，例如，使用LP(低压)CVD方法形成其中添加有杂质的多晶硅膜以便填充第一凹部17。以这样的方式，栅电极30被设置在栅极绝缘膜20上并且与栅极绝缘膜20接触。
[0069]接下来，作为步骤(S70)，执行欧姆电极形成步骤。在此步骤(S70)中，首先从其中要形成欧姆电极40的区域去除栅极绝缘膜20，从而形成暴露源极区15、体区14、以及高浓度第二导电类型区16的区域。然后，在此区域中，形成由例如Ni制成的金属膜。同样地，由Ni制成的金属膜被形成在基础衬底11的主与主表面IlA相反的表面IlB上。然后，通过加热金属膜，金属膜的至少一部分被切割，从而形成都被电连接到衬底10的欧姆电极50和漏电极70。
[0070]接下来，作为步骤(S80)，执行层间绝缘膜形成步骤。在此步骤(S80)中，参考图12，层间绝缘膜40被形成在栅极绝缘膜20和栅电极30上。
[0071]接下来，作为步骤(S90)，执行焊盘电极形成步骤。在此步骤(S90)中，参考图1，例如，沉积方法被采用以形成是由诸如Al(铝)的导体制成的源极焊盘电极60，以便覆盖欧姆电极50和层间绝缘膜40。此外，与源极焊盘电极60 —样，例如，沉积方法被采用以在漏电极70上形成是由诸如Al (铝)的导体制成的漏极焊盘电极80。通过执行上述步骤(SlO)至(S90)，MOSFET I被制造，从而完成用于制造第一实施例中的半导体器件的方法。
[0072]下面描述根据第一实施例的半导体器件的功能和作用。
[0073]根据本发明的实施例中的MOSFET 1，当在平面图中看时，在介于第一凹部17和与第一凹部17相邻的另一第一凹部17之间的区域中，在第一凹部17介于之间的情况下彼此面对的源极区15的部分被相互连接。因此，通过提供与在第一凹部17介于之间的情况下彼此面对的源极区15的部分中的一个接触的欧姆电极50，在没有为其其它部分提供欧姆电极50的情况下，电流能够流入源极区15的所有部分。结果，能够减小被提供有欧姆电极50的单元的数目，从而实现单元的尺寸减小。
[0074]第一实施例中的MOSFET I的衬底10进一步被提供有具有第二侧壁表面18A的第二凹部18，并且欧姆电极50被提供为与第二凹部18的第二侧壁表面18A接触。因此，被提供有欧姆电极50的单元和其中形成沟道的单元被独立地提供，从而实现单元的尺寸减小。
[0075]第一实施例中的MOSFET I进一步包括与欧姆电极50接触的高浓度第二导电类型区16和体区14。因此，体区14的电势能够被固定到所期待的值。
[0076]此外，在第一实施例中的MOSFET I中，高浓度第二导电类型区16的底表面16B被设置在相对于第一凹部17的底表面17B更加远离一个主体表面1A的位置处。因此，耗尽层从在高浓度第二导电类型区16和第一导电类型的漂移区13之间的pn结延伸，从而缓和第一凹部17的第一底壁表面17B的电场集中。
[0077]此外，在第一实施例中的MOSFET I中，当在平面图中看时，在介于第一凹部17和与第一凹部17相邻的另一凹部17之间的区域中，在第一凹部17介于之间的情况下彼此面对的体区14的部分被彼此连接。因此，能够缓和在形成第一凹部17的第一侧壁表面17A的两个相邻的第一侧壁表面17A之间的边界中的电场集中。此外，源极区15和体区14也被形成而且在介于相邻的第一凹部17之间的区域中，从而增加能够被用作沟道的区域。因此，能够减小导通电阻。
[0078](第二实施例)
[0079]下面描述本发明的另一实施例，S卩，第二实施例。首先，下面描述用作根据第二实施例的半导体器件的MOSFET 2的结构。参考图14，MOSFET 2基本上具有与第一实施例的MOSFET I相同的结构。然而，MOSFET 2不同于MOSFET I之处在于MOSFET 2包括如在图14中所示的接触单元18C和沟道单元17C之间的无源单元19C。要注意的是，无源单元19C指的是主要具有电场缓和功能的单元。
[0080]参考图15，除了第一凹部17和第二凹部18之外，衬底10被提供有第三凹部19，该第三凹部19在主表面19A处开口。第三凹部19具有第三侧壁表面19A和第三底壁表面19B。在第二实施例中，从衬底10的主表面1A到第三底壁表面19B的距离基本上与从衬底10的主表面10到第一底壁表面17B的距离相同。从衬底10的主表面1A到第三底壁表面19B的距离可能比从衬底10的主表面1A到第一底壁表面17B的距离长。
[0081]参考图13，电场缓和区35被设置为与第三侧壁表面19A和第三底壁表面19B接触。电场缓和区35具有与体区14的导电类型相同的导电类型，并且具有比体区14的杂质浓度高的杂质浓度。此外，电场缓和区35与源极区15、体区14、以及漂移区13接触。此外，电场缓和区35的底表面35B被设置在相对于第一凹部17的第一底壁表面17B更加远离衬底10的主表面1A的位置处。换言之，电场缓和区35的底表面35B被设置为更加靠近相对于第一底壁表面的漏电极70。
[0082]在第三凹部19中，绝缘膜20被形成为与第三侧壁表面19A和第三底壁表面19B接触。绝缘膜20是例如Si02。第三凹部19没有被提供有栅电极30，不同于第一凹部17。第三凹部17被填充有绝缘膜20、40。因此，没有沟道被形成在具有第三凹部19的单元(无源单元19C)中。
[0083]参考图14，在第二实施例的MOSFET 2中，无源单元19C被周期性地提供为与接触单元18C相邻。无源单元19C的数目小于沟道单元17C的数目，并且接触单元18C的数目也小于沟道单元17C的数目。如在图15中所示，当在平面图中看实施例的MOSFET 2时，五个沟道单元17C和一个无源单元19C被设置在一个接触单元18C周围。假定一个接触单元18C、五个沟道单元17C、以及一个无源单元19C是一个单位，当在平面图中看时，第二实施例的MOSFET 2具有布置了这样的单元而在其间没有空间的结构。
[0084]下面描述用于制造用作第二实施例的半导体器件的MOSFET 2的方法。用于制造第二实施例中的MOSFET 2的方法基本上与用于制造第一实施例的MOSFET I的方法相同。然而，用于制造MOSFET 2的方法不同于用于制造MOSFET I的方法，不同之处在于用于制造MOSFET 2的方法包括形成电场缓和区35的步骤。
[0085]例如，在执行活化退火步骤(S42)之后，执行电场缓冲区域形成步骤。在此步骤中，Al (铝)离子被注入到在包括第三凹部19的第三侧壁表面19A和第三底壁表面19B的区域处的半导体层12，从而形成延伸到比第一凹部17的第一底壁表面17B更深的区域的电场缓和区35。
[0086]下面描述根据第二实施例的半导体器件的功能和作用。
[0087]根据第二实施例中的MOSFET 2，衬底10进一步包括具有第二导电类型并且被设置为与第三凹部19的第三侧壁表面19A和体区14接触的电场缓和区35。通过提供在电场缓和中专门化的单元，能够更加稳固地抑制电场集中。
[0088]在根据第二实施例的MOSFET 2中，电场缓和区35的底表面35B被设置在相对于第一凹部17的底表面17B更加远离一个主表面1A的位置处。因此，耗尽层从在第二导电类型的电场缓和区35和第一导电类型的漂移区13之间的pn结延伸，从而缓和对第一凹部17的第一底壁表面17B的电场集中。
[0089]在此公开的实施例在任何方面是说明性的并且是非限制性的。本发明的范围通过权利要求的范围而不是在上面描述的实施例来限定，并且旨在包括等效于权利要求的范围内的意义和范围的任何修改。
[0090]工业适用性
[0091]本发明的半导体器件可特别地有利地应用于被要求允许尺寸减小的半导体器件。
[0092]附图标记列表:
[0093]I, 2 =MOSFET ；10:衬底；11:基础衬底；10A, 11A, IlB:主表面；12:半导体层；13:漂移区；14:体区；15:源极区；16:高浓度第二导电类型区；16B:底表面；17:第一凹部；17A:第一侧壁表面；17B:第一底壁表面；17C:沟道单元；18:第二凹部；18A:第二侧壁表面；18B:第二底壁表面；18C:接触单元；19:第三凹部；19A:第三侧壁表面；19B:第三底壁表面；19C:无源单元；20:栅极绝缘膜；30:栅电极；35:电场缓和区；40:层间绝缘膜；50:欧姆电极；60:源极焊盘电极；70:漏电极；80:漏极焊盘电极；90:掩膜。
【权利要求】
1.一种半导体器件,包括: 衬底，所述衬底是由化合物半导体制成并且具有多个第一凹部，所述多个第一凹部中的每一个在其一个主表面处开口并且具有第一侧壁表面； 栅极绝缘膜，所述栅极绝缘膜被设置在所述第一侧壁表面上并且与所述第一侧壁表面接触；以及 栅电极，所述栅电极被设置在所述栅极绝缘膜上并且与所述栅极绝缘膜接触； 所述衬底包括: 源极区，当所述源极区具有第一导电类型，并且当在沿着厚度方向的横截面中看时，被设置为暴露在所述第一侧壁表面处并且在第一凹部介于之间的情况下面对本身；和 体区，所述体区具有第二导电类型，并且当从所述源极区看时，被设置为在与所述一个主表面相反的一侧与所述源极区接触，以便暴露在所述第一侧壁表面处并且在所述第一凹部介于之间的情况下面对本身， 当在平面图中看时，在介于所述第一凹部和与所述第一凹部相邻的另一第一凹部之间的区域中，在所述第一凹部介于之间的情况下彼此面对的所述源极区的各部分被相互连接。
2.根据权利要求1所述的半导体器件，其中 所述衬底进一步被提供有具有第二侧壁表面的第二凹部，并且 所述源极区暴露在所述第二侧壁表面处， 所述半导体器件进一步包括欧姆电极，所述欧姆电极被形成在所述第二侧壁表面上并且与所述源极区欧姆接触。
3.根据权利要求2所述的半导体器件，进一步包括高浓度第二导电类型区，所述高浓度第二导电类型区与所述欧姆电极和所述体区接触。
4.根据权利要求3所述的半导体器件，其中，所述高浓度第二导电类型区具有底表面，所述底表面被设置在相对于所述第一凹部的第一底壁表面更加远离所述一个主表面的位置处。
5.根据权利要求1至4中的任一项所述的半导体器件，其中，当在平面图中看时，在介于所述第一凹部和与所述第一凹部相邻的另一第一凹部之间的区域中，在所述第一凹部介于之间的情况下彼此面对的所述体区的各部分被相互连接。
6.根据权利要求1至5中的任一项所述的半导体器件，其中 所述衬底进一步被提供有第三凹部，所述第三凹部在所述一个主表面处开口并且具有第三侧壁表面，并且 所述衬底进一步包括电场缓和区，所述电场缓和区具有第二导电类型并且被设置为与所述第三凹部的所述第三侧壁表面和所述体区接触。
7.根据权利要求6所述的半导体器件，其中，所述电场缓和区具有相对于所述第一凹部的第一底壁表面被设置在更加远离所述一个主表面的位置处的底表面。
【文档编号】H01L29/12GK104185901SQ201380014966
【公开日】2014年12月3日 申请日期:2013年4月5日 优先权日:2012年5月18日
【发明者】增田健良, 和田圭司, 日吉透 申请人:住友电气工业株式会社