电子器件及其形成方法与流程

本发明涉及非平面器件结构中的电容器，并且更具体地，涉及在全包围栅极纳米线集成流(integrationflow)中形成双向电容器的技术。

背景技术：
诸如电容器和二极管的非场效应晶体管(FET)元件是互补金属-氧化物半导体(CMOS)技术中的重要元件。例如，电容器用于以电场存储能量。电容器也用于在模拟电路中进行功率解耦。解耦电容器用于减少一个或多个电路元件引起的噪声。已经在平面化电容器器件结构方面进行了很多研究。参见例如名称为“Bi-DirectionalSelf-AlignedFETCapacitor”的Chang等提交的美国专利申请公开号2011/0108900A1。然而，非平面、全耗尽器件中电容器的形成仍然是产业中的挑战。因此，在非平面集成工艺流中制造电容器的技术是期望的。

技术实现要素：
本发明提供了在全包围栅极纳米线集成流中形成双向电容器的技术。在本发明的一个方面，提供了一种制造电子器件的方法。该方法包括如下步骤。提供SOI晶片，该SOI晶片具有在BOX上的SOI层。在所述SOI层中蚀刻至少一个第一组纳米线和第一组衬垫并且在所述SOI层中蚀刻至少一个第二组纳米线和第二组衬垫，其中所述第一组衬垫附着在梯子状配置的所述第一组纳米线的相对端，并且其中所述第二组衬垫附着在梯子状配置的所述第二组纳米线的相对端。形成第一栅极叠层，所述第一栅极叠层包围用作电容器器件的沟道区的所述第一组纳米线中每一条纳米线的至少一部分，其中所述第一组纳米线的从所述栅极叠层延伸出来的部分以及所述第一组衬垫用作所述电容器器件的源极区和漏极区。形成第二栅极叠层，所述第二栅极叠层包围用作场效应晶体管(FET)器件的沟道区的所述第二组纳米线中每一条纳米线的至少一部分，其中所述第二组纳米线的从所述栅极叠层延伸出来的部分以及所述第二组衬垫用作所述FET器件的源极区和漏极区。选择性地掺杂所述FET器件的源极区和漏极区。在所述电容器器件的所述源极区和漏极区上形成第一硅化物，该第一硅化物至少延伸到所述第一栅极叠层的边缘。在所述FET器件的所述源极区和漏极区上形成第二硅化物。在本发明的另一个方面，提供了另一种制造电子器件的方法。该方法包括如下步骤。提供SOI晶片，该SOI晶片具有在BOX上的SOI层。在所述SOI层中蚀刻至少一个第一组纳米线和第一组衬垫并且在所述SOI层中蚀刻至少一个第二组纳米线和第二组衬垫，其中所述第一组衬垫附着在梯子状配置的所述第一组纳米线的相对端，并且其中所述第二组衬垫附着在梯子状配置的所述第二组纳米线的相对端。形成第一栅极叠层，所述第一栅极叠层包围用作电容器器件的沟道区的所述第一组纳米线中每一条纳米线的至少一部分，其中所述第一组纳米线的从所述栅极叠层延伸出来的部分以及所述第一组衬垫用作所述电容器器件的源极区和漏极区。形成第二栅极叠层，所述第二栅极叠层包围用作场效应晶体管(FET)器件的沟道区的所述第二组纳米线中每一条纳米线的至少一部分，其中所述第二组纳米线的从所述栅极叠层延伸出来的部分以及所述第二组衬垫用作所述FET器件的源极区和漏极区。对所述FET器件的源极区和漏极区以及所述电容器器件的源极区和漏极区进行掺杂。在所述电容器器件的所述源极区和漏极区上形成第一硅化物，该第一硅化物延伸到未掺杂的所述电容器器件的沟道区中。在所述FET器件的所述源极区和漏极区上形成第二硅化物。在本发明的又一个方面中，提供了一种电子器件。该电子器件包括：在SOI层中蚀刻的至少一个第一组纳米线和第一组衬垫以及在所述SOI层中蚀刻的至少一个第二组纳米线和第二组衬垫，其中所述第一组衬垫附着在梯子状配置的所述第一组纳米线的相对端，并且其中所述第二组衬垫附着在梯子状配置的所述第二组纳米线的相对端；第一栅极叠层，其包围用作电容器器件的沟道区的所述第一组纳米线中每一条纳米线的至少一部分，其中所述第一组纳米线的从所述栅极叠层延伸出来的部分以及所述第一组衬垫用作所述电容器器件的源极区和漏极区，其中所述电容器器件的源极区和漏极区是未掺杂的；第二栅极叠层，其包围用作FET器件的沟道区的所述第二组纳米线中每一条纳米线的至少一部分，其中所述第二组纳米线的从所述栅极叠层延伸出来的部分以及所述第二组衬垫用作所述FET器件的源极区和漏极区，其中所述FET器件的源极区和漏极区是掺杂的；形成在所述电容器器件的所述源极区和漏极区上的第一硅化物，其至少延伸到所述第一栅极叠层的边缘；以及形成在所述FET器件的源极区和漏极区上的第二硅化物。在本发明的再一个方面中，提供了另一种电子器件。该电子器件包括：在SOI晶片的SOI层中的至少一个第一组纳米线和第一组衬垫以及在所述SOI层中蚀刻的至少一个第二组纳米线和第二组衬垫，其中所述第一组衬垫附着在梯子状配置的所述第一组纳米线的相对端，并且其中所述第二组衬垫附着在梯子状配置的所述第二组纳米线的相对端；第一栅极叠层，其包围用作电容器器件的沟道区的所述第一组纳米线中每一条纳米线的至少一部分，其中所述第一组纳米线的从所述栅极叠层延伸出来的部分以及所述第一组衬垫用作所述电容器器件的源极区和漏极区，其中所述电容器器件的源极区和漏极区是掺杂的；第二栅极叠层，其包围用作FET器件的沟道区的所述第二组纳米线中每一条纳米线的至少一部分，其中所述第二组纳米线的从所述栅极叠层延伸出来的部分以及所述第二组衬垫用作所述FET器件的源极区和漏极区，其中所述FET器件的源极区和漏极区是掺杂的；在所述电容器器件的所述源极区和漏极区上的第一硅化物，其延伸到未掺杂的所述电容器器件的沟道区中；以及在所述FET器件的所述源极区和漏极区上的第二硅化物。通过参考下文的详细描述和附图，将获得对本发明的更完整的理解以及本发明的另外的特征和优点。附图说明图1A是根据本发明实施例的具有掺杂的源极区和漏极区的全包围栅极纳米线电容器器件的横截面视图；图1B是根据本发明实施例的具有未掺杂的源极区和漏极区的全包围栅极纳米线电容器器件的横截面视图；图2是示出绝缘体上半导体(SOI)晶片的三维图示，所述SOI晶片具有在掩埋氧化物(BOX)上的SOI层，所述SOI晶片是用于制造根据本发明实施例的全包围栅极纳米线电容器器件和纳米线场效应晶体管(FET)器件的起始平台；图3是示出根据本发明实施例已经形成在SOI层上的纳米线硬掩模(一个对应于纳米线电容器器件并且另一个对应于纳米线FET器件)的三维图示；图4是根据本发明实施例示出已经用于在SOI层中构图第一组和第二组纳米线和衬垫(即，第一组纳米线/衬垫对应于纳米线电容器器件，并且第二组纳米线/衬垫对应于纳米线FET器件)的硬掩模并且所述硬掩模随后已经被去除的三维图示；图5是根据本发明实施例示出已经通过底切纳米线下方的BOX悬置在BOX上的纳米线并且所述纳米线已经被平滑的三维图示；图6是示出根据本发明实施例已经被减薄的纳米线的三维图示图；图7是示出根据本发明实施例已经形成为以全包围栅极配置包围纳米线的栅极叠层的三维图示；图8是示出根据本发明实施例形成在纳米线电容器中的栅极叠层的一部分(相同的工艺可应用于纳米线FET器件)的剖面图；图9是示出根据本发明实施例已经形成在栅极叠层的相对侧的间隔物的三维图示；图10是示出根据本发明实施例已经用于加厚纳米线和衬垫的暴露部分(纳米线的未被栅极叠层或间隔物和衬垫覆盖的那些部分——这些部分用作相应器件的源极区或漏极区)的选择性外延生长的三维图示；图11是示出根据本发明实施例已经形成在暴露的外延材料上的接触材料的三维图示；图12的横截面视图示出了，根据本发明实施例，如何通过采用控制硅化物反应的本发明的技术中的一种或多种，使所得到的接触金属硅化物延伸超过纳米线电容器器件的掺杂源/漏极区并且进入纳米线电容器器件的未掺杂区域中。图13的横截面视图示出了，根据本发明实施例，如何通过采用控制硅化物反应的本发明的技术中的一种或多种，使所得到的接触金属硅化物保留在纳米线FET器件的掺杂源/漏极区中；图14的横截面视图示出了，根据本发明实施例，如何通过采用控制硅化物反应的本发明的技术中的一种或多种，使所得到的接触金属硅化物的量大于在纳米线FET器件(与图13相比)中产生的接触金属硅化物的量；图15是图1A的器件的放大部分的横截面图示，示出了根据本发明实施例减小间隔物宽度如何增加源极/漏极区域；以及图16是图1B的器件的放大部分的横截面图示，示出了根据本发明实施例可以如何采用本发明的技术来确保形成的硅化物至少延伸到电容器器件的栅极边缘。具体实施方式本申请提供了在全包围栅极纳米线工艺流中形成双向电容器器件的技术。首先，通过参考图1A和图1B提供本发明技术的概览。根据本发明技术的示例性实施例，双向电容器器件形成为具有两个示例性(非限制性)配置之一。在图1A示出的第一配置中，双向电容器器件具有掺杂的源极区和漏极区以及未掺杂的沟道区。为了在该掺杂源极和漏极配置中获得双向操作，根据本发明的技术，故意允许金属接触(在该情况下，将用作器件的源极电极和漏极电极的硅化物，见下文)延伸经过器件的掺杂区和未掺杂区之间的结，这允许在接触金属与器件的未掺杂部分之间形成肖特基结。在图1B所示的第二示例性配置中，双向电容器器件是未掺杂的，即，该器件具有未掺杂的源极区、漏极区和沟道区。在这种情况下，为了获得双向操作，采用本发明的技术形成至少延伸到器件栅极的边缘的接触金属(即，硅化物源极电极和漏极电极)，这允许形成肖特基结。通常，本工艺流包含在晶片中构图多个纳米线和衬垫(在图1A和图1B中标记为“纳米线”和“扩散衬垫”)。以全包围栅极的配置形成包围纳米线的栅极。见图1A和1B。如图1A和图1B中所示，电介质可以存在于纳米线与栅极之间，并且间隔物形成在栅极的相对侧上。关于图1A中所示的掺杂源极和漏极配置，使用离子注入和退火来掺杂衬垫(以及纳米线的一部分)。每条纳米线的一部分保持未掺杂——并且将用作器件的沟道区。如上面所强调的，为了获得双向操作，根据本发明的技术，故意允许金属接触(在该情况下，将用作器件的源极电极和漏极电极的硅化物，见下文)延伸经过器件的掺杂区和未掺杂区之间的结，这允许在接触金属与器件的未掺杂部分之间形成肖特基结。如将在下文中详细描述的，这可以以若干不同方式实现，该方式可以单独实施或者组合实施。肖特基结接触允许两种类型的载流子(电子和空穴)的注入，这允许电容器在反转和聚集时都工作，而正常结接触仅允许在反转模式下工作而不在聚集模式下工作。存在若干电路应用，例如片上电压转换器，其中具有在正偏置条件和负偏置条件下都工作的电容器是有利的。通常，纳米线电容器包括两个“极板”。由纳米线形成的极板之一用作源极电极和漏极电极之间的沟道。栅(电极)用作第二极板，并且用于调节沟道中的电流流动。金属硅化物的形成包括在纳米线的暴露部分/衬垫上沉积(一种或多种)金属(镍(Ni)、钴(Co)和/或铂(Pt)中的一种或多种——例如镍铂(NiPt))，之后进行退火以使该(一种或多种)金属与纳米线和衬垫中的硅反应。该反应将取决于所采用的特定反应条件(例如，退火温度、持续时间等)。在完全反应的情况下，当实现了化学计量硅化物时该反应将停止。然而，在本工艺中不必形成化学计量硅化物。例如，即使退火条件(例如，退火温度和/或持续时间)不允许完全反应并且得到非化学计量硅化物，也可以应用本发明的技术。当所采用的退火温度和/或持续时间低于将导致化学计量硅化物的退火温度和/或持续时间时，可能导致非化学计量硅化物。非化学计量硅化物可能是“富金属的”(即，硅化物包含比化学计量硅化物更大量的金属)并且因此在该反应中消耗较少的硅。因此，可以通过控制可用于反应的金属的量和/或硅的量，控制硅化物反应。本发明的技术采用该概念来控制所形成的硅化物的量并且确保硅化物延伸到器件的未掺杂区域中。有利地，本发明的技术可以在电子器件的制造中相对于晶片上的其它器件在晶片上选择性制造(一个或多个)纳米线电容器。仅举例而言，在下文描述的一个实施方式中，本方面的技术用于在同一晶片上制造(一个或多个)纳米线电容器和纳米线场效应晶体管(FET)。纳米线FET实质上作为二极管工作(单向操作)。因此，在纳米线FET二极管的情况下，期望金属接触(在这种情况下，硅化物将用作器件的源极电极和漏极电极，见下文)仅形成在器件的掺杂区中。通过与纳米线电容器器件比较，正如上文中参考图1A所描述的，期望故意允许接触金属延伸超过器件的掺杂区并且进入器件的未掺杂区。有利地，相较于FET二极管(实现单向操作)，可以采用本发明的技术来选择性地控制在电容器中形成的硅化物的量(以便实现双向操作)。具体地，本申请中呈现了若干方法来控制硅化物工艺，这些方法包括1)使用与栅极相邻的较小的间隔物(也见在图12中提供的图1A的器件的展开图)，2)提供较少的硅(例如，衬垫/纳米线上不外延或减少的外延)，和/或3)沉积更多的(更厚的)金属——由此为硅化物反应提供更多金属。将参考图2-11中所示的用于在同一晶片上制造全包围栅极纳米线电容器器件和纳米线FET二极管的示例性工艺流，描述这些方法中的每一种。关于图1B中示出的具有未掺杂源极区、漏极区和沟道区的纳米线电容器器件配置，如上所强调的，为了获得双向操作，故意允许金属接触(在该情况下，将用作器件的源极电极和漏极电极的硅化物，见下文)至少延伸到栅极边缘，这允许在接触金属与器件的(未掺杂)沟道区之间形成肖特基结。本发明的技术(即，1)使用与栅极相邻的较小的间隔物，2)提供较少的硅，和/或3)沉积更多的(更厚的)金属——由此为硅化物反应提供更多金属)单独实施或者可选地组合实施，可以用于修整硅化物形成工艺并且实现至少延伸到电容器器件栅极的边缘的硅化物金属接触。值得注意的是，在该示例性未掺杂源极/漏极纳米线电容器配置中，硅化物可以延伸超过栅极边缘并且进入沟道区中。见例如图16(在下文中描述)。然而，优选的是，硅化物至少延伸到栅极边缘。通过比较，在纳米线FET二极管的情况下，例如，期望将源极接触和漏极接触与栅极边缘分开。可以实施本发明的技术以高效且有效地修整硅化物反应，以例如在同一晶片上制造纳米线电容器和纳米线FET二极管器件。现在将参考图2-11中所示的用于在同一晶片上制造全包围栅极纳米线电容器器件和全包围栅极纳米线FET二极管的示例性工艺流，详细描述本发明的技术。以绝缘体上半导体(SOI)晶片开始该制造过程。见图2。SOI晶片通常包括与衬底隔着绝缘体的半导体材料层(通常称为绝缘体上半导体层或SOI层)。当该绝缘体为氧化物(例如，二氧化硅(SiO2))时，通常将其称为掩埋氧化物或BOX。根据本发明的技术，SOI层将用作其中纳米线核心和衬垫将被构图的器件的有源层(见下文)。在图2所示的例子中，起始晶片包括BOX202上的SOI层204。为了便于描述，未示出通常位于BOX202下方的衬底。根据示例性实施例，SOI层204由诸如硅(Si)(例如，晶体硅)、硅锗(SiGe)或碳化硅(SiC)形成。因此，SOI层204也可以被称为“半导体器件层”或简称为“半导体层”。根据示例性实施例，SOI层204优选具有约5纳米(nm)到约40nm的厚度t。市场上可购买到的SOI晶片通常具有较厚的SOI层。因此，可以使用诸如氧化减薄的技术减薄商用晶片的SOI层，以实现本发明技术的期望有源层厚度。将在SOI层中构图纳米线。如上所提供的，纳米线将用于形成器件的(未掺杂)沟道区。因此，优选SOI层204是未掺杂的。SOI层的(源/漏)区的选择性掺杂，如果期望并且当期望时，可以在该工艺中稍后进行。在图中所示的例子中，正在晶片上制造一个纳米线电容器和一个纳米线FET二极管。这仅仅是用于图示本工艺可以如何用于在同一晶片上容易地且选择性地制造两种类型的器件的例子。当然，可以使用相同的技术来制造多个纳米线电容器和/或纳米线FET二极管(或者，仅制造纳米线电容器，如果这么期望)。现在描述SOI层204中的纳米线的构图。如图3所示，使用标准光刻技术来形成硬掩模302a/302b(此处也称为纳米线/衬垫光刻硬掩模)，其将用于在SOI层204中构图分别用于纳米线电容器/纳米线FET二极管的纳米线和衬垫。仅举例而言，可以通过在SOI层204上均厚(blanket)沉积适当的硬掩模材料(例如，诸如SiN的氮化物材料)、并且然后使用具有硬掩模302a/302b的覆盖区域(footprint)和位置的标准光刻工艺来构图该硬掩模材料，形成硬掩模302a/302b。举另一个例子(未示出)，也可以使用软掩膜(例如，抗蚀剂)来在SOI层204中构图纳米线和衬垫。如图3所示，纳米线/衬垫硬掩模均具有梯状配置。该梯状配置将被转移到有源层，其中纳米线将像互连衬垫的梯的横档那样被构图(见下文)。然后使用穿过硬掩模302a/302b的蚀刻来在SOI层204中形成纳米线和衬垫。见图4。为了清楚起见，用于制造(一个或多个)纳米线电容器器件的纳米线/衬垫在此处也可以被称为第一组纳米线/衬垫，并且用于制造(一个或多个)纳米线FET二极管器件的纳米线/衬垫在此处也可以被称为第二组纳米线/衬垫。根据一个示例性实施例，使用反应离子蚀刻(RIE)进行该蚀刻。例如，可以使用含氟化学物质(例如，CHF3/CF4)或溴化学物质进行该RIE步骤。如图3所示，该纳米线/衬垫硬掩模形成为具有梯状配置。即，该衬垫附着在像梯子的横档那样的纳米线的相对端。在该阶段可以使用选择性湿法蚀刻工艺去除硬掩模302a/302b。然后纳米线悬置在BOX上。见图5。根据示例性实施例，通过使用各向同性蚀刻工艺底切纳米线下方的BOX202，使纳米线悬置。该工艺也横向蚀刻在衬垫下方的BOX202的部分。见图5。可以使用例如稀释的氢氟酸(DHF)进行BOX202的各向同性蚀刻。100:1DHF在室温下每分钟蚀刻约2-3nm的BOX层202。在BOX202的各向同性蚀刻之后，优选平滑纳米线以赋予它们椭圆形并且在一些情况下圆形的横截面形状。可以通过例如在含氢气氛中对纳米线进行退火而进行纳米线的平滑。示例性退火温度可以为约600摄氏度(℃)到约1000℃，并且可以采用约600托到约700托的氢压力。可以在例如颁发给Bangsaruntip等的名称为“MasklessProcessforSuspendingandThinningNanowires”的美国专利申请号7,884,004中发现悬置和重新整形纳米线的示例性技术，该专利申请的全部内容通过引用的方式结合于本申请中。在该平滑过程中，将纳米线减薄。根据一个示例性实施例，该阶段的纳米线具有椭圆形横截面形状，其横截面直径为约7nm到约35nm。可选地，可以进一步减薄纳米线。见图6。如结合图5的描述所描述的，纳米线可以在该工艺中较早被在成形(例如，平滑)成椭圆形(例如，圆形)横截面形状。现在，可以进一步减薄纳米线，其也可以用于赋予它们更平滑的表面。仅举例而言，纳米线还可以在该步骤中使用纳米线的高温(例如，约700℃到约1000℃)氧化以及之后所生长的氧化物的蚀刻而被减薄。该氧化和蚀刻处理可以重复x次以实现期望的纳米线尺寸。根据一个示例性实施例，在进一步减薄之后在该阶段的纳米线具有圆柱形横截面形状，该圆柱形横截面形状具有约2nm到约20nm——例如约3nm到约10nm——的横截面直径。然后分别在纳米线电容器和纳米线FET二极管器件中以全包围栅极配置围绕纳米线构图栅极叠层702a/702b。见图7。该栅极叠层将围绕将用作器件的沟道区的每个纳米线的一部分。纳米线的从该栅极叠层和衬垫延伸出来的部分将用作器件的源极区和漏极区。在该例子中，每一个栅极叠层包括全都围绕纳米线的电介质(或电介质的组合)、第一栅极材料(例如(一种或多种)金属)以及可选地第二栅极材料(例如金属或掺杂多晶硅层)(见在下文中描述的图8，其提供穿过栅极叠层之一的横截面视图)。如图7所示，由于如上所述纳米线已经被悬置在BOX上方，栅极叠层702a/702b以全包围栅极配置完全包围的每一条纳米线的至少一部分。为了便于描述，在图8中示出了在纳米线电容器器件中栅极叠层702a的形成，应当理解可以以相同的方式采用相同的过程来形成纳米线FET二极管器件中的栅极叠层702b。例如，可以将相同的栅极叠层配置用于纳米线电容器和纳米线FET二极管器件。然而，这不是必须的，并且可以在每个器件中采用栅极叠层材料的特定修整，如果这样期望。给定本说明书，本领域技术人员将能够为特定给定应用配置栅极叠层材料/配置。如提供了穿过栅极叠层702a的一部分的横截面视图(即，沿着线A-A')的图8中所示，根据一个示例性实施例，通过在纳米线周围沉积共形栅极电介质膜802形成栅极叠层702a/702b，该栅极电介质膜802例如是二氧化硅(SiO2)、氧氮化硅(SiON)、或氧化铪(HfO2)(或其它高K材料)。可选地，可以在栅极电介质膜802上施加包括例如HfO2的第二共形栅极电介质膜804。然后在共形栅极电介质膜802上(或者在可选的第二共形栅极电介质膜804上)沉积(第一)栅极材料806。根据一个示例性实施例，栅极材料806是包括例如氮化钽(TaN)或氮化钛(TiN)的共形金属栅极膜。可选地，然后可以将诸如掺杂多晶硅或金属的第二栅极材料808均厚沉积在该结构上(即，在栅极材料806上以包围纳米线)。通过参考图7，然后可以在第二栅极材料808上形成硬掩模710a/710b(例如，诸如SiN的氮化物硬掩模)，其中硬掩模710a对应于纳米线电容器器件的栅极线并且硬掩模710b对应于纳米线FET二极管器件的栅极线。可以使用标准构图技术来形成硬掩模710a/710b。然后通过定向蚀刻来蚀刻(一种或多种)栅极材料以及(一种或多种)电介质，得到如图7所示的栅极叠层702a/702b的直的侧壁。如果存在，也通过蚀刻去除栅极叠层上的任何剩余硬掩模。然后进行各向同性横向蚀刻以去除在第一定向蚀刻(未示出)中被遮蔽的纳米线下方的栅极材料的剩余部分。可以通过RIE或化学湿法方法完成该过程。在横向蚀刻步骤之后，分别在纳米线电容器和纳米线FET二极管器件中的悬置纳米线上形成栅极叠层702a/702b。分别在栅极叠层702a/702b的相对侧上形成间隔物902a/902b。见图9。根据一个示例性实施例，通过沉积诸如氮化硅的均厚电介质膜并且通过RIE从所有水平表面蚀刻该电介质膜，形成间隔物902a/902b。如图9中所示，所沉积的间隔物材料中的一些可以保留在底切区域中，这是因为那个区域中的RIE被衬垫阻挡。间隔物902a/902b用于将栅极与源极区和漏极区分开。根据本发明的技术，可以基于硅化物反应的要求修整间隔物902a和/或间隔物902b的尺寸。如上所强调的，这是本申请中描述的用于控制硅化物反应的第一种方法。基本上，间隔物902a/902b的尺寸影响多少金属可以被沉积在相应器件的源极区和漏极区上(见下文)。在本申请中，分别基于间隔物间隔物902a/902b的宽度wa和wb表征间隔物902a/902b的尺寸。因此，例如，通过将纳米线电容器器件中的间隔物宽度从wa1减小到wa2(其中wa2小于wa1)，将为硅化物金属的沉积提供更大的面积。如上所述，对于一组给定反应条件和给定的用于反应的硅量，沉积更多金属将引起硅化物反应从源极区和漏极区进一步进行到器件结构中。在具有掺杂源极区和漏极区的纳米线电容器器件配置(见图1A)中，这意味着可以修整硅化物反应以继续进行经过掺杂的(源极/漏极)区域，优选消耗来自器件的未掺杂(沟道)区域(其位于掺杂区域之间)的硅。如上所述，确保所形成的硅化物从器件的掺杂区域延伸到器件的未掺杂区域，是掺杂的源极和漏极纳米线电容器器件的目标。在具有未掺杂的源极区和漏极区的纳米线电容器器件配置(见图1B)中，这意味着可以修整硅化物反应以至少进行到栅极的边缘(并且潜在地经过栅极边缘并且进入(未掺杂的)沟道区中)。根据示例性实施例，在间隔物RIE过程中采用屏蔽掩模(未示出)来产生具有不同宽度的间隔物。可以使用标准光刻技术以间隔物的覆盖区域(包括尺寸，例如宽度)和位置来构图屏蔽掩模。通过如上所述与纳米线FET二极管器件(具有单向操作)相比较，期望使源极/漏极接触金属(即，硅化物)保留在器件的未掺杂区域中。值得注意的是，对于纳米线FET二极管配置，源极区和漏极区优选总是掺杂的。因此，如果(单独地，或者与本申请中提供的用于控制硅化物反应的其它技术中的一种或多种相结合)采用这种修整间隔物宽度的技术，则纳米线电容器器件的间隔物宽度wa将小于用于纳米线FET器件的间隔物宽度wb，即wa<wb，以确保与纳米线FET二极管相比，在纳米线电容器中沉积更大量的金属并且形成更大量的硅化物。在如下所述，叠层图12中进一步示出了这种修整间隔物宽度的技术。值得注意的是，硅化物反应依赖于多种特定于应用的因素，包括但不限于，采用的特定(一种或多种)硅化物金属、形成的硅化物的化学计量和晶体结构、退火时间和退火温度。见例如颁发给Domenicucci等的名称为“FlatInterfaceforaMetal-SiliconContactBarrierFilm”的美国专利号6,124,639(下文中称为“Domenicucci”)，该美国专利的全部内容通过引用的方式结合于本申请中。因此，对于特定设备和装置配置，包括特定材料和工艺参数，可以调整间隔物902a和/或902b的宽度直到产生适当量的硅化物(基于可以被沉积的金属的量-见上文)。具体地，诸如采用的(一种或多种)特定硅化物金属、形成的硅化物的化学计量和晶体结构、退火时间和退火温度，影响形成化学计量硅化物所消耗的硅-金属比率。为了形成化学计量硅化物，金属的量应当大于硅的量除以形成化学计量硅化物所消耗的硅-金属比率。见例如颁发给Talwar等的名称为“MethodforFormingaSilicideRegiononaSiliconBody”的美国专利号6,387,803(下文中称为“Talwar”)，该美国专利的全部内容通过引用的方式结合于本申请中。可以基于相应层的厚度(例如，所考虑的是初始硅层的厚度以及金属的厚度)量化硅和金属的量，这是因为在硅化物反应过程中，金属将消耗固定量的硅。可选地，然后，生长诸如Si、SiGe或SiC的选择性外延材料(标记为“外延”)来加厚纳米线和衬垫的暴露部分(即，未被栅极叠层或间隔物覆盖的那些部分)。见图10。该步骤是可选的，并且可以选择性地应用于晶片上的一个或多个器件(不管其它(一个或多个)器件如何)。例如，如下文中将详细描述的，在纳米线电容器器件的情况下，为硅化物反应而存在的硅的量可以被修整使得所需的外延硅减少或不需要外延硅。然而，期望在(一个或多个)纳米线FET二极管器件(如果存在)的源极和漏极中形成外延硅(或更多外延硅)。这样，更多的硅可用于(一个或多个)纳米线FET二极管器件的掺杂源/极漏极区中的硅化物反应(与纳米线电容器器件相比)。因此，在纳米线FET二极管器件的情况下，源极/漏极区中更多的硅可用于硅化物反应，这将有助于确保硅化物不扩展超出器件的掺杂区域。相反，在纳米线电容器器件的情况下，源极/漏极区中可用于硅化物反应的硅较少，这将有助于确保硅化物形成超出器件的掺杂区域并且延伸到器件的未掺杂区域(在具有掺杂的源极区和漏极区的纳米线电容器器件配置(见图1A)的情况下)或者至少延伸到栅极边缘(在具有未掺杂的源极区和漏极区的纳米线电容器器件配置(见图1B)的情况下)。因此，本申请中考虑这样的实施例，其中生长外延材料以仅选择性地加厚在(一个或多个)纳米线FET二极管器件中的纳米线和衬垫的暴露部分(即，未被栅极叠层或间隔物覆盖的那些部分)，以便在电容器器件中不形成外延材料。此外，如上所提供的，对工艺进行修整以在一个或多个器件中实现选择性外延生长将在本领域技术人员的能力范围内。在这种情况下，纳米线电容器的源极区和漏极区可以是未掺杂的(而纳米线FET的源极区和漏极区是掺杂的)。在未掺杂纳米线电容器器件的情况下，可以采用本申请中描述的关于修整间隔物宽度、修整可用于硅化物反应的金属的量和/或修整可用于硅化物反应的硅的量的相同的工艺。即，通过修整所产生的硅化物的量，期望在纳米线电容器器件中相较于在纳米线FET器件中产生更大量的硅化物，将对电容器的外在(外部)电阻有影响。该生长工艺可能涉及外延生长，例如，可以是n-型或p-型掺杂的原位掺杂Si、SiGe或SiC。原位掺杂外延生长工艺形成纳米线电容器器件的掺杂区域。参考图1A，其示出了这些掺杂区域具有阴影图案。相对照而言，图1B示出了电容器器件中的源极区和漏极区是未掺杂的。值得注意的是，在任一种情况下，如果纳米线FET二极管被共同制造在同一晶片上，则二极管将优选具有掺杂的源极区和漏极区。仅举例而言，可以使用化学气相沉积(CVD)反应器来进行外延生长。例如，对于硅外延，前体包括，但不限于，SiCl4、SiH4结合HCL。氯的使用允许仅在暴露的硅上选择性沉积硅。用于SiGe生长的前体可以是GeH4，其可以在没有HCL的情况下获得沉积选择性。用于掺杂剂的前体可以包括用于n-型掺杂的PH3或AsH3以及用于p-型掺杂的B2H6。纯硅沉积的沉积温度可以为约550℃到约1000℃，纯Ge沉积的沉积温度可以低至300℃。根据示例性实施例，在外延步骤过程中采用屏蔽掩模(未示出)以选择性地形成具有变化的尺寸/量的外延区域。可以使用标准光刻技术形成该屏蔽掩模。例如，屏蔽掩模可以形成在(一个或多个)电容器器件的源极区和漏极区上，并且因此外延可以选择性地生长在(一个或多个)纳米线FET二极管器件的源极区和漏极区上。如果未掺杂纳米线电容器源极区和漏极区是目标(见，例如图1B)，则外延过程可以在此结束，结果是与纳米线电容器器件相比更大量的硅(由于外延)存在于纳米线FET二极管的源极区和漏极区中，因此确保了硅化物反应在纳米线电容器器件中进行得更远。通过不在(一个或多个)电容器器件的源极区和漏极区上进行外延，这些区域将保持未掺杂(见图1B)。另一方面，如果掺杂的纳米线电容器源极区和漏极区是目标(见，例如图1A)，则可以进行第二外延，其中该屏蔽掩模被去除并且同时在电容器和二极管器件的源极区和漏极区上进行外延。因此，由于在(一个或多个)纳米线FET二极管器件的源极区和漏极区上进行多轮外延，于是与基于上述工艺只经历一轮外延的(一个或多个)纳米线电容器器件的源极区和漏极区相比，更多的外延材料将形成在这些区域中。此外，这将确保硅化物反应在纳米线电容器器件中进行得更远。如上所提供的，用于硅化物反应而存在的硅的量可以被选择性地修整以确保：1)在(一个或多个)纳米线电容器的情况下，所形成的硅化物从器件的掺杂的(源极/漏极)区域延伸到器件的未掺杂区域中(在具有掺杂的源极区和漏极区的纳米线电容器器件配置的情况下(见图1A))或者至少延伸到栅极边缘(在具有未掺杂源极区和漏极区的纳米线电容器配置的情况下(见图1B))；2)在(一个或多个)纳米线FET二极管(如果存在)的情况下，硅化物形成被限制于器件的掺杂(源极/漏极)区域。因为，如上所述，对于给定的一组反应条件和给定量的沉积金属，改变用于反应的存在的硅的量将影响产生的硅化物的量。例如，在(一个或多个)纳米线电容器器件的情况下，减少用于反应的存在的硅的量，将使得硅化物反应经过掺杂的(源极/漏极)区域进行，优选地消耗位于器件的未掺杂(沟道)区域中的硅(在具有掺杂的源极区和漏极区的纳米线电容器器件配置(见图1A)的情况下)，或者消耗硅至少到栅极边缘(在具有未掺杂的源极区和漏极区的纳米线电容器器件配置(见图1B)的情况下)。在(一个或多个)纳米线FET二极管器件-如果存在(再次，对于给定量的沉积金属)中采用更大量的硅，将把硅化物反应限制于器件的掺杂的源极区和漏极区。可以使用一个简单的例子来说明该概念。如果在纳米线电容器器件和纳米线FET二极管器件的源/漏极区中都存在X量的金属，并且如果在纳米线电容器器件的源/漏极区中存在Y量的硅并且在纳米线FET二极管器件中存在Z量的硅，其中Y<Z，并且在两种器件中在相同的条件(在相同的温度下退火相同的持续时间)下进行硅化物反应，则在源/漏极区外的硅被消耗之前可以在纳米线FET器件的源/漏极区中形成更大量的硅化物。理想地，修整存在于每个器件中的用于反应的金属/硅的量，使得在一组给定的条件(即，退火温度/持续时间)下的反应产生：1)从(一个或多个)纳米线电容器器件的掺杂的源/漏极区延伸到其未掺杂区域中的硅化物(在具有掺杂源极区和漏极区的纳米线电容器器件配置的情况下(见图1A))，或者消耗硅直到栅极边缘(在具有未掺杂的源极区和漏极区的纳米线电容器器件配置的情况下(见图1B))；以及2)仅在(一个或多个)纳米线FET二极管器件的源极区和漏极区中的硅化物。因此，在该步骤中形成的外延硅的量——如果存在(见上文)——依赖于期望的最终结果硅化物反应。实践中，形成的外延硅的量可以通过生长时间和温度(生长温度影响生长速率)被控制，并且可以被本领域普通技术人员修整从而在(一个或多个)纳米线电容器器件中相较于在(一个或多个)纳米线FET二极管器件中产生不同量的外延硅。如上所述，硅化物反应依赖于多种特定于应用的因素，包括但不限于，采用的特定(一种或多种)硅化物金属、形成的硅化物的化学计量和晶体结构、退火时间和退火温度。见例如Domenicucci。这些因素影响形成化学计量硅化物所消耗的硅-金属比率。因此，对于特定设备和器件配置，包括特定材料和工艺参数，可以调整形成的外延硅的量直到产生适当量的硅化物。确定外延硅的量将在本领域技术人员的能力范围内。值得注意的是，本申请中描述的用于修整硅化物工艺的方法不必彼此独立地使用。例如，上文中描述的修整间隔物宽度的技术可以单独使用，或者与现在描述的用于控制可用于反应的外延硅的量的方法和/或下文中描述的沉积用于硅化物反应的更大/更少量金属的方法组合使用。仅举例而言，情况可能是(对于一组给定的参数)，按比例缩小间隔物宽度增加了所形成的硅化物延伸到(一个或多个)纳米线电容器器件中的量，但不是足够的(即，硅化物并未延伸足够远以超过掺杂/未掺杂结或者并未延伸到栅极的边缘)。因此，可以附加地(如上所述)采用用于硅化物反应的硅量的减少和/或沉积金属量的增加，以进一步精细调整该反应。最后，接触材料，在这种情况下硅化物1102a/1102b(由外延Si、SiGe或SiC形成——在进行了可选的外延的区域中，和/或由纳米线/衬垫SOI材料形成——在未进行外延的区域中)形成在暴露的纳米线/衬垫材料(其上有或没有外延材料)上。见图11。值得注意的是，图11描绘了示例性的情形，其中外延材料生长在纳米线电容器和纳米线FET二极管器件二者的源极区和漏极区上。这仅仅是示例性的，因为如上所述，在一些实施例中，不在(一个或多个)电容器器件的源极区和漏极区上进行外延。此外，如上文中强调的，外延材料的量，如果形成在两种类型的器件上，可以是选择性不同的，以便控制现在描述的硅化物反应。接触材料的例子包括但不限于硅化镍、硅化钴或硅化铂。仅举例而言，形成温度可以为约400℃到约600℃。如上所述，硅化物工艺涉及使沉积的(一种或多种)金属(例如镍和/或钴)与硅反应(例如，SOI纳米线/衬垫材料和/或在先前步骤中形成的外延硅)。通过采用用于形成的(一个或多个)纳米线电容器器件的本发明的技术(为了形成双向纳米线电容器)，期望硅化物形成为延伸穿过器件的掺杂(源/漏极)区域并且延伸到器件的未掺杂(纳米线沟道)区域中(在纳米线电容器器件配置具有掺杂源极区和漏极区的情况下(见图1A))或者至少延伸到栅极边缘(在纳米线电容器器件配置具有未掺杂源极区和漏极区的情况下(见图1B))。对照而言，对于形成的(一个或多个)纳米线FET二极管器件，期望将硅化物的形成限制于器件的掺杂源/漏极区。如上所提供的，可以修整用于硅化物反应而存在的金属的量，以确保形成的硅化物从(一个或多个)纳米线电容器器件的器件掺杂(源/漏)区域延伸到器件的未掺杂区域中(在具有掺杂源极区和漏极区的纳米线电容器器件配置的情况下(见图1A))，或者至少延伸到栅极边缘(在具有未掺杂源极区和漏极区的纳米线电容器器件配置的情况下(见图1B))，仍留在(一个或多个)纳米线FET器件的掺杂源/漏极区中。对于给定的一组反应条件(退火温度/持续时间)以及给定量的硅，增加/减少存在的金属的量将改变硅化物反应。可以使用与以上提供的例子相似的例子来说明该概念。如果在纳米线电容器器件和纳米线FET二极管器件的源/漏极区中都存在X量的硅，并且如果在纳米线电容器器件的源/漏极区中存在Y量的金属并且在纳米线FET二极管器件中存在Z量的金属，其中Y>Z，并且在两种器件中在相同的条件(在相同的温度下退火相同的持续时间)下进行硅化物反应，则纳米线电容器器件的源/漏极区中较大的金属-硅比率将导致源/漏极区外的硅在反应中被消耗。理想地，修整存在于每个器件中的用于反应的金属/硅的量，使得在一组给定的条件(即，退火温度/持续时间)下的反应产生：1)从(一个或多个)纳米线电容器器件的掺杂源/漏极区延伸到其未掺杂区域中的硅化物，或者至少延伸到栅极边缘的硅化物；以及2)仅在(一个或多个)纳米线FET二极管器件的源极区和漏极区中的硅化物。如上文中刚刚描述的例子中所说明的，增加存在的金属的量可以用于使得硅化物反应经过源/漏极区进行，优选消耗器件的未掺杂区域中的硅。因此，在该步骤中沉积的金属的量依赖于期望最终结果硅化物反应。如上所述，硅化物反应依赖于多种特定于应用的因素，包括但不限于，采用的特定(一种或多种)硅化物金属、形成的硅化物的化学计量和晶体结构、退火时间和退火温度。见例如Domenicucci。这些因素影响形成化学计量硅化物所消耗的硅-金属比率。因此，对于特定设备和器件配置，包括特定材料和工艺参数，可以调整沉积的金属的量直到产生适当量的硅化物。确定要沉积的金属的量将在本领域技术人员的能力范围内。如图11所示，在该步骤中，硅化物也形成在栅极叠层上以形成栅极电极。这是期望的结果。然而，可能不期望在栅极叠层上沉积任何额外的金属，和/或者可能不期望在(一个或多个)纳米线FET二极管器件——如果存在——上沉积任何额外的金属。通过比较，如上所述，可能期望在(一个或多个)纳米线电容器器件的源/漏极区上沉积额外的硅化物形成金属以确保所得到的硅化物延伸到器件的未掺杂(沟道)区域中(图1A)或者确保所得到的硅化物至少延伸到栅极边缘(图1B)。根据一个示例性实施例，在硅化物金属沉积过程中采用屏蔽掩模(未示出)以在(一个或多个)纳米线电容器器件中相较于在(一个或多个)纳米线FET二极管器件中沉积不同量的金属以用于源/漏极接触形成。可以使用标准光刻技术来构图屏蔽掩模。例如，屏蔽掩模可以形成为阻挡(一个或多个)纳米线FET二极管器件的源极区和漏极区，并且因此允许在(一个或多个)纳米线电容器器件的源极区和漏极区上选择性沉积硅化物金属。可以去除该屏蔽掩模并且可以同时对纳米线电容器和纳米线FET二极管器件执行硅化物金属的第二沉积。结果将是较大量的硅化物金属沉积在(一个或多个)纳米线电容器器件上，这是因为该(一个或多个)纳米线电容器器件将经历多个金属沉积步骤，而该(一个或多个)纳米线FET二极管器件由于屏蔽掩模的原因将仅经历单个金属沉积步骤。这将确保与该(一个或多个)纳米线FET二极管器件相比，形成的硅化物将从该(一个或多个)电容器器件的源极区和漏极区更远地延伸到器件中。此外，本申请中描述的用于修整硅化物工艺的方法不必彼此独立地使用。例如，上文描述的修整间隔物宽度和/或控制外延硅的量的技术可以单独使用或者与现在描述的控制可用于反应的金属的量的方法相结合。类似于图1A，图12是本发明纳米线电容器器件结构的横截面剖面图，例如，其中电容器器件的源极区和漏极区都是掺杂的示例性配置中沿线A1-A2(见图11)的纳米线电容器器件的横截面剖面图。如图12中所示，基于采用上述的控制硅化物反应的方法中的一种或多种，所得到的接触金属硅化物延伸超过纳米线电容器器件的掺杂(源/漏极)区并且进入纳米线电容器器件的未掺杂(沟道)区。与图1A中相同，用阴影图案表示掺杂区域。以虚线勾勒出硅化物区域。如贯穿说明书所强调的，本发明的技术可用于在纳米线电容器器件中相较于在同一晶片上制造的其它单向器件(例如，纳米线FET二极管器件)选择性地实现双向操作。该选择性通过产生如下硅化物实现：1)从(一个或多个)纳米线电容器器件的掺杂源/漏极区延伸到其未掺杂区域中的硅化物(在具有掺杂源极区和漏极区的纳米线电容器器件配置的情况下(见图1A))，或者至少延伸到栅极边缘的硅化物(在具有未掺杂源极区和漏极区的纳米线电容器器件配置的情况下(见图1B))；以及2)仅在(一个或多个)纳米线FET二极管器件的源极区和漏极区中的硅化物。图13是本发明纳米线FET二极管器件结构的横截面剖面图，例如沿着线B1-B2(见图11)的纳米线FET器件的横截面剖面图。如图13中所示，基于采用上述的控制硅化物反应的方法中的一种或多种，所得到的接触金属硅化物保留在纳米线FET二极管器件的掺杂(源/漏极)区中。与图1相同，用阴影图案表示掺杂区域。以虚线勾勒出硅化物区域。如上所述，根据本申请中提供的一些示例性实施例，该(一个或多个)纳米线电容器器件的源极区和漏极区是未掺杂的，而该(一个或多个)纳米线FET二极管器件的源极区和漏极区是选择性掺杂的。在该例子中，采用本发明的修整间隔物宽度和/或修整可用于硅化物反应的金属量和/或修整可用于硅化物反应的硅的量的技术，来在该(一个或多个)纳米线电容器器件中相较于在该(一个或多个)纳米线FET器件中产生更大量的硅化物，从而确保在该(一个或多个)纳米线电容器中产生的硅化物至少延伸到栅极边缘。如上所述，这将对电容器的外在(外部)电阻有有益影响。也如上所提供的，例如基于反应条件(例如，退火持续时间、温度等)的硅化物反应，可以完全进行，得到化学计量硅化物，或者其可以是不完全反应，例如形成富金属的硅化物。无论如何，对于一组给定的硅化物反应条件(假设将与(一个或多个)纳米线FET器件相同的硅化物反应条件用于(一个或多个)纳米线电容器器件)，采用本发明的技术将导致在纳米线电容器器件中相比于在纳米线FET二极管器件中形成更大量的硅化物。可以使用常规分析方法容易地量化所形成的硅化物的量，以验证本发明工艺的结果。图14是本发明纳米线电容器器件结构的横截面剖面图，例如沿着线A1-A2(见图11)的纳米线电容器器件的横截面剖面图。通过与图12中示出的绘图相比较，在图14中，示出了其中纳米线电容器器件是未掺杂的示例性配置。如图14中所示，基于采用上述控制硅化物反应的方法中的一种或多种，所得到的接触金属硅化物的量大于在(一个或多个)纳米线FET器件中形成的量(比较图14中示出的纳米线电容器器件的剖面图与图13中示出的纳米线FET的剖面图)。通过参考图13，值得注意的是，该例子中的纳米线FET的源极区和漏极区是掺杂的并且其中形成的硅化物保留在掺杂区域中。如上所述，可以通过选择性掺杂纳米线FET二极管的源极区和漏极区(相对于纳米线电容器——其保持未掺杂——选择性地，)以及选择性修整纳米线FET二极管中相较于纳米线电容器中的间隔物宽度、可用于硅化物反应的金属的量和/或可用于硅化物反应的硅的量，实现该特定配置。在图14中，以虚线勾勒出硅化物区域。如图14中所示，硅化物区域至少延伸到栅极边缘，并且实际上在这种情况下，硅化物区域延伸经过栅极边缘并且到达器件的沟道区中。一旦进行了接触金属形成，则可以形成盖层和用于连接的过孔(未示出)。图15是图1A的器件的放大部分的横截面图。具体地，图15示出了改变(在这种情况下，如何减小)间隔物宽度w可以如何改变(在这种情况下，增加)源/漏极区域。通过改变(减小/增加)源/漏区域，可以沉积更多或更少的硅化物-形成金属。参考图15，通过将间隔物的宽度从w1减小到w2，其中w2小于w1，可用于金属(硅化物)沉积的区域从a1增加到a2。由于图15描绘了图1A的器件的放大部分，为了描述方便且清楚地描述，在图15中省略了一些标记，应当理解，图15中示出了结构和特征与图1A中示出的相图，并且在上文中进行了描述。图16是图1B(其描绘了其中源极区和漏极区是未掺杂的电容器配置)的器件的放大部分的横截面视图。具体地，图16示出了如何通过采用本申请中提供的用于控制硅化物反应的技术中的一种(或多种)，可以修整硅化物区域(以虚线绘出轮廓)使其延伸到(或超出)栅极边缘。由于图16描绘了图1B的器件的放大部分，为了描述方便且清楚地描述，在图16中省略了一些标记，应当理解，图16中示出了结构和特征与图1B中示出的相图，并且在上文中进行了描述。此外，纳米线的期望尺寸(基于纳米线直径或Dnw测得)以及栅极的期望尺寸(基于栅极长度或Lg测得)将有可能不同于FET二极管器件的相应期望尺寸。为了构建更大电容量，有可能栅极线长度将更长。如果精确性重要，则使用直径较大的线，其中单位面积的电容是恒定的，见下文。如果在固定尺寸区域中实现大电容值是更重要的，则将使用直径较小的线(以积极的(aggressive)线到线节距)再次参考图12和13，示出了纳米线直径和栅极长度尺寸。关于纳米线直径和电容，具有更大直径(例如，约8nm到约30nm，或更大)的纳米线具有像FET那样的电容特性，其中电容在纳米线周围起作用。然而，当纳米线直径较小(例如，从约2nm到约7nm)时，在非平面(例如FET)器件之间存在偏差。参见例如S.Bangsaruntip等的“Gate-all-aroundSiliconNanowire25-StageCMOSRingOscillatorswithDiameterDownto3nm”(2010symposiumonVLSITechnology(VLSIT)，第21-22页(2010年8月23日))(此处称为“Bangsaruntip”)，其全部内容通过引用的方式结合于本申请中。Bangsaruntip描述了电学上与本发明的纳米线电容器器件相似但是具有不同物理结构的PIN(p掺杂源极，本征沟道，n掺杂漏极)结构。然而，本发明的器件将以相同的特性起作用。具体地，Bangsaruntip的图4a示出了直径在2.6nm到15.8nm的范围内变化的纳米线的电容测量，其中栅-源电压(VGS)绘制在x轴上并且栅极电容(CG)与栅极长度(LG)的比率(以飞法(fF)/微米(μm)为单位测量)绘制在y轴上。电容C可以如下计算：其中A是面积，并且r是半径。在直径较小(例如，约2nm到约7nm)的纳米线的情况下，纳米线的C/A偏离平面极限并且显示出对纳米线尺寸(直径)的依赖性，对于圆柱形电容器这是预期的。见例如Bangsaruntip的图4b，其示出了作为纳米线直径的函数的纳米线电容的平面极限，其中纳米线宽度(WE)绘制在x轴上并且C/A(以微法(μF)/平方厘米(cm2)为单位测量)绘制在y轴上。RO结构中的寄生电容近似为总电容的一半。理想地，为了克服纳米线直径的变化，选择阵列中纳米线的尺寸使得电容随纳米线直径的变化最小化。尽管已经在本文中描述了本发明的说明性实施例，应当理解本发明不限于那些具体的实施例，并且在不脱离本发明的范围或精神的情况下本领域技术人员可以做出各种其它变化和修改。