半导体器件和制造半导体器件的方法与流程

包括说明书、说明书附图和说明书摘要、于2013年2月12日提交的第2013-025007号日本专利申请的公开内容通过完全引用而结合于此。

技术领域

本发明涉及一种制造半导体器件的方法，该方法可以适用于制造具有非易失性存储器的半导体器件的方法。

背景技术：

作为电可编程和可擦除非易失性半导体器件，一般已经运用EEPROM(电可擦除和可编程只读存储器)。通常以闪存为代表并且目前一般使用的这样的存储器器件具有在MISFET的栅极电极以下由氧化物膜或者电荷俘获绝缘膜包围的传导浮栅电极、使用在浮栅或者电荷俘获绝缘膜中积累的电荷状态作为存储器信息并且读出该电荷状态作为晶体管的阈值。这一电荷俘获绝缘膜是能够在其中积累电荷的绝缘膜并且例如包括氮化硅膜。通过向电荷区域中注入/从电荷区域释放电荷，移位MSIFET的阈值以操作MISFET作为存储器器件。闪存包括使用MONOS(金属-氧化物-氮化物-氧化物-半导体)膜的拆分栅极单元。这样的存储器使用氮化硅膜作为电荷积累区域并且例如具有各种优点在于它由于离散电荷积累而与传导浮栅膜比较而言数据保持可靠性优良。此外，由于优良的数据保持可靠性，可以减少在氮化硅膜之上和以下的氧化物膜的厚度从而使得有可能减少用于写入和擦除操作的电压。

日本专利公开号2007-281092和2008-211016公开一种涉及具有非易失性存储器的半导体器件的技术。

技术实现要素：

也在具有非易失性存储器的半导体器件中，希望尽可能多地提高半导体器件的性能。备选地，提高半导体器件的可靠性或者提高它们二者。

本发明的其它目的和新颖特征将从本说明书中的描述和附图中变得清楚。

在本发明的一个方面中，提供一种制造半导体器件的方法，该半导体器件具有在半导体衬底的第一区域中形成的非易失性存储器的存储器单元和在半导体衬底的第二区域中形成的MISFET。首先在第一区域中在半导体衬底之上形成相互相邻的用于存储器单元的第一栅极电极和第二栅极电极，并且在第二区域中在半导体衬底之上形成用于MISFET的虚栅极电极。在第一栅极电极与半导体衬底之间穿插第一栅极绝缘膜，并且在第二栅极电极与半导体衬底之间穿插在内部中具有电荷积累部分的第二栅极绝缘膜。然后在第一区域中在半导体衬底之上形成用于存储器单元的源极或者漏极的第一半导体区域，并且在第二区域中在半导体衬底之上形成用于MISFET的源极或者漏极的第二半导体区域。然后在第一半导体区域之上和在第二半导体区域之上形成金属硅化物层，其中未在第一栅极电极、第二栅极电极和虚栅极电极之上形成第一金属硅化物层。然后在接收虚栅极电极并且将它替换为用于MISFET的栅极电极之后，在第一栅极电极和第二栅极电极之上形成第二金属硅化物层。

根据该实施例，可以提高半导体器件的可靠性或者可以提高半导体器件的可靠性或者可以获得这两项提高。

附图说明

图1是图示作为一个优选实施例的半导体器件的制造步骤的部分的过程流程图；

图2是图示作为优选实施例的半导体器件的制造步骤的部分的过程流程图；

图3是图示作为优选实施例的半导体器件的制造步骤的部分的过程流程图；

图4是图示作为优选实施例的半导体器件的制造步骤的部分的过程流程图；

图5是根据本发明的实施例的半导体器件在其制造步骤期间的主要片段横截面图；

图6是半导体器件在图5的制造步骤之后的其制造步骤期间的主要片段横截面图；

图7是半导体器件在图6的制造步骤之后的其制造步骤期间的主要片段横截面图；

图8是半导体器件在图7的制造步骤之后的其制造步骤期间的主要片段横截面图；

图9是半导体器件在图8的制造步骤之后的其制造步骤期间的主要片段横截面图；

图10是半导体器件在图9的制造步骤之后的其制造步骤期间的主要片段横截面图；

图11是半导体器件在图10的制造步骤之后的其制造步骤期间的主要片段横截面图；

图12是半导体器件在图11的制造步骤之后的其制造步骤期间的主要片段横截面图；

图13是半导体器件在图12的制造步骤之后的其制造步骤期间的主要片段横截面图；

图14是半导体器件在图13的制造步骤之后的其制造步骤期间的主要片段横截面图；

图15是半导体器件在图14的制造步骤之后的其制造步骤期间的主要片段横截面图；

图16是半导体器件在图15的制造步骤之后的其制造步骤期间的主要片段横截面图；

图17是半导体器件在图16的制造步骤之后的其制造步骤期间的主要片段横截面图；

图18是半导体器件在图17的制造步骤之后的其制造步骤期间的主要片段横截面图；

图19是半导体器件在图18的制造步骤之后的其制造步骤期间的主要片段横截面图；

图20是半导体器件在图19的制造步骤之后的其制造步骤期间的主要片段横截面图；

图21是半导体器件在图20的制造步骤之后的其制造步骤期间的主要片段横截面图；

图22是半导体器件在图21的制造步骤之后的其制造步骤期间的主要片段横截面图；

图23是半导体器件在图22的制造步骤之后的其制造步骤期间的主要片段横截面图；

图24是半导体器件在图23的制造步骤之后的其制造步骤期间的主要片段横截面图；

图25是半导体器件在图24的制造步骤之后的其制造步骤期间的主要片段横截面图；

图26是半导体器件在图25的制造步骤之后的其制造步骤期间的主要片段横截面图；

图27是半导体器件在图26的制造步骤之后的其制造步骤期间的主要片段横截面图；

图28是半导体器件在图27的制造步骤之后的其制造步骤期间的主要片段横截面图；

图29是半导体器件在图28的制造步骤之后的其制造步骤期间的主要片段横截面图；

图30是半导体器件在图29的制造步骤之后的其制造步骤期间的主要片段横截面图；

图31是半导体器件在图30的制造步骤之后的其制造步骤期间的主要片段横截面图；

图32是半导体器件在图31的制造步骤之后的其制造步骤期间的主要片段横截面图；

图33是半导体器件在图32的制造步骤之后的其制造步骤期间的主要片段横截面图；

图34是半导体器件在图33的制造步骤之后的其制造步骤期间的主要片段横截面图；

图35是半导体器件在图34的制造步骤之后的其制造步骤期间的主要片段横截面图；

图36是半导体器件在图35的制造步骤之后的其制造步骤期间的主要片段横截面图；

图37是半导体器件在图36的制造步骤之后的其制造步骤期间的主要片段横截面图；

图38是半导体器件在图37的制造步骤之后的其制造步骤期间的主要片段横截面图；

图39是半导体器件在图38的制造步骤之后的其制造步骤期间的主要片段横截面图；

图40是半导体器件在图39的制造步骤之后的其制造步骤期间的主要片段横截面图；

图41是半导体器件在图40的制造步骤之后的其制造步骤期间的主要片段横截面图；

图42是半导体器件在图41的制造步骤之后的其制造步骤期间的主要片段横截面图；

图43是作为优选实施例的半导体器件的主要片段横截面图；

图44是存储器单元的等效电路图；

图45是示出用于向选择存储器单元的相应部分施加电压用于“写入”、“擦除”和“读取”；

图46是作为修改的半导体器件在制造步骤期间的主要片段横截面图；

图47是半导体器件在图46的制造步骤之后的其制造步骤期间的主要片段横截面图；

图48是半导体器件在图46的制造步骤之后的其制造步骤期间的主要片段横截面图；并且

图49是半导体器件在图46的制造步骤之后的其制造步骤期间的主要片段横截面图。

具体实施方式

在以下实施例的描述中，如果需要则可以为了方便而在多个划分的章节或者实施例中描述实施例。然而，除非另有具体指明，它们并非相互独立而是有如下关系使得一个是另一个的部分或者全部的修改示例或者细节或者补充说明等。另外，在以下实施例中，在引用要素的数字等(包括数目、数值、数量、范围等)时，要素的数字除非另有具体明示并且除了数字在原理上明显地限于指定的数字的情况等之外并不限于指定的数字而是可以大于或者小于指定的数字。另外，在以下实施例中，无需赘言，构成要素(包括要素步骤等)除非另有明示并且除了它们在原理上明显地视为必需的情况等之外并非总是必需。相似地，在以下实施例中，在引用构成要素等的形状、位置关系等时，理解它们除非另有明示、除非在原理上明显地另外认为等则包括与形状等基本上类似或者相似的形状等。这也适用于前述数值和范围。

以下将通过参照附图具体描述本发明的实施例。附带提一点，贯穿用于描述实施例的附图，向具有相同功能的构件给予相同标号，并且省略其重复描述。另外，在以下实施例中，除非具体需要，则在原则上不会重复对于相同或者相似部分的描述。

另外，在将用于实施例的附图中，为了易于理解附图，即使在横截面图中有时可以省略影线。在另一方面，为了易于理解附图，即使在平面图中有时可以添加影线。

(优选实施例)

-半导体器件制造步骤-

这一实施例和以下实施例的半导体器件是具有非易失性存储器(非易失性存储器器件、闪存、非易失性半导体存储器器件)的半导体器件。参照基于n沟道型MISFET(金属绝缘体半导体场效应晶体管)的存储器单元描述这一实施例和以下实施例。另外，在这一实施例和以下实施例中的极性(在写入、擦除、读取时的施加电压的极性和载流子的极性)用于说明在基于n沟道型MISFET的存储器单元的情况下的操作，并且在它基于p沟道型MISFET时，可以在原理上通过反转所有极性、比如施加电势、载流子的传导类型等来获得相同操作。

将参照附图描述制造这一实施例的半导体器件的方法。

图1至图4是示出根据这一实施例的制造半导体器件的步骤的部分的过程流程图。图5至图42是根据这一实施例的半导体器件的主要部分横截面图。在图5至图42的横截面图中，图示存储器单元区域1A和外围电路区域1B的主要部分横截面图，其中分别在存储器单元区域1A中示出形成非易失性存储器的存储器单元并且在外围电路区域1B中示出形成MISFET。

存储器单元区域1A是如下区域，在该区域中将在半导体衬底SB中形成非易失性存储器的存储器单元，并且外围电路区域1B是如下区域，在该区域中将在半导体衬底SB中形成外围电路。存储器单元区域1A和外围电路区域1B存在于一个相同半导体衬底SB中。尽管并非总是必需存储器单元区域1A和外围电路区域1B相互相邻，但是为了易于理解，在图5至图42的横截面图中图示外围电路区域1B与存储器单元区域1A相邻。

外围电路是除了非易失性存储器之外的电路，该电路例如包括处理器、比如CPU、控制电路、感测放大器、列解码器、行解码器和输入/输出电路。在外围电路区域1B中形成的T是用于外围电路的MISFET。

在这一实施例中，尽管将对在存储器单元区域1A中形成n沟道型MSIFET(控制晶体管和存储器晶体管)的情况进行描述，但是也可以通过反转传导类型在存储器单元区域1A中形成p沟道型MISFET(控制晶体管和存储器晶体管)。以相同方式，在这一实施例中，尽管将对在外围电路区域中形成n沟道型MISFET的情况进行描述，但是通过反转传导类型也可以在外围电路区域1B中形成p沟道型MSIFET或者也可以在外围电路区域中形成CMISFET(互补MISFET)等。

首先如图5中所示，提供(制备)例如包括p型单晶硅的半导体衬底(半导体晶片)SB，该p型单晶硅具有例如约为1至10Ωcm的电阻率(图1中的步骤S1)。然后在半导体衬底SB的主表面中形成用于限定有源区域的器件隔离区域(器件间隔离绝缘区域)ST(图1中的步骤S2)。

有源隔离区域ST包括绝缘体、比如氧化硅并且可以例如通过STI(浅沟槽隔离)方法或者LOCOS(局部硅氧化)方法来形成。例如在半导体衬底SB的主表面中形成用于器件隔离的沟槽STR之后，在用于器件隔离的沟槽STR中填充例如包括氧化硅的绝缘膜、由此形成器件隔离区域ST。更具体而言，在半导体衬底SB的主表面中形成用于器件隔离的沟槽STR之后，形成用于形成器件隔离区域的绝缘膜(例如氧化硅膜)以便填充用于器件隔离的沟槽STR。然后通过在用于器件隔离的沟槽STR以外去除绝缘膜(用于形成器件隔离区域的绝缘膜)，可以形成包包括在用于器件隔离的沟槽STR中填充的绝缘膜的器件隔离区域ST。

然后如图6中所示，在存储器单元区域1A中形成p型井PW1，并且在外围电路区域1B中形成p型井PW2(图1中的步骤S3)。可以例如通过向半导体衬底SB中注入p型杂质、例如硼(B)来形成p型井PW1和PW2。对于从半导体衬底SB的主表面起的预定深度形成p型井PW1和PW2。由于p型井PW1和p型井PW2具有相同传导类型，所以可以通过相同离子注入步骤或者通过不同离子注入步骤形成它们。

然后为了控制在存储器单元区域1A中随后形成的控制晶体管的阈值电压，向存储器单元区域1A中的p型井PW1的表面部分(表面层部分)中注入沟道掺杂离子。另外为了控制将在外围电路区域1B中形成的n沟道型MISFET的阈值电压，向外围电路区域1B中的p型井PW2的表面部分(表面层部分)注入沟道掺杂离子。

然后在通过用稀释的氢氟酸等清理来清理半导体衬底SB(p型井PW1、PW2)的表面，在半导体衬底的主表面(p型井PW1、PW2的表面)之上形成用于栅极绝缘膜的绝缘膜G1(图1中的步骤S4)。

绝缘膜GI可以例如由氧化硅膜或者氮氧化硅膜形成。在绝缘膜G1是氧化硅膜时，可以例如通过热氧化方法形成绝缘膜GI。另外，在绝缘膜GI包括氮氧化硅膜时，可以通过如下方法形成它，该方法为通过例如使用N2O、O2和H2通过高温短时间氧化方法或者热氧化方法来形成氧化硅膜、然后在等离子体(等离子体氮化)中施加氮化处理。将形成的绝缘膜GI的厚度可以例如约为2至3nm。在通过热氧化方法形成绝缘膜GI时，未在器件隔离区域ST之上形成绝缘膜GI。

在其它配置中，也可以通过与用于在存储器单元区域1A中形成绝缘膜GI的步骤不同的步骤形成外围电路区域1B中的绝缘膜GI。

然后如图7中所示，形成(沉积)硅膜PS1作为用于在半导体衬底SB的主表面(整个主表面)之上、也就是在存储器单元区域1A和外围电路区域1B的绝缘膜GI之上形成控制栅极电极CG(图1中的步骤S5)的传导膜。

硅膜PS1是用于控制晶体管的栅极电极的传导膜、用于形成稍后将描述的控制栅极电极CG的传导膜。另外，硅膜PS1也用作传导膜，该传达膜用于形成随后将描述的栅极电极DG。也就是说，随后将描述的控制栅极电极CG和随后将描述的栅极电极DG由硅膜PS1形成。

硅膜PS1包括多晶态硅膜(多晶硅膜)并且可以通过例如使用CVD(化学气相沉积)方法来形成。硅膜PS1的沉积厚度可以例如约为50至100nm。也可以通过形成硅膜PS1作为非晶态硅膜、然后通过随后热处理将非晶态硅膜转换成多晶态硅膜来形成膜。

另外可以通过在膜形成期间引入杂质或者在膜形成之后粒子注入杂质来形成硅膜PS1作为低电阻的半导体膜(掺杂的多晶硅膜)。在存储器单元区域1A中的硅膜是优选地被引入n型杂质、比如磷(P)或者砷(As)的n型硅膜。

然后在半导体衬底SB的主表面(整个主表面)之上、也就是在硅膜PS1之上形成(沉积)绝缘膜IL1(图1中的步骤S6)。

绝缘膜IL1是用于形成随后将描述的冠绝缘膜CP1和CP2的绝缘膜。绝缘膜IL1例如包括氮化硅膜并且可以通过例如使用CVD方法来形成。绝缘膜的沉积厚度可以例如约为20至50nm。通过执行步骤S5和S6，形成层叠膜LF，该层叠膜包括硅膜PS1和在硅膜PS1之上的绝缘膜IL1。层叠膜LF包括硅膜PS1和在硅膜PS之上的绝缘膜IL1。

然后通过光刻和蚀刻技术来图案化层叠膜LF、也就是绝缘膜IL1和硅膜PS1以在存储器单元区域1A中形成控制栅极电极CG和在控制栅极电极CG之上的冠绝缘膜CP1的层叠图案(层叠结构)LM1。

可以如以下描述的那样执行步骤S7。首先如图7中所示通过使用光刻在绝缘膜IL1之上形成光阻剂图案PR1作为抗蚀剂图案。在用于在存储器栅极区域1A中和在整个外围电路区域1B中形成控制栅极电极CG的区域中形成光阻剂图案PR1。然后使用光阻剂图案PR1作为蚀刻掩模通过蚀刻(优选地通过干蚀刻)来图案化存储器单元区域1A中的硅膜PS1和绝缘膜IL1的层叠膜LF，然后去除光阻剂图案PR1。因此如图8中所示形成层叠图案LM1，该层叠图案包括控制栅极CG和冠绝缘膜CP1，该控制栅极包括图案化的硅膜PS1，该冠绝缘膜包括图案化的绝缘膜IL1。

作为另一配置，也可以如以下描述的那样形成层叠图案LM1。首先在层叠膜IL1之上形成光阻剂图案PR1之后，使用光阻剂图案PR1作为蚀刻掩模通过蚀刻(优选为干蚀刻)来图案化绝缘膜IL1、由此在存储器单元区域1A中形成包括图案化的绝缘膜IL1的冠绝缘膜CP1。然后在去除光阻剂图案PR1之后，通过使用包括冠绝缘膜CP1的绝缘膜IL1作为蚀刻掩模(硬掩模)通过蚀刻(优选地通过干蚀刻)来图案化硅膜PS1。因此形成层叠图案LM1，该层叠图案包括控制栅极电极CG和冠绝缘膜CP1，该控制栅极电极包括图案化的硅膜PS1，该冠绝缘膜包括图案化的绝缘膜IL1。

层叠图案LM1包括控制栅极电极CG和在控制栅极电极CG之上的冠绝缘膜CP1并且通过绝缘膜GI在存储器单元区域1A(p型井PW1)中形成于半导体衬底SB之上(p型井PW1)。控制栅极电极CG和冠绝缘膜CP1在平面图中具有基本上相同平面形状并且在平面图中相互重叠。

另外，在存储器单元区域1A中，在用于形成控制栅极电极CG的区域中有选择地形成光阻剂图案PR1。因此，在执行步骤S7时，在存储器单元区域1A中去除除了用于形成层叠图案LM1的部分之外的硅膜PS1和绝缘膜IL1。在另一方面，在外围电路区域1B中为整个外围电路区域1B形成光阻剂图案PR1。因此，即使在执行步骤S7时，包括硅膜PS1和在硅膜PS1之上的绝缘膜IL1的层叠膜仍然未被去除、因而与它未图案化一样保留。在外围电路区域1B中保留的层叠膜LF带有标号LF1并且称为层叠膜LF1。

层叠膜LF1的侧表面(末端)EG1优选地处于器件隔离区域ST之上。然后，外围电路区域1B的有源区域(器件隔离区域ST限定的有源区域)由层叠膜LF1覆盖。因此可以防止半导体衬底SB的在外围电路区域1B中的衬底区域(Si衬底区域)经历不必要的蚀刻。

在存储器单元区域1A中，形成包括图案化的硅膜PS1的控制栅极电极CG，并且控制栅极电极CG是控制晶体管的栅极电极。在控制栅极电极CG以下保留的绝缘膜GI形成控制晶体管的栅极绝缘膜。因而在存储器单元区域1A中，通过作为栅极绝缘膜的绝缘膜GI在半导体衬底SB(p型井PW1)之上形成包括硅膜PS1的控制栅极电极CG。

在存储器单元区域1A中，可以通过在步骤S7的图案化步骤执行的干蚀刻或者通过在干蚀刻之后应用的湿蚀刻来去除除了层叠图案LM1覆盖的部分之外的绝缘膜、也就是除了作为栅极绝缘膜的部分之外的绝缘膜GI。

如以上描述的那样，通过步骤S4、S5、S6和S7在半导体衬底SB之上通过作为栅极绝缘膜的绝缘膜GI形成层叠图案LM1，该层叠图案具有控制栅极电极CG和在控制栅极电极CG之上的冠绝缘膜CP1。

然后为了控制在存储器单元区域1A中随后形成的存储器晶体管的阈值电压，可选地向存储器单元区域1A中的p型井PW1的表面部分(表面层部分)中注入沟道掺杂离子。

然后，在通过清洗处理向半导体衬底的主表面应用清理处理之后，在半导体衬底SB的整个主表面之上、也就是在半导体衬底SB的主表面(表面)之上和在层叠图案LM1的表面(上表面和侧表面)之上形成用于存储器晶体管的栅极绝缘膜的绝缘膜MZ(图1中的步骤S8)。

在外围电路区域中，由于层叠膜LF1保留，所以也可以在层叠膜LF1的表面(上表面和侧表面)之上形成绝缘膜MZ。因而在步骤S8，在半导体衬底SB之上形成绝缘膜MZ以便覆盖存储器单元区域1A中的层叠图案LM1和外围电路区域1B中的层叠膜LF1。

绝缘膜MZ是用于存储器晶体管的栅极绝缘膜的绝缘膜，并且这是在内部中具有电荷积累部分的绝缘膜绝缘膜MZ包括氧化硅膜(氧化物膜)MZ1、在氧化硅膜MZ1上形成的氮化硅膜(氮化物膜)MZ2和在氮化硅膜MZ2上形成的氧化硅膜(氧化物膜)MZ3的层叠膜。氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3的层叠膜也可以视为ONO(氧化物-氮化物-氧化物)膜。

为了易于理解附图，仅图示包括氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3的层叠膜MZ为绝缘膜MZ。实际上，绝缘膜MZ如在用于图9中的虚线圆包围的区域的放大图中所示包括氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3。

可以例如通过氧化处理(热氧化处理)、CVD方法或者其组合来形成绝缘膜MZ的氧化硅膜MZ1和MZ2。对于在这一步骤中的氧化处理，也可以使用ISSG(原位流生成)氧化。可以例如通过CVD方法形成绝缘膜MZ的氮化硅膜MZ2。

另外，在这一实施例中，形成氮化硅膜MZ2作为具有俘获电平的绝缘膜(电荷积累层)。尽管氮化硅膜鉴于可靠性等方面是适合的，但是这不限于氮化硅膜，但是具有比氮化硅膜的介电常数更高的介电常数的高介电膜、比如氧化铝(矾土)膜、氧化铪膜或者氧化钽膜也可以用作电荷积累层或者电荷积累部分。另外，电荷积累层或者电荷积累部分额也可以由硅纳米点阵形成。

为了形成绝缘膜MZ，例如在通过热氧化方法(优选为ISSG氧化)形成氧化硅膜MZ1之后，通过CVD方法在氧化硅膜MZ1上沉积氮化硅膜MZ2，并且还通过CVD方法、热氧化方法或者这两种方法在氮化硅膜MZ2上形成氧化硅膜MZ3。因此可以形成绝缘膜MZ，该绝缘膜MZ包括氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3的层叠膜。

氧化硅膜MZ1的厚度可以例如约为2至10nm，氮化硅膜MZ2的厚度可以例如约为5至15nm，并且氧化硅膜MZ3的厚度可以例如约为2至10nm。可以通过氧化氮化物膜(作为绝缘膜MZ的中间层的氮化硅膜MZ2)的上层部分来形成最后氧化物膜、也就是在绝缘膜MZ的最上层的氧化硅膜MZ3作为耐高电压膜。

绝缘膜MZ作为将随后形成的存储器栅极电极MG的栅极绝缘膜工作并且具有电荷保持(电荷积累)功能。因而绝缘膜MZ具有包括至少三层的层叠结果，从而绝缘膜可以作为存储器晶体管的具有电荷保持功能的栅极绝缘膜工作，其中作为电荷积累部分工作的内层(氮化硅膜MZ2)的电势屏障高度低于作为电荷阻挡层的外层(氧化硅膜MZ1、MZ3)的电势屏障高度。这可以通过如在这一实施例中一样形成绝缘膜MZ作为层叠膜来得到，该层叠膜具有氧化硅膜MZ1、在氧化硅膜MZ1上的氮化硅膜MZ2和在氮化硅膜MZ2上的氧化硅膜MZ3。

然后如图10中所示，形成(沉积)硅膜PS2作为用于在半导体衬底SB的主表面(整个主表面)之上、也就是在绝缘膜MZ之上形成存储器栅极电极MG的传导膜以便覆盖存储器单元区域1A中的层叠图案LM1和外围电路区域1B中的层叠膜LF1(图1中的步骤S9)。

硅膜PS2是用于存储器晶体管的栅极电极的传导膜、也就是用于形成稍后将描述的存储器栅极电极MG的传导膜。硅膜PS2包括多晶态硅膜并且可以通过使用CVD方法等来形成。硅膜PS2的沉积厚度可以例如约为30至150nm。备选地，在膜形成中形成硅膜PS2作为非晶态硅膜，然后可以通过随后热处理将非晶态硅膜转换成多晶态硅膜。

另外，通过在膜形成期间引入杂质或者在膜形成之后离子注入杂质来形成硅膜PS2作为低电阻的半导体膜(掺杂的多晶硅膜)。硅膜PS2是优选地被引入n杂质、比如磷(P)或者砷(As)的n型硅膜。在形成硅膜PS2期间引入n型杂质时，可以通过向用于形成硅膜PS2的气体并入掺杂气体(用于添加n型杂质的气体)来形成被引入n型杂质的硅膜PS2。尽管优选地向存储器单元区域1A中的硅膜PS2中引入n型杂质，但是可以向或者可以未向外围电路区域1B中的硅膜PS2引入n型杂质，因为随后去除膜。

然后如图11中所示，在半导体衬底SB的主表面(整个主表面)之上、也就是在硅膜PS2之上形成绝缘膜IL2(图1中的步骤S10)。绝缘膜IL2例如包括氧化硅膜并且可以通过使用CVD方法等来形成。绝缘膜IL2的沉积厚度可以例如约为5至10nm。

然后通过各向异性蚀刻技术(蚀刻、干蚀刻、各向异性蚀刻)回蚀绝缘膜IL2(图2中的步骤S11)。

在步骤S11的回蚀步骤中，按照绝缘膜IL2的沉积厚度这样多各向异性的蚀刻(回蚀)绝缘膜IL2、由此在硅膜PS2的侧表面(侧壁PS2a、PS2b)上以侧壁间隔物的形式保留绝缘IL2而在其它区域中去除绝缘膜IL2。因此如图12中所示，侧壁绝缘膜SZ由绝缘膜IL2形成，该绝缘膜在硅膜PS2的侧表面PS2a和PS2b上以侧壁间隔物的形式保留。

与层叠图案LM1保形形成硅膜PS2以便覆盖层叠图案LM1。因而硅膜PS2具有与层叠图案LM1的侧壁(侧表面)对应的侧表面(侧壁)PS2a。硅膜PS2的侧表面PS2a是与层叠图案LM1的侧壁(侧表面)对应的侧表面(侧壁)。也就是说，硅膜PS2通过绝缘膜MZ覆盖层叠图案LM1，形成凸部分，该凸部分包括层叠图案LM1以及用于如下部分的绝缘膜MZ和硅膜PS2，该部分覆盖层叠图案LM1，并且突出部的侧表面(侧壁)对应于硅膜PS2的侧表面(侧壁)PS2a。

另外由于形成硅膜PS2以便覆盖层叠膜LF1，所以与层叠膜LF1保形形成它。因此，硅膜PS2也具有与层叠膜LF1的侧表面对应的侧表面(侧壁)PS2b。硅膜PS2的侧表面PS2b是与层叠膜LF1的侧表面对应的侧表面。

也就是说，在步骤S9，在硅膜PS2的表面之上形成反映层叠图案LM1的突出部和反映层叠膜LF1的突出部，其中反映层叠图案LM1的凸部分的侧壁(侧表面)是侧表面PS2，并且反映层叠膜LF1的突出部的侧壁(侧表面)是侧表面PS2b。

在硅膜PS2的侧表面PS2a和PS2b上有选择地形成侧壁绝缘膜SZ。因而在层叠图案LM1的侧壁(侧表面)上通过绝缘膜MZ和硅膜PS2形成侧壁绝缘膜SZ，并且在层叠膜LF1的侧表面上通过绝缘膜MZ和硅膜PS2形成侧壁绝缘膜SZ。

在其中在步骤S11执行回蚀步骤的阶段中，暴露侧壁绝缘膜SZ未覆盖的区域中的硅膜PS2。例如在层叠图案LM1上方和在层叠膜LF1上方显露硅膜PS2的上表面。绝缘膜MZ和硅膜PS2穿插于侧壁绝缘膜SZ与层叠图案LM1之间，并且绝缘膜SZ和硅膜PS2穿插于侧壁绝缘膜SZ与层叠膜LF1之间。

然后如图13中所示，通过各向异性蚀刻技术(蚀刻、干蚀刻、各向异性蚀刻)(图2中的步骤S12)回蚀硅膜PS2。

在步骤S12的硅膜PS2的回蚀步骤中，优选地在其中与硅膜PS2比较更少蚀刻侧壁绝缘膜SZ的条件之下执行蚀刻。也就是说，在步骤S12的硅膜PS2的回蚀步骤中，优选地在用于侧壁绝缘膜SZ的蚀刻速率低于用于硅膜PS2的蚀刻速率的条件之下执行蚀刻。因此可以在步骤S12的用于硅膜PS2的回蚀步骤中有选择地蚀刻硅膜PS2而抑制侧壁绝缘膜SZ蚀刻并且使侧壁绝缘膜SZ作为蚀刻保护膜工作。

然后如图14中所示，通过蚀刻(图2中的步骤S13)去除侧壁绝缘膜SZ。对于在步骤S13的蚀刻步骤，优选地使用各向异性蚀刻，并且特别地优选湿蚀刻。

在步骤S13的用于侧壁绝缘膜SZ的蚀刻步骤中，优选地在与侧壁绝缘膜SZ比较更少蚀刻硅膜PS2的条件之下执行蚀刻。也就是说，在步骤S13的用于侧壁绝缘膜SZ的蚀刻步骤中，优选地在用于硅膜PS2的蚀刻速率低于用于侧壁绝缘膜SZ的蚀刻速率的条件之下执行蚀刻。因此，可以有选择地蚀刻侧壁绝缘膜SZ而抑制硅膜PS2蚀刻。

然后如图15中所示，通过各向异性蚀刻技术(蚀刻、干蚀刻、各向异性蚀刻)回蚀硅膜PS2(图2中的步骤S14)。

然后在通过在步骤S12的回蚀步骤和在步骤S14的回蚀步骤回蚀硅膜PS2时，在层叠图案LM1的两个侧壁上通过绝缘膜MZ以侧壁间隔物的形式留下硅膜PS2，并且去除其它区域中的硅膜PS2。然后如图15中所示，存储器栅极电极MG由在存储器单元区域1A中的层叠图案LM1的两个侧壁之一上通过绝缘膜MZ以侧壁间隔物的形式留下的硅膜PS2形成，并且硅间隔物SP由在另一侧壁上通过绝缘膜MZ以侧壁间隔物的形式保留的硅膜PS2形成。在绝缘膜MZ之上形成存储器栅极电极MG以便通过绝缘膜MZ与层叠图案LM1相邻。由于层叠图案LM1包括控制栅极电极CG和在控制栅极电极CG之上的冠绝缘膜CPI，所以在绝缘膜MZ之上形成存储器栅极电极MG以便通过绝缘膜MZ与控制栅极电极CG相邻。

硅间隔物SP也可以视为包括电导体的侧壁间隔物、也就是作为导体间隔物。存储器栅极电极MG和硅间隔物SP形成于层叠图案LM1的相互相反的侧壁上并且具有基本上对称结构而层叠图案LM1放在它们之间另外，也在外围电路区域1B中保留的层叠膜LF1的侧壁上通过绝缘膜MZ形成硅间隔物SP。

通过在步骤S12和S124执行硅膜PS2的回蚀步骤，暴露硅间隔物SP未覆盖的区域中的存储器栅极电极MG和绝缘膜MZ。绝缘膜MZ穿插于存储器栅极电极MG与半导体衬底SB(p型井PW1)之间和存储器栅极电极MG与层叠图案LM1之间。在存储器栅极电极MG 1A以下的绝缘膜MZ形成存储器单元区域中的存储器晶体管的栅极绝缘膜。可以通过控制在步骤S9沉积的硅膜PS2的沉积厚度来控制存储器栅极长度、也就是存储器栅极电极MG的栅极长度。

通过在步骤S12和S14回蚀硅膜PS2来形成存储器栅极电极MG和硅间隔物SP，其中在层叠图案LM1的两个侧壁上形成的存储器栅极电极MG和硅间隔物SP的相应高度低于层叠图案LM1的高度。也就是说，执行在步骤S12和S12回蚀硅膜PS2的步骤，从而存储器栅极电极MG的高度和硅间隔物SP的高度在完成在步骤S14的用于硅膜PS2的回蚀步骤的阶段低于层叠图案LM1的高度。由于随后去除硅间隔物SP，所以重要的是在步骤S12和S14执行用于硅膜PS2的回蚀步骤，从而存储器栅极电极MG的高度低于层叠图案LM1的高度。

存储器栅极电极MG的高度低于层叠图案LM1的高度这样的关系意味着在存储器栅极电极MG的顶部(最上部分)的高度低于在层叠图案LM1的冠绝缘膜CP1的上表面的高度。另外，硅间隔物SP的高度低于层叠图案LM1的高度这样的关系意味着硅间隔物SP的顶部(最上部分)的高度低于层叠图案LM1的冠绝缘膜CP1的上表面的高度。高度在被引用时意味着在与半导体衬底SB的主表面基本上垂直的方向上的高度。

在步骤S12的用于硅膜PS2的回蚀步骤中，优选的是一般按照硅膜PS2的沉积厚度这样多各向异性蚀刻(回蚀)硅膜PS2。也就是说，在步骤S12的用于硅膜PS2的回蚀步骤中，优选地回蚀硅膜PS2，从而在与层叠图案LMB1的高度大约相同的高度形成存储器栅极电极MG和硅间隔物SP。然后优选通过在步骤S13去除侧壁绝缘膜SZ并且随后在步骤S14进一步回蚀硅膜PS2(也就是硅膜PS2形成的存储器栅极电极和硅间隔物SP)来降低存储器栅极电极MG和硅间隔物SP的高度。

在完成在步骤S14的回蚀步骤的阶段，存储器栅极电极MG的高度和硅间隔物SP的高度低于层叠图案LM1的高度。更优选的是它们的高度高于控制栅极电极CG的高度。存储器栅极电极MG的高度高于控制栅极电极CG的高度这样的关系意味着在存储器栅极电极MG的顶部(最上部分)的高度高于构成层叠图案LM1的控制栅极电极CG的上表面的高度。通过使存储器栅极电极MG的高度高于控制栅极电极CG的高度，可以在稍后将描述的步骤S24的抛光步骤中可靠地暴露存储器栅极电极MG的上部分，并且可以有效防止存储器栅极电极MG的暴露失败。

在这一实施例中，在步骤S10和S11形成侧壁绝缘膜SZ之后，在步骤S12回蚀硅膜PS2。然后在步骤S13去除侧壁绝缘膜SZ之后，在步骤S14进一步回蚀硅膜PS2、由此形成存储器栅极电极MG和硅间隔物SP。

在其它配置中，可以节省步骤S10(形成绝缘膜IL2的步骤)、步骤S11(回蚀绝缘膜IL2的步骤)和步骤S13(去除侧壁绝缘膜SZ的步骤)。在节省步骤S10、S11和S13时，可以一次执行在步骤S12的用于硅膜PS2的回蚀步骤和在步骤S14的用于硅膜PS2的回蚀步骤作为回蚀步骤。在这一情况下，在步骤S9形成硅膜PS2、然后通过各向异性蚀刻来回蚀硅膜PS2之后，形成存储器栅极电极MG和硅膜SP而通过绝缘膜MZ在层叠图案LM1的两个侧壁上以侧壁间隔物的形式留下硅膜PS2并且去除其它区域中的硅膜PS2。在完成硅膜PS2的回蚀步骤的阶段中，使存储器栅极电极MG的高度和硅间隔物SP的高度低于层叠图案LM1的高度。也在这一情况下，可以也在层叠膜LF1的侧壁上通过绝缘膜MZ形成硅间隔物SP。

然而更优选的是在形成侧壁绝缘膜SZ的状态中在步骤S12执行用于硅膜PS2的回蚀步骤而未如已经在这一实施例中描述的那样节省步骤S10和S11。侧壁绝缘膜SZ可以作为对硅膜PS2的防蚀刻(侧部蚀刻)的保护膜。因而可以通过在其中硅膜PS2的侧表面PS2a和PS2b由侧壁绝缘膜SZ覆盖的状态中执行用于硅膜PS2的回蚀步骤来防止硅膜PS2的侧表面PS2a和PS2b侧部蚀刻。因此，形成的存储器栅极电极MG和硅间隔物SP的横截面形状(与存储器栅极电极MG的延伸方向基本上垂直的横截面形状、也就是图15中所示横截面的形状)可以在基本上矩形形状中形成。因此可以在稍后将描述的步骤S19在存储器栅极电极MG之上更恰当地形成稍后将描述的侧壁间隔物SW。因而，在存储器栅极电极MG之上形成的侧壁SW可以更恰当地防止在稍后将描述的步骤S22在存储器栅极电极MG之上形成稍后将描述的金属硅化物层SL1。

然后在形成光阻剂图案以覆盖存储器栅极电极MG并且通过使用光刻在半导体衬底SB之上暴露硅间隔物SP(未图示)之后，使用光阻剂图案作为蚀刻掩模通过干蚀刻来去除硅间隔物SP(图2中的步骤S15)。然后去除光阻剂图案。如图16中所示，在通过在步骤S15的蚀刻步骤去除硅间隔物SP之时，由于存储器栅极电极MG保留未蚀刻，所以它已经被光阻剂图案覆盖。

然后如图17中所示，通过蚀刻(例如湿蚀刻)去除绝缘膜MZ的未被存储器栅极电极MG覆盖的暴露的部分(图2中的步骤S16)。在存储器单元区域1A中，处于存储器栅极电极MG以下和存储器栅极电极MG与层叠图案LM之间的绝缘膜MZ未被去除、但是保留，而去除其它区域中的绝缘膜。如从图17可见，绝缘膜MZ对于两个区域连续延伸，这两个区域也就是在存储器栅极电极MG与半导体衬底SB(p型井PW1)之间的区域和在存储器栅极电极MG与存储器单元区域1A中的层叠图案LM1之间的区域。

然后通过光刻和蚀刻来图案化外围电路区域1B中的层叠膜LF1，在外围电路区域1B中形成层叠图案(层叠结构)LM2，该层叠图案(层叠结构)具有栅极电极DG和在栅极电极DG之上的冠绝缘膜CP2(图2中的步骤S17)。

可以例如如以下描述的那样执行在步骤S17的图案化步骤。也就是说，首先通过使用光刻在半导体衬底SB的主表面之上形成光阻剂图案(未图示)。在整个存储器单元区域1A中和在外围电路区域1B的用于形成栅极电极DG的区域中形成光阻剂图案。因而，存储器栅极电极MG和层叠图案LM1由光阻剂图案覆盖。然后通过蚀刻(优选为干蚀刻)来图案化外围电路区域1B中的硅膜PS1和绝缘膜IL1的层叠膜LF1，然后去除光阻剂图案。因此如图18中所示，，在外围电路区域1B中形成层叠图案LM2，该层叠图案具有图案化的栅极电极DG和图案化的冠绝缘膜CP2，该栅极电极包括硅膜PS1，该冠绝缘膜包括图案化的绝缘膜IL1。

层叠图案LM2包括栅极电极DG和在栅极电极DG之上的冠绝缘膜CP2并且通过绝缘膜GI在外围电路区域1B中形成于半导体衬底SB(p型井PW2)之上。栅极电极DG和冠绝缘膜CP2在平面图中具有基本上相等平面形状并且在平面图中相互重叠。栅极电极DG是虚栅极电极(伪栅极电极)并且随后被去除。因而栅极电极DG可以称为虚栅极。另外由于栅极电极DG随后被去除并且替换为稍后将描述的栅极电极GE，所以它也可以视为替换栅极电极或者取代栅极电极。

在外围电路区域1B中的用于形成栅极电极DG的区域中有选择地形成在步骤S17的图案化步骤中使用的光阻剂图案。因此在执行步骤S17时，在外围电路区域1B中去除在除了形成层叠图案LM2的部分之外的部分的硅膜PS1和绝缘膜IL1。在另一方面，在存储器单元区域1A中为整个存储器单元区域1A形成在步骤S17的图案化步骤中使用的光阻剂图案。因而即使在步骤S17执行图案化步骤时，仍然未去除、但是留下层叠图案LM1和存储器栅极电极MG为它们在存储器单元区域1A中。

在外围电路区域1B中，可以通过在步骤S17的图案化步骤中执行的干蚀刻或者在干蚀刻之后通过湿蚀刻来去除在除了层叠图案LM2覆盖的部分之外的部分的绝缘膜G1。

如以上描述的那样，层叠图案LM2通过绝缘膜G1在外围电路区域1B中形成于半导体衬底SB(p型井PW2)之上，该层叠图案具有栅极电极DG和在栅极电极DG之上的冠绝缘膜CP2。

如以上描述的那样，获得如图18所示状态，其中控制栅极电极CG通过绝缘膜GI形成于半导体衬底SB之上，并且存储器栅极电极MG通过绝缘膜MZ在存储器单元区域1A中形成于半导体衬底SB之上，并且栅极电极DG通过绝缘膜GI在外围电路区域1B中形成于半导体衬底SB之上。在控制栅极电极CG之上形成冠绝缘膜CP2，并且在栅极电极DG之上形成冠绝缘膜CP2。

另外，在这一实施例中，在栅极电极DG与半导体衬底SB(p型井PW2)之间穿插的绝缘膜G1是如下绝缘膜，该绝缘膜是与在控制栅极电极CG与半导体衬底SB(p型井PW1)之间穿插的绝缘膜GI相同的层(也就是在相同步骤中形成的绝缘膜)。

在其它配置中，在栅极电极DG与半导体衬底SB(p型井PW2)之间穿插的绝缘膜GI可以是与在控制栅极电极CG与半导体衬底SB(p型井PW1)之间穿插的绝缘膜GI不同的绝缘膜(也就是通过不同步骤形成的绝缘膜)。在这一情况下，可以在步骤S5形成硅膜PS1之前在步骤S4的分离步骤中形成存储器单元区域1A中的绝缘膜GI和外围电路区域1B中的绝缘膜GI。

然后如图19中所示，通过使用离子注入等来形成n^-型半导体区域(杂质扩散层)EX1、EX2和EX3(图2中的步骤S18)。

在步骤S18，可以通过使用层叠图案LM1、存储器电极MG和层叠图案LM2作为掩模(离子注入阻挡掩模)向半导体衬底SB(p型井PW1、PW2)中引入n型杂质、例如砷(As)或者磷(P)来形成n^-型半导体区域EX1、EX2和EX3。在这一情况下，由于存储器栅极电极MG在存储器单元区域1A中作为掩模(离子注入阻挡掩模)工作，所以与存储器栅极电极MG的侧壁(与如下侧相反的侧壁，该侧通过绝缘膜MZ与控制栅极电极CG相邻)自对准形成n^-型半导体区域EX1。另外由于层叠图案LM1在存储器单元区域1A中作为掩模(离子注入阻挡掩模)工作，所以与存储器栅极电极CG的侧壁(与如下侧相反的侧壁，该侧通过绝缘膜MZ与控制栅极电极MG相邻)自对准形成n^-型半导体区域EX2。另外由于层叠图案LM2在外围电路区域1B中作为掩模(离子注入阻挡掩模)工作，所以与栅极电极DG的两个侧壁自对准形成n^-型半导体区域EX3。n^-型半导体区域EX1和n^-型半导体区域EX2可以作为在存储器单元区域1A中形成的存储器单元的源极-漏极区域(源极或者漏极区域)的部分工作，并且n^-型半导体区域EX3可以作为在外围电路区域1B中形成的MISFET的源极-漏极区域(源极或者漏极区域)的部分工作。尽管可以通过相同离子注入步骤形成n^-型半导体区域EX1、n^-型半导体区域EX2和n^-型半导体区域EX3，但是也可以通过不同离子注入步骤形成它们。

备选地，在步骤S17形成层叠图案LM2之后并且在步骤S18形成n^-型半导体区域EX1、EX2和EX3之前，可以在半导体衬底SB之上形成例如包括氮化硅膜(未图示)的绝缘膜以便覆盖层叠图案LM2、存储器栅极电极MG和层叠图案LW1，然后可以执行在步骤S18的离子注入。在这一情况下，绝缘膜可以作为偏移间隔物工作并且可以在离子注入时与层叠图案LM1、存储器栅极电极MG和层叠图案LM2一起作为掩模工作(离子注入阻挡掩模)。

然后在层叠图案LM1和存储器栅极电极MG的侧壁(在与如下侧相反的侧上的侧壁，该侧通过绝缘膜MZ相互相邻)上、在层叠图案LM2的侧壁上和在存储器栅极电极MG之上形成包括绝缘膜(侧壁、侧壁绝缘膜)的侧壁间隔物SW作为侧壁绝缘膜(在图2中的步骤S19)。侧壁间隔物SW可以视为侧壁绝缘膜。

可以例如如以下描述的那样执行在步骤S19形成侧壁间隔物SW的步骤。首先如图20中所示，在半导体衬底SB的整个主表面之上形成(沉积)绝缘膜IL3。绝缘膜IL3包括氧化硅膜、氮化硅膜或者其层叠膜并且可以通过使用CVD等来形成。在半导体衬底SB之上形成绝缘膜IL3以便覆盖存储器栅极电极MG、层叠图案LM1和层叠图案LM2。然后如图21中所示，通过各向异性蚀刻(蚀刻、干蚀刻、各向异性蚀刻)来回蚀绝缘膜IL3。因此，绝缘膜IL3有选择地留在层叠图案LM1和存储器栅极电极MG的侧壁(在与如下侧相反的侧上的侧壁，该侧通过绝缘膜MZ相互相邻)之上、层叠图案LM2的侧壁上和存储器栅极电极MG之上、由此形成侧壁间隔物SW。侧壁间隔物SW形成于层叠图案LM2的两个侧壁上、层叠图案LW1的在与如下侧相反的的侧上的侧壁上——该侧通过绝缘膜MZ与存储器栅极电极MG相邻、存储器栅极电极MG的在与如下侧相反的侧上的侧上的侧壁——该侧通过绝缘膜MZ与层叠图案LM1相邻以及形成存储器栅极电极MG之上。

在这一实施例中，侧壁间隔物SW2不仅形成于层叠图案LW1、存储器栅极电极MG和层叠图案LM2的侧壁中的侧壁之上而且形成于存储器栅极电极MG的上表面之上。在这一实施例中使存储器栅极电极MG的高度低于层叠图案LM1的高度，从而侧壁间隔物SW2也形成于存储器栅极电极MG之上。

也就是说，如果与第一实施例不同、存储器栅极电极MG的高度等于层叠图案LM1的高度，则在回蚀绝缘膜IL3时绝缘膜IL3留在存储器栅极电极MG的侧壁上并且形成侧壁间隔物SW，但是无绝缘膜IL3留在栅极电极MG的上表面之上。因此，侧壁间隔物SW未形成于存储器栅极电极MG之上。

恰好相反，在这一实施例中，由于存储器栅极电极MG的高度低于层叠图案LM1的高度，所以比存储器栅极电极MG更高的部分存在于层叠图案LM1的在与存储器栅极电极MG相邻的侧上的侧壁上。因此，在回蚀绝缘膜IL3时，留下层叠图案IL3以在比存储器栅极电极MG更高的部分形成与层叠图案LM1的如下侧壁相邻的侧壁间隔物SW，该侧壁在与存储器栅极电极MG相邻的侧上，并且侧壁间隔物SW处于存储器栅极电极MG上方。也就是说，处于存储器栅极电极MG上方的侧壁间隔物SW与处于比存储器栅极电极MG更高的位置的层叠图案LM1的侧壁相邻。处于存储器栅极电极MG上方的侧壁间隔物SW可以与如下侧壁间隔物SW一体地连接，该侧壁间隔物与存储器栅极电极MG的侧壁(在与如下侧壁相反的侧上的侧壁，该侧壁与控制栅极电极CG相邻)相邻。在步骤S19形成侧壁间隔物SW时，存储器栅极电极MG的上表面和侧表面(与如下侧相反的侧表面，该侧与控制栅极电极CG相邻)由侧壁间隔物SW覆盖并且未被暴露。

控制栅极电极CG的上表面由冠绝缘膜CP1覆盖。控制栅极电极CG的侧壁之一(在与如下侧壁相反的侧上的侧壁，该侧壁与存储器栅极电极MG相邻)由侧壁间隔物SW覆盖，并且控制栅极电极CG的另一侧壁(在与存储器栅极电极MG相邻的侧上的侧壁)由绝缘膜MZ、存储器栅极电极MG和在存储器栅极电极MG之上的侧壁间隔物SW覆盖。另外，存储器栅极电极MG的上表面由侧壁间隔物SW覆盖。存储器栅极电极MG的侧壁之一(在与如下侧壁相反的侧上的侧壁，该侧壁与控制栅极电极CG相邻)由侧壁间隔物SW覆盖，并且存储器栅极电极的另一侧壁(在与控制栅极电极CG相邻的侧上的侧壁)由绝缘膜MZ和层叠图案LM1覆盖。另外，栅极电极DG的上表面由间隙绝缘膜CP2覆盖。栅极电极DG的两个侧壁由侧壁间隔物SW覆盖。因此，在步骤S19形成侧壁间隔物SW时，控制栅极电极CG、存储器栅极电极MG和栅极电极DG由冠绝缘膜CP1和CP2以及侧壁间隔物SW覆盖并且在未保留的状态中。因此在稍后将描述的步骤S22形成金属硅化物层SL1时，有可能未在控制栅极电极CG、存储器栅极电极MG和栅极电极DG的表面上形成稍后将描述的金属硅化物层SL1。

然后如图22中所示，通过使用离子注入等来形成n⁺型半导体区域(杂质扩散层)SD1、SD2和SD3(图2中的步骤S20)。

在步骤S20，可以通过使用层叠图案LM1、存储器栅极电极MG、层叠图案LM2和侧壁间隔物SW作为掩模(离子注入阻挡掩模)向半导体衬底SB(p型井PW1和PW2)中注入n型杂质、例如砷(As)或者磷(P)来形成n⁺型半导体区域SD1、SD2和SD3。在这一情况下，由于存储器栅极电极MG、在存储器栅极电极MG之上的侧壁间隔物SW和在存储器栅极电极MG的侧壁上的侧壁间隔物SW在存储器单元区域1A中作为掩模(离子注入阻挡掩模)工作，所以与存储器栅极电极MG的侧壁上的侧壁间隔物SW自对准形成n⁺型半导体区域SD1。另外由于层叠图案LM1和在其侧壁上的侧壁间隔物SW在存储器单元区域1A中作为掩模(离子注入阻挡掩模)工作，所以与层叠图案LM1的侧壁上上的侧壁间隔物SW自对准形成n⁺型半导体区域SD2。另外由于层叠图案LM2和在其侧壁上的侧壁间隔物SW在外围电路区域中作为掩模(离子注入阻挡掩模)工作，所以与层叠图案LM2的两个侧壁上的侧壁间隔物SW自对准形成n⁺型半导体区域SD3。因此形成LDD(轻度掺杂的漏极)结构。尽管可以通过相同离子注入步骤形成n⁺型半导体区域SD1、n⁺型半导体区域SD2和n⁺型半导体区域SD3，但是也可以通过不同离子注入步骤形成它们。备选地，可以通过一个相同离子注入步骤形成n⁺型半导体区域SD1和n⁺型半导体区域SD2，并且可以通过不同离子注入步骤形成n⁺型半导体区域SD3。

如以上描述的那样，作为存储器晶体管的源极区域工作的n^-型半导体区域由在更高杂质浓度的n^-型半导体区域EX1和n⁺型半导体区域SD1形成，并且作为控制晶体管的漏极区域工作的n⁺型半导体区域由更高杂质浓度的n^-型半导体区域EX2和n⁺型半导体区域SD2形成。另外，作为外围电路区域1B中的MISFET的源极-漏极区域工作的n^-型半导体区域由更高杂质浓度的n^-型半导体区域EX3和n⁺型半导体区域SD3形成。n⁺型半导体区域SD1具有比n^-型半导体区域EX1的杂质浓度和结深度更高的杂质浓度和更深的结深度，n⁺型半导体区域SD2具有比n^-型半导体区域EX2的杂质浓度和结深度更高的杂质浓度和更深的结深度，并且n⁺型半导体区域SD3具有比n^-型半导体区域EX3的杂质浓度和结深度更高的杂质浓度和更深的结深度。

然后执行激活退火，该激活退火是用于激活向用于源极和漏极的半导体区域(n^-型半导体区域EX1、EX2和EX3以及n⁺型半导体区域SD1、SD2和SD3)中引入的杂质的热处理(图3中的步骤S21)。

如以上描述的那样，在存储器单元区域1A中形成非易失性存储器的存储器单元。在另一方面，由于栅极电极DG是虚栅极电极，所以尽管已经为在外围电路区域1B中的MISFET形成源极-漏极区域，但是尚未形成将最终使用的栅极电极(稍后将描述的栅极电极)。

然后形成金属硅化物层SL1(图3中的步骤S22)。可以如以下描述的那样形成金属硅化物层SL1。

首先如图23中所示，在半导体衬底SB的整个主表面、包括n⁺型半导体区域SD1、SD2和SD3的上表面(表面)之上形成(沉积)金属膜MM以便覆盖层叠图案LM1、存储器栅极电极MG、层叠图案LM2和侧壁间隔物SW3。金属膜MM可以包括元素金属膜(纯金属膜)或者合金膜并且优选地包括钴(Co)膜、镍(Ni)膜或者镍-铂合金膜，镍-铂合金膜(添加铂的镍膜)是特别地优选的。可以通过使用溅射等来形成金属膜MM。

然后向半导体衬底SB应用热处理来使n⁺型半导体区域SD1、SD2和SD3的上层部分(表面层部分)中的每个上层部分(表面层部分)与金属膜MM反应。因此如图24中所示，向n⁺型半导体区域SD1、SD2和SD3的上部分(上表面、表面、上层部分)中的每个上部分(上表面、表面、上层部分)形成金属硅化物层SL1。金属硅化物层SL1可以例如是硅化钴层(在金属膜MM是钴膜时)、硅化镍层(在金属膜MM是镍膜时)或者添加铂的硅化镍层(在金属膜MM是镍-铂合金膜时)。添加铂的硅化镍层是添加有铂的硅化镍层、也就是包含铂的硅化镍层并且也可以称为硅化铂镍层。随后通过湿蚀刻等来去除未反应的金属膜MM。图24图示在这一阶段中的横截面图。在去除未反应的金属膜MM之后，也可以进一步应用热处理。

如以上描述的那样，通过应用所谓自对准硅化物过程，向n⁺型半导体区域SD1、SD2和SD3的上部分形成金属硅化物层SL1，由此可以降低源极和漏极的电阻。通过使用自对准硅化物过程，可以分别在n⁺型半导体区域SD1、SD2和SD3之上自对准形成金属硅化物层SL1。另外看可以在n⁺型半导体区域SD1、SD2和SD3的基本上完全上表面中的每个上表面之上形成金属硅化物层SL1。

即使在形成金属膜MM时，金属膜MM仍然未与控制栅极电极CG、存储器栅极电极MG和栅极电极DG接触，并且与金属硅化物层SL对应的那些部分未形成于控制栅极电极CG、存储器栅极电极MG和栅极电极DG之上。因而在步骤S22，尽管在n⁺型半导体区域SD1、SD2和SD3之上形成金属硅化物层SL1，但是未在控制栅极电极CG、存储器栅极电极MG和栅极电极DG之上形成金属硅化物层SL1。

也就是说，已经在控制栅极电极CG之上形成冠绝缘膜CP1，并且已经在控制栅极CG与金属膜MM之间穿插冠绝缘膜CP2。因而即使在形成金属膜MM时，控制栅极电极CG和金属膜MM未相互接触。因而即使在应用热处理时，控制栅极电极CG未与金属膜MM反应，并且未在控制栅极电极CG之上形成金属硅化物层SL1。

另外已经在栅极电极DG之上形成冠绝缘膜CP2，并且已经在栅极电极DG与金属膜MM之间穿插冠绝缘膜CP2。因而即使在形成金属膜MM时，栅极电极DG和金属膜MM仍然尚未相互接触。因而即使在应用热处理时，栅极的电极DG仍然未与金属膜MM反应，并且未在栅极电极DG之上形成金属硅化物层SL1。

另外已经在存储器栅极电极MG之上形成侧壁间隔物SW，并且已经在存储器栅极电极MG与金属膜MM之间穿插侧壁间隔物SW。因而即使在形成金属膜MM时，存储器栅极电极MG和金属膜MM仍然尚未相互接触。因而即使在应用热处理时，存储器栅极电极MC仍然未与金属膜MM反应，并且未在存储器栅极电极MG之上形成金属硅化物层SL1。

然后如图25中所示，在半导体衬底SB的主表面之上形成(沉积)绝缘膜IL4作为层间绝缘膜以便覆盖层叠图案LM1、存储器栅极电极MG、层叠图案LM2和侧壁间隔物SW(图3中的步骤S23)。

绝缘膜IL4包括氧化硅膜的单层膜、氮化硅膜和在氮化硅膜之上形成的比氮化硅膜的厚度更大厚度的氧化硅膜的层叠膜等并且可以通过使用CVD等来形成。

然后通过CMP等抛光绝缘膜IL4的上表面(图3中的步骤S24)。如图26中所示，通过在步骤S24的暴露步骤来暴露控制栅极电极CG、存储器栅极电极MG和栅极电极DG的上表面中的每个上表面。也就是说，在步骤S24的抛光步骤中，抛光绝缘膜IL4直至暴露控制栅极电极CG、存储器栅极电极MG和栅极电极DG的上表面。

在步骤S23形成绝缘膜IL4的阶段中，有时在绝缘膜IL4的上表面形成不均匀或者台阶，该不均匀或者台阶反应层叠图案LM1、存储器栅极电极MG、层叠图案LM2、侧壁间隔物W等。然而在步骤S24的抛光步骤之后，平坦化绝缘膜IL4的上表面。

在其中在控制栅极电极CG之上形成冠绝缘膜CP1、在存储器栅极电极MG之上形成侧壁间隔物SW并且在栅极电极DG之上形成冠绝缘膜CP2的状态中在步骤S23形成绝缘膜IL4之后，执行在步骤S24的抛光步骤。因而在步骤S24的抛光步骤中，首先抛光绝缘膜IL4直至如图27中所示暴露冠绝缘膜CP1和CP2的上表面。然后进一步执行抛光以如图26中所示暴露控制栅极电极CG、存储器栅极电极MG和栅极电极DG的上表面。在暴露冠绝缘膜CP1和CP2的上表面之后的抛光(也就是从图27的结构抛光成图26的结构)中，不仅抛光绝缘膜IL4而且抛光在控制栅极电极CG之上的冠绝缘膜CP1、在栅极电极DG之上的冠绝缘膜CG2和在存储器栅极电极MG之上的侧壁间隔物SW。

因而可以将在步骤S24的抛光步骤划分成第一抛光步骤和第二抛光步骤，向绝缘膜IL4应用该第一抛光步骤直至暴露冠绝缘膜CP1和CP2的上表面，并且从其中暴露冠绝缘膜CP1和CP2的上表面的状态到其中暴露控制栅极电极CG、存储器栅极电极MG和栅极电极DG的上表面的状态应用该第二抛光步骤。在这一情况下，可以在第一破光步骤与第二抛光步骤之间改变抛光条件(例如用于抛光的浆)。第一抛光步骤对应于直至获得图27中的结构为止的抛光步骤，并且第二抛光步骤对应于从其中获得图27中的结构的状态到其中获得图26中的结构的状态的抛光步骤。

例如在第一抛光步骤中，通过使用如下条件来抛光绝缘膜IL1，该条件为绝缘膜IL4的抛光速率高于冠绝缘膜CP1和CP2的抛光速率，其中冠绝缘膜CP1和CP2可以作为抛光停止器工作。在第二抛光步骤中，通过例如使用如下抛光条件来抛光绝缘膜IL4、冠绝缘膜CP1和CP2以及侧壁间隔物SW，该抛光条件是用于冠绝缘膜CP1和CP2的抛光速率高于第一抛光步骤的抛光速率，由此可以暴露控制栅极电极CG、存储器栅极电极MG和栅极电极DG的上表面。

在这一实施例中，尚未如以上描述的那样在控制栅极电极CG、存储器栅极电极MG和栅极电极DG的表面之上形成金属硅化物SL1。因而尽管在步骤S24的抛光步骤中暴露控制栅极电极CG、存储器栅极电极MG和栅极电极DG，但是可以在这一步骤中节省金属硅化物层SL1的抛光。

另外，在其它配置中，可以通过组合干蚀刻或者湿蚀刻与抛光处理、比如CMP来执行在步骤S24的抛光步骤。

然后如图28中所示，在半导体衬底SB之上形成绝缘膜IL5(图3中的步骤S25)。

绝缘膜IL5例如包括氮化硅膜并且可以通过使用CVD等来形成。由于在半导体衬底SB的整个主表面之上形成绝缘膜IL5，所以在绝缘膜IL4之上形成绝缘膜IL5以便覆盖控制栅极电极CG、存储器栅极电极MG和栅极电极DG。

然后通过使用光刻在半导体衬底SB之上、也就是在绝缘膜IL5之上形成光阻剂碳PR2作为抗蚀剂图案(图3中的步骤S26)。

形成光阻剂图案PR2以便在平面图中覆盖整个存储器区域1A并且暴露外围电路区域1B中的栅极电极DG。

然后通过使用光阻剂图案PR2作为蚀刻掩模来蚀刻绝缘膜IL5(图3中的步骤S27)。

通过在步骤S27的蚀刻步骤，提供蚀刻来去除绝缘膜IL5的未被光阻剂图案PR2覆盖的部分，并且绝缘膜IL5的被光阻剂图案PR2覆盖的部分保留未蚀刻。因此将绝缘膜IL5图案化成与光阻剂图案PR2相同的图案。在步骤S27的蚀刻之后的绝缘膜IL5带有标号IL5a并且称为绝缘膜IL5a。绝缘膜IL5a具有与光阻剂图案PR2相同的图案。也就是说，绝缘膜IL5a具有覆盖整个存储器单元区域1A并且暴露外围电路区域1B中的栅极电极DG这样的图案(平面形状)。在步骤S27之后的蚀刻步骤之后，去除光阻剂图案PR2。在图29中图示这一状态。对于在步骤S27的蚀刻，可以使用干蚀刻或者湿蚀刻。

通过在步骤S24的抛光步骤，已经暴露控制栅极电极CG、存储器栅极电极MG和栅极电极DG。在通过步骤S25、S26和S27形成绝缘膜IL5a时，栅极电极DG的上表面被暴露从而未被绝缘膜IL5a覆盖，而控制栅极电极CG和存储器栅极电极MG未被暴露从而被绝缘膜IL5a覆盖。步骤S25、S26和S27也可以视为形成绝缘膜IL5a的步骤，该绝缘膜覆盖存储器栅极电极MG的上表面和控制栅极电极CG的上表面并且暴露栅极电极DG的上表面。

然后如图30中所示，通过蚀刻来去除栅极电极DG(图3中的步骤S28)。对于在步骤S28的蚀刻，可以使用干蚀刻、湿蚀刻或者它们的组合。

由于已经在步骤S28去除栅极电极DG，所以形成沟槽(空腔或者缺口)TR1。沟槽TR1是通过去除与其中存在栅极电极DG直至去除栅极电极DG的区域对应的栅极电极DG而形成的区域。沟槽TR1的底部(底表面)由绝缘膜GI的上表面限定，并且沟槽TR1的侧壁(侧表面)由侧壁间隔物SW的侧表面(侧表面与栅极电极DG接触直至去除栅极电极DG)限定。

在步骤S28的栅极电极DG的蚀刻步骤中，优选地在如下条件之下执行蚀刻，该条件为与栅极电极DG比较更少蚀刻绝缘膜IL5a、绝缘膜IL4、绝缘膜GI和侧壁间隔物SW。也就是说，优选地在如下条件之下执行蚀刻，该条件为绝缘膜IL5a、绝缘膜IL4、绝缘膜GI和侧壁间隔物SW的蚀刻速率低于栅极电极DG的蚀刻速率。因此可以有选择地蚀刻栅极电极DG。由于绝缘膜IL5a覆盖整个存储器单元区域1A并且因而覆盖存储器栅极电极MG和控制栅极电极CG，所以在步骤S28未蚀刻存储器栅极电极MG和控制栅极电极CG。

在这一实施例中，在步骤S27蚀刻绝缘膜IL5之后，去除光阻剂图案PR2，然后在步骤S28通过蚀刻来去除栅极电极DG。在其它配置中，在步骤S27蚀刻绝缘膜IL5之后，也可以在步骤S28通过蚀刻来去除栅极电极DG而未去除光阻剂图案PR2，然后可以去除光阻剂图案PR2。在又一配置中，也有可能节省步骤S25和S27、在步骤S28使用光阻剂图案PR2作为蚀刻掩模通过蚀刻来去除栅极电极DG、然后去除光阻剂图案PR2。在这一情况下，由于栅极电极DG未被光阻剂图案PR2覆盖，所以通过蚀刻来去除它。然而由于存储器栅极MG和控制栅极CG被光阻剂图案PR2覆盖并且未被暴露，所以未蚀刻它们。

然后如图31中所示，在半导体衬底SB之上、也就是包括绝缘膜IL4之上、包括沟槽TR1的内部(底壁和侧壁)形成绝缘膜HK(图3中的步骤S29)。然后如图32中所示，在半导体衬底SB之上、也就是在绝缘膜HK之上形成金属膜ME作为传导膜以便填充沟槽TR1的内部(图3中的步骤S30)。

在沟槽TR1中，尽管在步骤S29在沟槽TR1的底部部分(底部)和侧壁(侧表面)之上形成绝缘膜HK，但是沟槽TR1的内部未被绝缘膜HK完全填充，而在步骤S30中通过形成金属膜ME用绝缘膜HK和金属膜ME完全填充沟槽TR1。

绝缘膜HK是用作栅极绝缘膜的绝缘膜，并且金属膜ME是用作栅极电极的传导膜。具体而言，绝缘膜HK是作为在外围电路区域1B中形成的MISFET的栅极绝缘膜使用的绝缘膜，并且金属膜ME是用于将在外围电路区域1B中形成的MISFET的栅极电极的传导膜。

绝缘膜HK是包括绝缘材料的膜，该绝缘材料具有比氮化硅的介电常数更高的介电常数(具体介电常数)，该膜是所谓高k膜(高介电膜)。在本说明书中，在引用高k膜、高介电膜和高介电栅极绝缘膜时，它们意味着具有比氮化硅的介电常数更高的介电常数(具体介电常数)的膜。

作为绝缘膜HK，可以使用金属氧化物膜、比如氧化铪膜、氧化铪欧默、氧化铝膜、氧化钽膜或者氧化镧膜。另外，金属氧化物膜还可以包含氮(N)和硅(Si)之一或者二者。可以例如通过ALD(原子层沉积)方法或者CVD方法形成绝缘膜HK。在高介电膜(在这一实施例中为绝缘膜HK)用于栅极绝缘膜时，由于与使用氧化硅膜的情况比较可以更多增加栅极绝缘膜的物理厚度，所以可以获得能够减少漏电流的优点。

作为金属膜ME，可以使用材料膜、比如氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、氮化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化碳(TaCN)膜、钛(Ti)膜、碳(Ta)膜、氯化钛(TiAl)膜或者铝(Al)膜。这里引用的金属膜意味着表现金属传导性的传导膜并且不仅包括元素金属膜(纯金属膜)或者合金膜而且包括表现金属传导性的金属化合物膜(金属氮化物膜、金属碳化物膜等)。因而金属膜ME是表现金属传导性的传导膜，该传导膜未仅限于元素金属膜(纯金属膜)或者合金膜、但是也可以是表现金属传导性的金属化合物膜(金属氮化物膜、金属碳化物膜等)。另外，金属膜ME也可以是层叠膜(包括多个层叠的膜的层叠膜)，其中层叠膜的最下层是金属膜(表现金属传导性的传导膜)。另外，层叠膜也可以是包括多个金属膜(表现金属传导性的传导膜)的层叠膜。可以例如通过使用溅射来形成金属膜ME。

图32图示如下情况，在该情况下，金属膜ME是作为金属膜ME的优选示例的层叠膜，该层叠膜包括氯化钛(TiAl)膜ME1和在氯化钛膜ME1之上的铝(Al)膜ME2。在步骤S30，在首先在绝缘膜HK之上形成氯化钛膜ME1之后，在氯化钛膜ME1之上形成铝膜ME2以便填充沟槽TR1的内部。在这一情况下，铝膜ME2的厚度优选地大于氯化钛膜ME1的厚度。由于铝膜ME2具有低电阻，所以可以降低随后将形成的栅极电极GE的电阻。具有随后将来形成的栅极电极GE的MISFET的阈值电压可以由在如下部分的材料的功函数控制，该部分与栅极电极GE中的栅极绝缘膜(在这一情况下为氯化钛膜ME1)接触。另外，从提高粘合性的观点来看，也可以在氯化钛膜ME1与铝膜ME2之间穿插钛(Ti)膜、氮化钛(TiN)膜或者它们的层叠膜。在这一情况下，在形成氯化钛膜ME1之后，在氯化钛膜ME1上形成钛膜、氮化钛膜或者它们的层叠膜，然后在其上形成铝膜ME2。

然后如图33中所示，在沟槽TR1中填充绝缘膜HK和金属膜ME而通过CMP等去除在沟槽TR1以外的不必要金属膜ME和绝缘膜HK(图4中的步骤S31)。

也就是说，在步骤S31去除在沟槽TR1以外的金属膜ME和绝缘膜HK而留下沟槽TR1中的绝缘膜HK和金属膜ME。因此在沟槽TR1中留下和填充绝缘膜HK和金属膜ME。另外，在步骤S31，优选地通过抛光处理、比如CMP抛光金属膜ME和绝缘膜HK来去除在沟槽TR1以外的金属膜ME和绝缘膜HK。

在沟槽TR1中填充的金属膜ME形成MISFET的栅极电极GE，并且在沟槽TR1中填充的绝缘膜HK作为MISFET的栅极绝缘膜工作。

在这一实施例中，栅极电极DG被去除并且替换为栅极电极GE，并且栅极电极GE用作外围电路区域1B中的MISFET的栅极电极。因而栅极电极DG是虚栅极电极(伪栅极电极)并且可以视为替换栅极电极或者取代栅极电极，并且栅极电极GE可以视为沟槽MISFET的栅极电极。

另外由于通过使用金属膜ME来形成栅极电极GE，所以可以形成栅极电极GE为金属栅极电极。由于形成栅极电极GE为金属栅极电极，所以可以获得能够抑制栅极电极GE中的耗尽现象并且消除寄生电容的优点。另外，这也提供能够减少MISFET器件的尺寸(减少栅极绝缘膜厚度)的优点。

在沟槽TR1的底部(底面)之上和侧壁上形成绝缘膜HK，并且栅极电极GE在底部(底面)和侧壁(侧表面)与绝缘膜HK相邻。在栅极电极GE与半导体衬底SB(p型井PW2)之间穿插绝缘膜GI和绝缘膜HK，并且在栅极电极GE与侧壁间隔物SW之间穿插绝缘膜HK。恰在栅极电极GE以下的绝缘膜GI和HK作为MISFET的栅极绝缘膜工作，并且由于绝缘膜HK是高介电膜，所以绝缘膜作为高介电栅极绝缘膜工作。

另外，在已经形成绝缘膜IL5a时，也可以在步骤S31通过CMP等的抛光来去除绝缘膜IL5a。因而在执行步骤S31时，由于从在存储器栅极电极MG和控制栅极电极CG之上的部分去除金属膜ME和绝缘膜HK，所以也去除绝缘膜IL5a，并且暴露存储器栅极电极MG的上表面和控制栅极电极CG的上表面。

因而在执行步骤S31时，在沟槽TR1中填充栅极电极GE，并且在外围电路区域1B中暴露栅极电极GE的上表面。在存储器单元区域1A中暴露存储器栅极电极MG的上表面和控制栅极电极CG的上表面。

另外，在这一实施例中，已经对如下情况进行描述，该情况为在步骤S28蚀刻栅极电极DG、然后在步骤S29形成绝缘膜HK而未在沟槽TR1的底部去除绝缘膜GI。在这一情况下，在外围电路区域1B中在绝缘膜HK与的半导体衬底SB(p型井PW2)之间穿插绝缘膜GI作为界面层(界面)。对于作为界面层的绝缘膜GI，优选氧化硅膜或者氮氧化硅膜。

在其它配置中，也有可能在步骤S28蚀刻栅极电极DG、然后在步骤S29形成绝缘膜HK之前在沟槽TR1的底部去除绝缘膜GI。在这一情况下，更优选在沟槽TR1的底部去除绝缘膜GI、然后在沟槽TR1的底部保留的半导体衬底SB(p型井PW2)的表面形成包括氧化硅膜或者氮氧化硅膜的界面层、然后在步骤S29形成绝缘膜HK。因此在外围电路区域1B中在绝缘膜HK与半导体衬底SB(p型井PW2)之间穿插包括氧化硅膜或者氮氧化硅膜的界面层(p型井PW2)(界面)。

在未在外围电路区域1B中的半导体衬底SB的表面(硅表面)上直接形成作为高介电膜的绝缘膜HK、但是在外围电路区域1B中在绝缘膜HK与半导体衬底SB(p型井PW2)之间的界面提供包括薄氧化硅或者氮氧化硅膜的界面层时，可以获得以下优点也就是说，可以通过在栅极绝缘膜与半导体衬底(其硅表面)之间的界面提供SiO2/Si(或者SiON/Si)结构来提高在外围电路区域1B中形成的MISFET的驱动性能或者可靠性、由此减少缺陷、比如俘获电平的数目。

然后如图34中所示，在半导体衬底SB之上形成绝缘膜IL6(图4中的步骤S32)。

绝缘膜IL6例如包括氧化硅膜并且可以通过CVD等来形成。由于在半导体衬底SB的整个主表面之上形成绝缘膜IL6，所以在绝缘膜IL4之上形成它以便覆盖控制栅极电极CG、存储器栅极电极MG和栅极电极GE。

然后通过光刻在半导体衬底SB之上、也就是在绝缘膜IL6之上形成光阻剂图案PR3作为抗蚀剂图案(图4中的步骤S33)。

光阻剂图案PR3具有在平面图中覆盖整个外围电路区域1B并且暴露存储器单元区域1A中的存储器栅极电极MG和控制栅极电极CG这样的图案(平面形状)。

然后通过使用光阻剂图案PR3作为蚀刻掩模来蚀刻绝缘膜IL6(图4中的步骤S34)。

通过在步骤S34的蚀刻步骤，通过蚀刻来去除绝缘膜IL6的未被光阻剂图案PR3覆盖的部分，而绝缘膜IL6的被光阻剂图案PR3覆盖的部分保留未蚀刻。因此在与光阻剂图案PR3相同的图案中图案化绝缘膜IL6。在步骤S34的蚀刻之后的绝缘膜IL6带有标号IL6a并且称为绝缘膜IL6a。绝缘膜IL6a具有与光阻剂图案PR3相同的图案。也就是说，绝缘膜IL6a具有覆盖整个外围电路区域1B并且暴露存储器单元区域1A中的存储器栅极电极MG和控制栅极电极CG这样的图案(平面形状)。因而在步骤S34执行蚀刻步骤时，存储器栅极电极MG的上表面和控制栅极电极CG的上表面被暴露而未被绝缘膜IL6a覆盖，并且栅极电极GE未被暴露从而由绝缘膜IL6a覆盖。对于在步骤S34的蚀刻，可以使用干蚀刻或者湿蚀刻而更优选地使用湿蚀刻。在步骤S34的蚀刻步骤之后，去除光阻剂图案PR3。在图35中图示这一点。

在其中完成步骤S31的阶段，暴露在沟槽TR1中填充的栅极电极GE的上表面。在步骤S32形成绝缘膜IL6时，由于栅极电极GE由绝缘膜IL6覆盖，所以未更多暴露它并且也在步骤S34完成蚀刻之后的阶段中维持状态。在另一方面，在执行步骤S31时，暴露存储器栅极电极MG的上表面和控制栅极电极CG的上表面。在步骤S32形成绝缘膜IL6时，由于栅极电极GE由绝缘膜IL6覆盖，所以未更多暴露它。在步骤S34的蚀刻步骤中，在图案化绝缘膜IL6时，存储器栅极电极MG和控制栅极电极CG在暴露的状态中而未被绝缘膜IL6a覆盖。也就是说，在其中在步骤S34执行蚀刻步骤的状态中，栅极电极GE未被暴露从而由绝缘膜IL6a覆盖，而存储器栅极电极MG的上表面和控制栅极电极CG的上表面在暴露的状态中而未被绝缘膜IL6a覆盖。

然后如图26中所示，通过蚀刻来去除存储器栅极电极MG和控制栅极电极CG的上层部分中的每个上层部分(图4中的步骤S35)。

由于在其中存储器栅极电极MG和控制栅极电极CG被暴露而未被绝缘膜IL6a覆盖的状态中执行在步骤S35的蚀刻步骤，所以可以蚀刻存储器栅极电极MG和控制栅极电极CG。

然而在步骤S35的蚀刻步骤中，未完全去除存储器栅极电极MG，但是部分去除存储器栅极电极MG的上部分(上层部分)。另外，在步骤S35的蚀刻步骤中，未完全去除控制栅极电极CG，但是部分去除存储器栅极电极MG的上部分(上层部分)。这可以通过控制蚀刻时间等以便在仅蚀刻用于存储器栅极电极MG和控制栅极电极CG中的每个栅极电极的高度的部分这样的程度上调整蚀刻数量来得到。通过执行步骤S35，可以降低控制栅极电极CG和存储器栅极电极MG的高度。

在步骤S35的蚀刻步骤中，优选地在如下条件之下执行蚀刻，该条件为与存储器栅极电极MG和控制栅极电极CG比较更少蚀刻绝缘膜IL6a、绝缘膜IL4、侧壁间隔物SW和绝缘膜MZ。也就是说，优选地在如下条件之下执行蚀刻，该条件为与存储器栅极电极MG和控制栅极电极CG的蚀刻速率比较降低绝缘膜IL6a、绝缘膜IL4、侧壁间隔物SW和绝缘膜MZ的蚀刻速率。因此可以有选择地蚀刻存储器栅极电极MG和控制栅极电极CG。对于在步骤S35的蚀刻步骤，优选湿蚀刻。由于绝缘膜IL6a覆盖整个外围电路区域1B，所以绝缘膜IL6覆盖栅极电极GE并且未蚀刻栅极电极GE。

由于在步骤S35的蚀刻步骤中去除控制栅极电极CG的上部分，所以形成沟槽(凹陷或者缺口)TR2，并且由于去除存储器栅极MG的上部分，所以形成沟槽(凹陷或者缺口)。

沟槽TR2是通过去除与其中存在控制栅极电极CG直至去除控制栅极电极CG的部分(上部分)的区域对应的控制栅极电极CG的上部分而形成的区域。沟槽TR3是通过去除与其中存在存储器栅极电极MG直至去除存储器栅极电极MG的部分(上部分)的区域对应的存储器栅极电极MG的上部分而形成的区域。

沟槽TR2的底部(底面)由控制栅极电极CG的上表面限定，并且沟槽TR2的侧壁(侧表面)由侧壁间隔物SW的侧表面(在去除控制栅极电极CG之前与控制栅极电极CG接触的侧表面)和绝缘膜MZ限定。另外，TR3的底部(底面)由于存储器栅极电极MG的上表面限定，并且沟槽TR3的侧壁(侧表面)由侧壁间隔物SW的侧表面(在去除存储器栅极电极MG之前与存储器栅极电极MG接触的侧表面)和绝缘膜MZ限定。

绝缘膜MZ对于两个区域延伸，这两个区域也就是在存储器栅极电极MG与半导体衬底(p型井PW1)之间的区域和在存储器栅极电极MG与控制栅极电极CG之间的区域。在这一状态中，执行在步骤S35的蚀刻步骤以去除存储器栅极电极MG和控制栅极电极CG的上层部分中的每个上层部分。因而在步骤S35执行蚀刻步骤时，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的上部分从存储器栅极电极MG的上表面和控制栅极电极CG的上表面突出(凸出)。也就是说，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的上部分从存储器栅极电极MG的上表面和控制栅极电极CG的上表面向上(在从半导体衬底SB的主表面离开的方向上)突出。也就是说，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的顶部(最上部分)的高度位置高于存储器栅极电极MG的上表面和控制栅极电极CG的上表面。高度在被引用时意味着在与半导体衬底SB的主表面基本上垂直的方向上的高度。

在这一实施例中已经描述如下情况，在该情况下，在步骤S34通过使用光阻剂图案PR3作为蚀刻掩模蚀刻成绝缘膜IL6a来图案化绝缘膜IL6之后，去除光阻剂图案PR3，然后在步骤S35蚀刻存储器栅极电极MG和控制栅极电极CG以形成沟槽TR2和TR3。

在其它配置中，在步骤S34通过使用光阻剂图案PR3作为蚀刻掩模蚀刻图案化绝缘膜IL6来形成绝缘膜IL6a之后，可以在步骤S35蚀刻存储器栅极电极MG和控制栅极电极CG以形成沟槽TR2和TR3而未去除光阻剂图案PR3，然后可以去除光阻剂图案PR3。然而更优选通过如在这一实施例中在去除光阻剂图案PR3之后在步骤S35使用绝缘膜IL6a作为蚀刻掩模蚀刻存储器栅极电极MG和控制栅极电极CG来形成沟槽TR2和TR3，因为湿蚀刻可以容易用于在步骤S35的蚀刻并且可以容易有效执行步骤S35。

另外，湿蚀刻优选用于在步骤S35的蚀刻，从而在存储器栅极电极MG与控制栅极电极CG之间的绝缘膜MZ遭受在步骤S35的蚀刻尽可能少的更少损坏。如果损坏在存储器栅极电极MG与控制栅极电极CG之间的绝缘膜MZ，则可以在存储器栅极电极MG与控制栅极电极CG之间可能生成漏电流。恰好相反，在这一实施例中，可以通过将湿蚀刻用于在步骤S35的蚀刻来抑制或者防止对在存储器栅极电极MG与控制栅极电极CG之间的绝缘膜MZ引起的损坏。因而可以提高非易失性存储器的可靠性。另外可以提高具有非易失性存储器的半导体器件的性能。

然后在存储器栅极电极MG与控制栅极电极CG之上形成金属硅化物层SL2(图4中的步骤S36)。如以下描述的那样形成金属硅化物层SL2。

首先如图37中所示，在半导体衬底SB之上、也就是在绝缘膜IL4和IL6a之上、包括沟槽TR2和TR3的内部(在底部和侧壁上)形成(沉积)金属膜MF。金属膜MF可以是元素金属膜(纯金属膜)或者合金膜并且优选地包括钴(Co)膜、镍(Ni)膜或者镍-铂合金膜(添加铂的镍膜)而特别地优选镍(Ni)膜。可以通过使用溅射等来形成金属膜MF。

由于在半导体衬底SB的整个主表面之上形成金属膜MF，所以也在存储器栅极电极MG和控制栅极电极CG的上表面(表面)之上形成金属膜MF。因而在形成金属膜MF时，存储器栅极电极MG的上表面(表面)和控制栅极电极CG的上表面(表面)与金属膜MF接触。在另一方面，在外围电路区域1B中，由于在绝缘膜IL6a之上形成金属膜MF，所以在形成金属膜MF时，栅极电极GE未与金属膜MF接触，并且在栅极电极GE与金属膜MF之间穿插绝缘膜IL6a。

然后通过向半导体衬底SB应用热处理，存储器栅极电极MG和控制栅极电极CG的上层部分(表面层部分)中的每个上层部分(表面层部分)与存储器膜MF反应。因此如图38中所示，分别在存储器栅极电极MG和控制栅极电极CG的上部分(上表面、表面、上层部分)中的每个上部分(上表面、表面、上层部分)之上形成金属硅化物层SL2。优选地，金属硅化物层SL2可以例如是硅化钴层(在金属膜MF是钴膜时)、硅化镍层(在金属膜MF是镍膜时)或者添加铂的硅化镍层(在金属膜MF是镍-铂合金膜时)。然后通过湿蚀刻等来去除未反应的金属膜MF。图38图示在这一阶段中的横截面图。另外，在去除未反应的金属膜MF之后，也可以进一步应用热处理。另外，未在栅极电极GE之上形成金属硅化物层SL2。

如以上描述的那样，通过所谓硅化物过程在存储器栅极电极MG和控制栅极电极CG的上部分之上形成金属硅化物层SL2，由此可以减少存储器栅极电极MG和控制栅极电极CG的电阻。通过使用自对准硅化物过程，可以分别在存储器栅极电极MG和控制栅极电极CG之上自对准形成金属硅化物层SL2。另外可以在存储器栅极电极MG和控制栅极电极CG中的每个栅极电极的整个上表面之上依次形成金属硅化物层SL2。

由于在其中暴露存储器栅极电极MG和控制栅极电极CG的上表面的状态中形成金属膜MF，存储器栅极电极MG的上表面和控制栅极电极CG的上表面与金属膜MF接触，并且在这一状态中应用热处理，所以存储器栅极电极MG和控制栅极电极CG中的每个栅极电极的上层部分(表面层部分)和金属膜MF可以反应以形成金属硅化物层SL2。因而分别在存储器栅极电极MG之上和在控制栅极电极CG之上形成金属硅化物层SL2。分离并且未连接在存储器栅极电极MG之上的金属硅化物层SL2和在控制栅极电极CG之上的金属硅化物层SL2。由于在存储器栅极电极MG与控制栅极电极CG之间穿插金属绝缘膜MZ并且未在绝缘膜MZ之上形成金属硅化物层SL2，所以分离在存储器栅极电极MG之上的金属硅化物层SL2和在控制栅极电极CG之上的金属硅化物层SL2。

另外由于栅极电极GE由绝缘膜IL6a覆盖，所以在形成金属膜MF时，栅极电极GE未与金属膜MF接触并且在栅极电极GE与金属膜MF之间穿插绝缘膜IL6a。因而即使在形成金属膜MF之后应用热处理时，栅极电极GE和金属膜MF未反应，从而可以防止与金属膜MF反应所引起的栅极电极GE变性。未在栅极电极GE之上形成金属硅化物层SL2。然而由于栅极电极GE是金属栅极电极，所以不必在栅极电极GE之上形成金属硅化物层SL2用于减少电阻。

在这一实施例中，在步骤S35的蚀刻步骤中去除存储器栅极电极MG和控制栅极电极CG中的每个栅极电极的上层部分之后，在步骤S36在存储器栅极电极MG和控制栅极电极CG之上形成金属硅化物层SL2。

在其它配置中，也有可能节省在步骤S35的蚀刻步骤并且在步骤S36在存储器栅极电极MG和控制栅极电极CG之上形成金属硅化物层SL2。也在这一情况下，由于在如下状态中形成金属膜MF，在该状态中暴露存储器栅极电极MG的上表面和控制栅极电极CG的上表面，存储器栅极电极MG的上表面和控制栅极电极CG的上表面与金属膜MF接触，并且在这一状态中应用热处理，所以存储器栅极电极MG和控制栅极电极CG中的每个栅极电极的上层部分(表面层部分)和金属膜MF可以反应以形成金属硅化物层SL2。因此分别在存储器栅极电极MG之上和在控制栅极电极CG之上形成金属硅化物层SL2。

然而从尽可能防止在存储器栅极电极MG之上的金属硅化物层SL2与在控制栅极电极CG之上的金属硅化物层SL2之间的接触这样的观点来看，更优选未节省步骤S35、但是执行在步骤S35的蚀刻步骤、然后在步骤S36形成金属硅化物层SL2。

因此有可能获得如下结构，在该结构中，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的上部分从在存储器栅极电极MG之上的金属硅化物层SL2和在控制栅极电极CG之上的金属硅化物层SL2突出(凸出)。也就是说，有可能获得如下结构，在该结构中，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的部分从在存储器栅极电极MG之上的金属硅化物层SL2的上表面和从在控制栅极电极CG之上的金属硅化物层SL2的上表面向上(在从半导体衬底SB的主表面离开的方向上)突出。也就是说，有可能获得如下结构，在该结构中，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的顶部(最上部分)的高度位置高于在存储器栅极电极MG之上的金属硅化物层SL2的上表面和在控制栅极电极CG之上的金属栅极电极SL2的上表面。因此可以更有效防止在存储器栅极电极MG之上的金属硅化物层SL2与在控制栅极电极CG之上的金属硅化物层SL2之间的接触或者连接所引起的短路。高度在被引用时意味着在与半导体衬底SB的主表面基本上垂直的方向上的高度。

然后如图39中所示，在半导体衬底SB的整个主表面之上形成绝缘膜(层间绝缘膜)IL7(图4中的步骤S37)。

在绝缘膜IL6之上在其中形成绝缘膜IL6a的区域中(例如在外围电路区域1B中)形成并且主要在绝缘膜IL4之上在其中未形成绝缘膜IL6a的区域中形成绝缘膜IL7。另外形成绝缘膜IL7以便覆盖在存储器栅极电极MG之上的金属硅化物层SL2和在控制栅极电极CG之上的金属硅化物层SL2。对于绝缘膜IL7，可以例如使用主要包括氧化硅的氧化硅型绝缘膜。

在形成绝缘膜IL7之后，可以例如通过CMP抛光绝缘膜IL7的上表面来进一步平坦化绝缘膜IL7的上表面。

另外，在这一实施例中，形成绝缘膜IL7而未去除绝缘膜IL6a。因此可以减少半导体器件的制造步骤数目。在其它配置中，在步骤S36形成金属硅化物层SL2之后，也可以在去除绝缘膜IL6a之后在步骤S37形成绝缘膜IL7。

然后使用在绝缘膜IL7之上形成的光阻剂图案(未图示)作为蚀刻掩模通过光刻来干蚀刻绝缘膜IL7、IL6a和IL4、由此如图40中所示在绝缘膜IL7、IL6a和IL4中形成接触孔CT(穿孔或者通孔)(图4中的步骤S38)。

在其中形成绝缘膜IL6a的区域中(例如在外围电路区域1B中)，形成接触孔CT以便穿透绝缘膜IL7、绝缘膜IL6a和绝缘膜IL4的层叠膜。在其中未形成绝缘膜IL6a的区域中，形成接触孔CT以便传统绝缘膜IL7和绝缘膜IL4的层叠膜。另外对于在存储器栅极电极MG之上或者在控制栅极电极CG之上形成的接触孔CT，形成接触孔CT以便穿透绝缘膜IL7。另外对于在栅极电极GE之上形成的接触孔CT，形成接触孔CT以便穿透绝缘膜IL7和绝缘膜IL6a的层叠膜。

然后如图41中所示，在接触孔CT中形成包括钨(W)等的传导塞PG作为用于连接的导体部分(图4中的步骤S39)。

为了形成塞PG，在绝缘膜IL7之上、包括接触孔CT的内部(底部和侧壁)形成屏障导体膜(例如钛膜、氮化钛膜或者其层叠膜)。然后在屏障导体膜之上形成包括钨膜等的主要导体膜以便填充接触孔CT之后，可以通过CMP、回蚀等去除在接触孔CT以外的不必要主要导体膜和屏障导体膜来形成塞PG。为了简化附图，一体地示出沟槽塞PG的屏障导体膜和主要导体膜(钨膜)。

例如在n⁺型半导体区域SD1、SD2和SD3、控制栅极电极CG、存储器栅极电极MG、栅极电极GE等之上形成接触孔CT和在其中填充的塞PG。在接触孔CT的底部保留半导体衬底SB的主表面的部分、例如n⁺型半导体区域SD1、SD2和SD3(在其表面上的金属硅化物层SL1)、控制栅极电极CG的部分(在其表面上的金属硅化物层SL2)、存储器栅极电极MG的部分(在其表面上的金属硅化物层SL2)或者栅极电极GE的部分等。图41的横截面图图示如下横截面，在该横截面中，n⁺型半导体区域SD2和SD3的部分(在其表面之上的金属硅化物层SL1)在接触孔CT的底部被暴露并且与填充接触孔CT的塞PG电连接。

然后在其中填充塞PG的绝缘膜IL7之上形成作为在第一层的互连的互连(互连层)M1(图4中的步骤S40)。将对通过使用大马士革技术(在这一实施例中为单大马士革技术)来形成互连M1的情况给出描述。

首先如图42中所示，在其中掩埋塞PG的绝缘膜IL7之上形成绝缘膜IL8。绝缘膜IL8可以由包括多个绝缘膜的层叠膜形成。然后在通过使用光阻剂图案作为蚀刻掩模(未图示)在绝缘膜IL8的预定区域中形成互连沟槽(用于互连的沟槽)之后，在绝缘膜IL8、包括在互连沟槽的底部和侧壁之上的部分之上形成屏障导体膜(例如氮化钛膜、钽膜、氮化钽膜等)。然后通过CVD或者溅射在屏障导体膜之上形成铜种子层，并且通过使用电镀在种子层上形成铜镀层以用铜镀膜填充互连沟槽的内部。然后通过CMP去除在除了互连沟槽之外的区域中的主要导体膜(铜镀膜和种子层)和屏障导体膜以形成在第一层的互连M1、包括在沟槽的槽中作为主要导体材料填充的铜。为了简化附图，在图42中图示互连M为屏障导体膜、种子层和铜镀膜的集成层叠层。

互连M1通过塞PG电连接到的存储器晶体管的源极区域(n⁺型半导体区域SD1)、控制晶体管的漏极区域(n⁺型半导体区域SD2)、在外围电路区域1B中的MISFET的源极-漏极区域(n⁺型半导体区域SD3)、控制栅极电极CG、存储器栅极电极MG、栅极电极GE等。然后通过双大马士革方法等形成在第二层和在第二层之后的互连，但是这里未图示和描述它们。另外，可以不仅通过大马士革互连而且通过图案化用于例如作为钨互连或者铝互连的互连的导体膜来形成互连M1和在上层中的互连。

如以上描述的那样制造这一实施例的半导体器件。

<半导体器件的结构>

然后将参照图43和图44描述这一实施例的半导体器件中的非易失性存储器的存储器单元的结构。

图43是用于这一实施例的半导体器件的主要部分的片段横截面图，该横截面图图示用于非易失性存储器的存储器单元的主要部分的片段横截面图。图44是存储器单元的等效电路图。在图43中，为了简化附图，未在附图中图示图42中所示结构中的绝缘膜IL4、绝缘膜IL6a、绝缘膜IL7、接触孔CT、塞PG和互连M1。

如图43中所示，在半导体衬底SB之上形成包括存储器晶体管和控制晶体管的非易失性存储器的存储器单元MC。在实际半导体衬底SB中，在阵列中形成多个存储器单元MC，并且存储器单元区域中的每个存储器单元区域被(与器件隔离区域ST对应、但是未在图43中图示的)器件隔离区域从其它区域电隔离。

如图43和图44中所示，这一实施例的半导体器件中的非易失性存储器的存储器单元MC是拆分栅极型存储器单元，其中连接两个MISFET、也就是具有控制栅极电极CG的控制晶体管和具有存储器栅极电极MG的存储器晶体管。

具有包括电荷积累部分(电荷积累层)的栅极绝缘膜和存储器栅极电极MG的MISFET称为存储器晶体管，并且具有栅极绝缘膜和控制栅极电极CG的MISFET称为控制晶体管。

因而存储器栅极电极MG是存储器晶体管的栅极电极，并且控制栅极电极CG是控制晶体管的栅极电极，并且控制栅极电极CG和存储器栅极电极MG是形成非易失性存储器的存储器单元的栅极电极。

由于控制晶体管是用于选择存储器单元的晶体管，所以它可以视为选择晶体管。因而控制栅极电极CG也可以视为选择栅极电极。存储器单元晶体管是用于存储的晶体管。

将具体描述存储器单元MC的配置。

如图43中所示，非易失性存储器的存储器单元MC具有在半导体衬底SB的p型井PW1中形成的用于源极和漏极的n型半导体区域MS和MD、在半导体衬底SB(p型井PW1)之上形成的控制栅极电极CG以及在半导体衬底SB(p型井PW1)之上并且与控制栅极电极CG相邻形成的存储器栅极电极MG。然后非易失性存储器的存储器单元MC还具有在控制栅极电极CG与半导体衬底SB(p型井PW1)之间形成的绝缘膜(栅极绝缘膜)GI和在存储器栅极电极MG与半导体衬底SB(p型井PW1)之间形成的绝缘膜MZ。

控制栅极电极CG和存储器栅极电极MG沿着半导体衬底SB的主表面延伸并且在其中在它们的相反侧表面之间穿插绝缘膜MZ的状态中并排布置。控制栅极电极CG和存储器栅极电极MG的延伸方向与图43的附图纸的表面垂直。通过绝缘膜GI或者绝缘膜MZ在半导体区域MD与半导体区域MS之间在半导体衬底SB(p型井PW1)之上形成控制栅极电极CG和存储器栅极电极MG，其中存储器栅极电极MG处于半导体区域MS这一侧上，并且控制栅极电极CG处于半导体区域MD这一侧上。在半导体衬底SB之上通过绝缘膜GI形成控制栅极电极CG并且通过绝缘膜MZ形成存储器栅极电极MG。

控制栅极电极CG和存储器栅极电极MG相互相邻而在它们之间穿插绝缘膜MZ。绝缘膜MZ对于两个区域延伸，这两个区域也就是在存储器栅极电极MG与半导体衬底SB(p型井PW1)之间的区域和在存储器栅极电极MG与控制栅极电极CG之间的区域。

在控制栅极电极CG与半导体衬底SB(p型井PW1)之间形成的绝缘膜GI、也就是在控制栅极电极CG以下的绝缘膜GI作为控制晶体管的栅极绝缘膜工作。另外，在存储器栅极电极MG与半导体衬底SB(p型井PW1)之间的绝缘膜MZ、也就是在存储器栅极电极MG以下的绝缘膜作为存储器晶体管的栅极绝缘膜(在内部中具有电荷积累部分的栅极绝缘膜)工作。在存储器栅极电极MG与半导体衬底SB(p型井PW1)之间的绝缘膜MZ作为存储器晶体管的栅极绝缘膜工作。在存储器栅极电极MG与控制栅极电极CG之间的绝缘膜MZ作为用于相互绝缘(电隔离)存储器栅极电极MG和控制栅极电极CG的绝缘膜工作。

在绝缘膜MZ中，氮化硅膜MZ2是积累电荷并且作为电荷积累层(电荷积累部分)工作的绝缘膜。也就是说，氮化硅膜MZ2是在绝缘膜MZ中形成的俘获绝缘膜。因此绝缘膜MZ可以视为在内部中具有电荷积累部分的绝缘膜(在这一实施例中为氮化硅膜MZ2)。

处于氮化硅膜MZ2上方和以下的氧化硅膜MZ3和氧化硅膜MZ1可以作为电荷阻挡层或者电荷局限层工作。在存储器栅极电极MG与半导体衬底SB之间的绝缘膜MZ中，可以通过提供在氧化硅膜MZ3与氧化硅膜MZ1之间夹入氮化硅膜MZ2的结构在氮化硅膜MZ2中积累电荷。

半导体区域MS和半导体区域MD是用于源极和漏极的半导体区域。也就是说，半导体区域MS是作为源极区域或者漏极区域之一工作的半导体区域，并且半导体区域MD是作为源极区域或者漏极区域中的另一区域工作的半导体区域。在这一实施例中，半导体区域MS是作为源极区域工作的半导体区域，并且半导体区域MD是作为漏极区域工作的半导体区域。半导体区域MS和MD各自包括其中引入n型杂质的半导体区域并且分别具有LDD结构。也就是说，作为源极的半导体区域MS具有n^-型半导体区域EX1(延伸区域)和具有比n^-型半导体区域EX1更高的杂质浓度的n⁺型半导体区域SD1(源极区域)。另外，用于漏极的半导体区域MD具有n^-型半导体区域EX2(延伸区域)和具有比n^-型半导体区域EX2更高的杂质浓度的n⁺型半导体区域SD2(漏极区域)。

半导体区域MS是用于源极或者漏极并且在栅极的纵向方向(存储器栅极电极MG的纵向方向)上与存储器栅极电极MG相邻的位置在半导体衬底SB中形成的半导体区域。另外，半导体区域MD是用于源极或者漏极并且在栅极的纵向方向(控制栅极电极CG的的栅极的纵向方向)上与控制栅极电极CG相邻的位置在半导体衬底SB中形成的半导体区域。

向在存储器栅极电极MG和控制栅极电极CG的互不相邻的侧上的侧壁形成包括绝缘体(绝缘膜)的侧壁间隔物SW。

与存储器栅极电极MG自对准形成源极部分的n^-型半导体区域EX1，并且与在存储器栅极电极MG的侧壁上的侧壁间隔物SW自对准形成n⁺型半导体区域SD1。因此在制造的半导体器件中，在存储器栅极电极MG的侧壁上的侧壁间隔物SW以下形成在低浓度的n^-型半导体区域EX1，并且向在低浓度的n^-型半导体区域EX1以外形成在高浓度的n⁺型半导体区域SD1。因而形成在低浓度的n^-型半导体区域EX1以便与存储器晶体管的沟道区域相邻，并且形成在高浓度的n⁺型半导体区域SD1以便与在低浓度的n^-型半导体区域EX1相邻并且按照n^-型半导体区域EX1这样多从存储器晶体管的沟道区域间隔。

与控制栅极电极CG自对准形成用于漏极部分的n^-型半导体区域EX2，并且与在控制栅极电极CG的侧壁上的侧壁间隔物SW自对准形成n⁺型半导体区域SD2。因此在制造的半导体器件中，在控制栅极电极CG的侧壁上的侧壁间隔物SW以下形成在低浓度的n^-型半导体区域EX2，并且向在低浓度的n^-型半导体区域EX2以外形成在高浓度的n⁺型半导体区域SD2。因而形成在低浓度的n^-型半导体区域EX2以便与控制晶体管的沟道区域相邻，并且形成在高浓度的n⁺型半导体区域SD2以便与在低浓度的n^-型半导体区域EX2相邻按照n^-型半导体区域EX2这样多从控制晶体管的沟道区域间隔。

在存储器栅极电极MD以下的绝缘膜MZ以下形成存储器晶体管的沟道区域，而在控制栅极电极CG以下的绝缘膜GI以下形成控制晶体管的沟道区域。

通过自对准规划技术等在n⁺型半导体区域SD1、SD2和SD3之上、在存储器栅极电极MG之上以及在控制栅极电极CG之上形成金属硅化物层SL1。

在存储器栅极电极MG之上的金属硅化物SL2带有标号SL2m并且称为金属硅化物层SL2m，并且在控制栅极电极CG之上的金属硅化物层SL2带有标号SL2c并且称为金属硅化物层SL2c。

在这一实施例中，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的上部分从在存储器栅极电极MG之上的金属硅化物层SL2m和在控制栅极电极CG之上的金属硅化物层SL2c突出(凸出)。也就是说，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的上部分从在存储器栅极电极MG之上的金属硅化物层SL2的上表面和从在控制栅极电极CG之上的金属硅化物层SL2的上表面向上(在从半导体衬底SB的主表面离开的方向上)突出。

也就是说，绝缘膜MZ对于两个区域延伸，这两个区域是在存储器栅极电极MG与半导体衬底SB(p型井PW1)之间的区域和在存储器栅极电极MG与控制栅极电极CG之间的区域。然后，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的顶部(最上部分)的高度高于在存储器栅极电极MG之上的金属硅化物层SL2m的上表面并且高于在控制栅极电极CG之上的金属硅化物层SL2c的上表面。高度在被引用时意味着在与半导体衬底SB的主表面基本上垂直的方向上的高度。

在存储器栅极电极MG之上的金属硅化物层SL2m和在控制栅极CG之上的金属硅化物层SL2c未被连接并且未相互接触。如果在存储器栅极电极MG之上的金属硅化物层SL2m和在控制栅极电极CG之上的金属硅化物层SL2c相互接触，则存储器栅极电极MG和控制栅极电极CG短路，并且作为非易失性存储器的适当操作没有可能。因而重要的是在存储器栅极电极MG之上的金属硅化物层SL2m和在控制栅极电极CG之上的金属硅化物层SL2c未相互接触。

在这一实施例中，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的上部分从在存储器栅极电极MG之上的金属硅化物层SL2m和在控制栅极电极CG之上的金属硅化物层SL2c突出。因此，绝缘膜MZ可以有效防止在存储器栅极电极MG之上的金属硅化物层SL2m和在控制栅极电极CG之上的金属硅化物层SL2c相互接触。

如果在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的顶部(最上部分)的高度低于或者等于在存储器栅极电极MG之上的金属硅化物层SL2m的上表面或者在控制栅极电极CG之上的金属硅化物层SL2c的上表面，则金属硅化物层SL2m和金属硅化物层SL2c往往相互接触。这是因为形成在存储器栅极电极MG之上的金属硅化物层SL2m或者在控制栅极电极CG之上的金属硅化物层SL2c以便超过在存储器MG与控制栅极CG之间的绝缘膜MZ从而往往引起金属硅化物层SL2m和金属硅化物层SL2c相互接触的现象。

恰好相反，在绝缘膜MZ的上部分如在这一实施例中那样从金属硅化物层SL2m和SL2c突出(凸出)时，金属硅化物层SL2m和SL2c二者更少超越在存储器栅极电极MG与控制栅极电极CG之间的绝缘膜MZ。因而在存储栅极电极MG之上的金属硅化物层SL2m和在控制栅极电极MG之上的金属硅化物层SL2c中的任何金属硅化物层在被形成时更少可能超越在存储器栅极电极MG与控制栅极电极CG之间的绝缘膜MZ，这抑制金属硅化物层SL2m和金属硅化物层SL2c相互接触的现象。因而可以有效防止在存储器栅极电极MG之上的金属硅化物层SL2m与在控制栅极电极CG之上的金属硅化物层SL2c之间相互接触。因此可以提高具有非易失性存储器的半导体器件的可靠性。另外可以提高具有非易失性存储器的半导体器件的生产量。

<非易失性存储器的操作>

将参照图45描述非易失性存储器的操作示例。

图45是示出用于在这一实施例中在“写入”、“擦除”和“读取”时向选择存储器单元的相应部分施加电压的条件的一个示例的表。图45中的表描述向如图43和图44中所示存储器单元的存储器栅极电极MG施加的电压Vmg、向源极区域(半导体区域MS)施加的电压Vs、向控制栅极电极CG施加的电压Vcg、向漏极区域(半导体区域MD)施加的电压Vd和向pp型井PW1施加的基极电压Vb。图45的表中所示条件是用于施加电压的条件的优选示例，这些条件并非限制、但是可以可选地被不同地改变。另外，在这一实施例中，定义向在存储器晶体管的绝缘膜MZ中的作为电荷积累部分的氮化硅膜MZ2中注入电子为“写入”，并且定义向氮化硅膜MZ2中注入空穴(正空穴)为“存储”。

在图45的表中，列A对应于其中SST方法用于写入并且BTBT方法用于擦除的情况，列B对应于其中SSI方法用于写入并且FN方法用于擦除的情况，列C对应于其中FN方法用于写入并且BTBT方法用于擦除的情况，并且列D对应于其中FN方法用于写入并且FN方法用于擦除的情况。

SSI方法可以视为用于通过向氮化硅膜MZ2中注入热电子来向存储器单元写入的操作方法，BTBT方法可以视为通过向氮化硅膜MZ2中注入热空穴来擦除存储器单元的方法，并且FN方法可以视为通过隧道输送电子或者空穴来执行向存储器单元写入或者擦除的操作方法。FN方法在其它表达中可以视为通过向氮化硅膜MZ2中注入由于FN隧道效应的电子来向存储器单元写入的操作方法，并且FN擦除方法可以视为通过向氮化硅膜MZ2中注入由于FN隧道效应的空穴来擦除存储器单元的操作方法。将具体描述它们。

写入方法包括称为SSI(源极侧注入)方法(热电子注入方法)的过注入由于源极侧注入的热电子来写入的写入方法和由于FN(Fowler Nordheim)隧道(隧道写入系统)而写入的写入方法。

在SSI写入中，向选择存储器单元的用于执行写入操作的相应部分施加例如在图45的表中的列A或者列B中示出为“写入操作电压”的电压(Vmg＝10V，Vs＝5V，Vcg＝1V，Vd＝0.5V,Vb＝0V)，并且通过向选择存储器单元的绝缘膜MZ中的氮化硅膜MZ2中注入电子来执行写入。在这一情况下，在两个栅极电极(存储器栅极电极MG和控制栅极电极CG)以下的沟道区域(在源极与漏极之间)中生成热电子，并且向在存储器栅极电极MG以下的绝缘膜MZ中的作为电荷积累部分的氮化硅膜MZ2中注入热电子。在绝缘膜MZ中的氮化硅膜MZ2的俘获电平捕获注入的热电子，并且作为结果，增加存储器晶体管的阈值电压。也就是说，将存储器晶体管置于写入状态。

在FN写入中，向选择存储器单元的用于执行写入的相应部分施加例如在图45的表中的列C或者列D中示出为“写入操作电压”的电压(Vmg＝-12V，Vs＝0V，Vcg＝0V，Vd＝0V,Vb＝0V)，并且通过从存储器栅极电极MG隧道输送电子并且向在选择存储器单元中的绝缘膜MZ中的氮化硅膜MZ2中注入它们来执行写入。在这一情况下，从存储器栅极电极MG通过氧化硅膜MZ3向绝缘膜MZ中注入由于FN隧道(FN隧道效应)的电子，在绝缘膜MZ中的氮化硅膜MZ2的俘获电平俘获电子，并且作为结果，增加存储器晶体管的阈值电压。也就是说，将存储器晶体管置于写入状态。

在FN写入中，也可以通过从半导体衬底SB隧道输送电子并且向绝缘膜MZ中的氮化硅膜MZ2中注入它们来执行写入，其中可以例如通过反转图45的表中的列C或者列D中的“写入操作电压”的极性来获得写入操作电压。

擦除方法包括称为BTBT(带到带隧道：带间隧道现象)方法的通过注入由于BTBT的热空穴来擦除的擦除方法(热空穴注入擦除方法)和称为FN方法(Fowler Nordheim)的由于FN隧道的擦除方法。

在BTBT擦除中，通过向电荷积累部分(在绝缘膜MZ中的氮化硅膜MZ2)中注入BTBT生成的空穴来执行擦除。例如向选择存储器单元的执行擦除的相应部分施加如图45的表中的列A或者列C中的“擦除操作电压”所示电压(Vmg＝-6V，Vs＝6V，Vcg＝0V，Vd＝开路，Vb＝0V)。因此通过BTBT现象生成空穴，并且通过在电场之下的加速向选择存储器单元的绝缘膜MZ中的氮化硅膜MZ2中注入空穴、由此降低存储器晶体管的阈值电压。也就是说，将存储器晶体管置于“擦除”状态。

在FN擦除中，向选择存储器单元的相应部分施加例如如图45的表中的列B或者列D中的“擦除操作电压”所示电压(Vmg＝12V，Vs＝0V，Vcg＝0V，Vd＝0V，Vb＝0V)，并且从选择存储器单元中的存储器栅极电极MG隧道输送空穴并且向绝缘膜MZ中的氮化硅膜MZ2中注入空穴以执行擦除。在这一情况下，由于FN隧道(FN隧道效应)从存储器栅极电极MG通过绝缘膜MZ中的氧化硅膜MZ3隧道输送空穴，在绝缘膜MZ中的氮化硅膜MZ2的俘获电平俘获空穴，并且作为结果，降低存储器晶体管的阈值电压。也就是说，将存储器晶体管置于擦除状态。

在FN擦除中，也可以通过从半导体衬底SB隧道输送空穴并且向绝缘膜MZ中的氮化硅膜MZ2中注入它们来执行擦除，其中可以例如通过反转图45的表中的列B或者列D中的“擦除操作电压”的极性来获得擦除操作电压。

另外，在通过FN方法(在操作方法B、C和D的情况下)执行写入或者擦除——其中从存储器栅极电极MG向氮化硅膜MZ2中隧道输送电荷时，优选的是氧化硅膜MZ3的厚度小于氧化硅膜MZ1的厚度。在另一方面，在通过FN方法(在操作方法B、C和D的情况下)执行写入或者擦除——其中从半导体衬底SB隧道输送并且向氮化硅膜MZ2中注入电荷时，优选的是氧化硅膜MZ1的厚度小于氧化硅膜MZ3的厚度。另外，在SSI写入和BTBT擦除(在操作方法A的情况下)中，优选的是氧化硅膜MZ3的厚度等于或者大于氧化硅膜MZ1的厚度。

在读取时，向选择存储器单元的执行读取的相应部分施加例如如图45的表中的列A、列B、列C或者列D中的“读取操作电压”所示电压。可以通过将在阅读时定义向存储器栅极电极MG施加的电压Vmg定义成在存储器晶体管在写入状态中的阈值电压与在擦除状态中的阈值电压之间的值来区别写入状态和擦除状态。

<修改>

然后将对本发明人考察的修改的半导体器件的制造步骤进行描述。图46至图49是用于在作为修改的半导体器件的制造步骤期间的主要部分的片段横截面图。

在修改中，如图46中所示，在存储器单元区域101A中，在半导体衬底SB101的p型井PW101之上通过栅极绝缘膜GI101形成控制栅极电极CG101，并且在半导体衬底SB101的p型井PW101之上通过绝缘膜MZ101形成存储器栅极电极MG101。另外，在外围电路区域101B中在半导体衬底SB101的p型井PW102之上通过栅极绝缘膜GI101形成栅极电极DG101。然后在通过离子注入来形成与n-型半导体区域EX1、EX2和EX3对应的n^-型半导体区域EX101、EX102和EX103之后，在其中存储器栅极电极MG101和控制栅极电极CG101未相互相邻的侧壁上以及在栅极电极DG101的两个侧壁上形成包括绝缘体的侧壁间隔物SW101。然后通过离子注入来形成与n⁺型半导体区域SD1、SD2和SD3对应的n⁺型半导体区域SD101、SD102和SD103。然后在n⁺型半导体区域SD101、SD102和SD103中的每个n⁺型半导体区域之上、在控制栅极电极CG101之上、在存储器栅极电极MG101之上以及在栅极电极GG101之上形成与金属硅化物层SL1对应的金属硅化物层SL101。

绝缘膜MZ101是具有电荷积累部分的绝缘膜并且包括ONO膜等。存储器栅极电极MG101通过绝缘膜MZ101与控制栅极电极CG101相邻，并且绝缘膜MZ101对于两个区域延伸，这两个区域是在存储器栅极电极MG101与半导体衬底SB101(p型井PW101)之间的区域和在存储器栅极电极MG101与控制栅极电极CG101之间的区域。

在图46的修改的情况下，与这一实施例不同，不仅在n⁺型半导体区域SD101、SD102和SD103之上而且在控制栅极电极CG101、存储器栅极电极MG101和栅极电极DG101中的每个栅极电极之上形成金属硅化物层SL101。这可以通过如以下描述的那样修改该修改的制造步骤来得到。也就是说，控制栅极电极CG101、存储器栅极电极MG101和栅极电极DG101分别由硅形成，并且未在控制栅极电极CG101和栅极电极DG101之上形成与冠绝缘膜CP1和CP2对应的那些部分，并且未在存储器栅极电极MG101之上形成与侧壁间隔物SW对应的那些部分。然后在如下状态——在该状态中不仅暴露n⁺型半导体区域SD101、SD102和SD103的上表面而且暴露控制栅极电极CG101、存储器栅极电极MG101和栅极电极DG101的上表面中的每个上表面——中形成用于形成金属硅化物层SL101的金属膜(对应于金属膜MM)之后，应用热处理，然后去除未反应的金属膜。因此，在n⁺型半导体区域SD101、SD102和SD103的上部分中的每个上部分之上、在控制栅极电极CG101之上、在存储器栅极电极MG101之上以及在栅极电极DG101之上形成金属硅化物SL101。

然而在随后去除栅极电极DG101之后，它有时替换为其它栅极电极。例如在随后去除栅极电极DG101之后，这替换为金属栅极电极。在这一情况下，由于在形成源极-漏极区域之后执行的激活退火之后形成金属栅极电极，所以可以避免向金属栅极电极施加比如激活退火的高温负荷，并且可以提高使用金属栅极电极作为栅极电极的MISFET的特性，或者可以抑制特性的分散。

为了去除栅极电极DG101并且用其它栅极电极替换它，首先在半导体衬底SB101的整个主表面之上形成绝缘膜IL104作为层间绝缘膜以便如图47中所示覆盖控制栅极电极CG101、存储器栅极电极MG101、栅极电极DG101和侧壁间隔物SW101。然后通过CMP等抛光绝缘膜IL104以如图48中所示暴露在栅极电极DG101之上的金属硅化物层SL101。在这一情况下，也暴露在存储器栅极电极MG101之上和在控制栅极CG101之上的金属硅化物层SL101。然而通过蚀刻来更少去除金属硅化物层SL101。因而如图49中所示，通过CMP方法等进一步抛光绝缘膜IL104直至去除在栅极电极DG101之上的金属硅化物层SL101并且暴露栅极电极DG101。在这一情况下，也通过抛光来去除在存储器栅极电极MG101和控制栅极电极CG101之上的金属硅化物层S101，并且也暴露存储器栅极电极MG101的上表面和控制栅极电极CG101的上表面。然后通过蚀刻来去除栅极电极DG101，并且在从其去除栅极电极DG101的区域中填充金属栅极电极，由此栅极电极DDG101可以替换为金属栅极电极以在外围电路区域101B中形成具有作为栅极电极的金属栅极电极的MISFET。

然而在通过CMP等抛光绝缘膜IL104的情况下，在抛光金属硅化物层SL101时，可能由于对金属硅化物层SL101抛光而可能引起刮擦或者污染的问题。刮擦或者污染的问题可能降低半导体器件的可靠性。另外，这可能降低半导体器件的生产量。

因而希望避免对于金属硅化物层SL101的抛光。然而如果留下在栅极电极DG101之上的金属栅极电极SL101而未抛光，则由于通过蚀刻来更少去除金属硅化物层SL101，所以难以去除栅极电极DG101。

在另一方面，对于存储器栅极电极MG101和控制栅极电极CG101，在存储器栅极电极MG101和控制栅极电极CG101之上形成金属硅化物层SL101以便减少电阻。然而在存储器栅极MG101和控制栅极电极CG101之上形成金属硅化物层SL101可能造成抛光在存储器栅极电极MG101和控制栅极电极CG101之上的金属硅化物层SL101，这可能引起刮擦或者污染的问题。另外如果未在存储器栅极电极MG101和控制栅极电极CG101之上形成金属硅化物层，则这降低包括存储器栅极电极MG101和控制栅极电极CG101等的非易失性存储器的特性，因此降低半导体器件的性能。

另外，在制造的半导体器件中，在存储器栅极电极MG101和控制栅极电极CG101中的每个栅极电极之上形成金属硅化物层SL101时，可以减少存储器栅极电极MG101和控制栅极电极CG101的电阻。这可以提高包括存储器栅极电极MG101、控制栅极电极CG101等的非易失性存储器的特性，因此可以提高半导体器件的性能。然而独立控制存储器栅极电极MG101和控制栅极电极CG101。因而为了提高具有非易失性存储器的半导体器件的可靠性，希望尽可能多地防止在存储器栅极电极MG101之上的金属硅化物层SL101与在控制栅极电极CG101之上的金属硅化物层SL101之间相互接触。

<主要特征和有利效果>

然后将描述这一实施例的主要特征和有利效果。

这一实施例的制造步骤是半导体器件的制造步骤，该半导体器件包括在半导体衬底SB的存储器单元区域1A(第一区域)中形成的非易失性存储器的存储器单元和在半导体衬底SB的外围电路区域1B(第二区域)中形成的MSIFET。也就是说，在这一实施例的制造步骤中，在一个相同半导体衬底SB中形成非易失性存储器的存储器单元和在外围电路中的MISFET。

在这一实施例的制造步骤中，在存储器单元区域1A中在半导体衬底SB之上通过绝缘膜GI(第一栅极绝缘膜)形成层叠图案LM1(第一层叠图案)，通过绝缘膜MZ(第二栅极绝缘膜)形成存储器栅极电极MG(第二栅极电极)，并且在外围电路区域1B中在半导体衬底SB之上通过绝缘膜GI(第一绝缘膜)形成层叠图案LM2(第二层叠图案)。层叠图案ML1具有控制栅极电极CG(第一栅极电极)和在控制栅极电极CG之上的冠绝缘膜CP1(第一冠绝缘膜)，并且层叠图案ML2具有栅极电极DG(虚栅极电极)和在栅极电极DG之上的冠绝缘膜CP2(第二冠绝缘膜)。

然后在这一实施例的制造步骤中，在步骤S19在控制栅极电极CG、存储器栅极电极MG和栅极电极DG的侧壁上形成作为侧壁绝缘膜的侧壁间隔物SW(第一侧壁绝缘膜)。在步骤S19，也在存储器栅极电极MG之上形成侧壁间隔物SW(第一侧壁绝缘膜)。然后在步骤S20，通过离子注入方法在存储器单元区域1A中向半导体衬底SB形成n⁺型半导体区域SD1和SD2(第一半导体区域)，这些n⁺型半导体区域(第一半导体区域)是用于存储器单元的元件或者漏极的半导体区域，并且在外围电路区域1B中向半导体衬底SD形成n⁺型半导体区域SD3(第二半导体区域)，这些n⁺型半导体区域(第二半导体区域)作为用于MISFET的源极或者漏极的半导体区域。然后在步骤S22，在n⁺型半导体区域SD1和SD2(第一半导体区域)之上以及在n⁺型半导体区域SD3(第二半导体区域)之上形成金属硅化物层SL1(第一金属硅化物层)。在步骤S22，未在控制栅极电极CG、存储器栅极电极MG和栅极电极DG之上形成金属硅化物SL1。然后在步骤S23，在半导体衬底SB之上形成绝缘膜IL4(第二绝缘膜)以便覆盖层叠图案LM1、存储器栅极电极MG、层叠图案LM2和侧壁间隔物SW。然后在步骤S24，抛光绝缘膜IL4的上表面以暴露控制栅极电极CG、存储器栅极电极MG和栅极电极DG。然后在形成栅极电极DG之后，在从其去除栅极电极DG的沟槽TR2(第一个槽)中填充传导膜(在这一实施例中为金属膜ME)以形成栅极电极GE(第三栅极电极)。然后在控制栅极电极CG和存储器杀你电极MG之上形成金属硅化物层SL2(第二金属硅化物层)。

这一实施例的制造步骤的主要特征之一是在步骤S22在n⁺型半导体区域SD1、SD2和SD3之上形成金属硅化物层SL1，但是未在控制栅极电极CG、存储器栅极电极MG和栅极电极DG之上形成金属硅化物层SL1。因此，在步骤S24抛光绝缘膜IL4的上表面以暴露控制栅极电极CG、存储器栅极电极MG和电极栅极DG时，可以节省抛光金属硅化物层(SL1)。因而可以防止抛光金属硅化物层所引起的刮擦或者污染问题。这可以提高半导体器件的可靠性并且进一步提高半导体器件的生产量。另外可以容易管理半导体器件的制造步骤，从而可以容易制造半导体器件。

这一实施例的制造步骤的主要特征中的其它主要特征是在步骤S24抛光绝缘膜IL4的上表面以暴露控制栅极电极CG、存储器栅极电极MG和栅极电极DG并且随后在控制栅极电极CG和存储器栅极电极MG之上形成硅化物层SL2。由于可以在通过在控制栅极电极CG和存储器栅极电极MG之上形成金属硅化物层SL2来制造的半导体器件中获得如下结构，在该结构中，在存储器栅极电极MG和控制栅极电极CG之上形成金属硅化物层SL2，所以可以减少存储器栅极电极MG和控制栅极电极CG的电阻。因而可以提高具有存储器栅极电极MG和控制栅极电极CG的非易失性存储器的特性。因此可以提高具有非易失性存储器的半导体器件的性能。

也就是说，这一实施例的制造步骤的第一特征是在n⁺型半导体区域SD1、SD2和SD3之上形成金属硅化物层SL1时，未在控制栅极电极CG、存储器栅极电极MG和栅极电极DG之上形成金属硅化物层SL1。然后这一实施例的制造步骤的第二特征是在步骤S24抛光绝缘膜IL4的上表面以在步骤S24暴露控制栅极电极CG、存储器栅极电极MG和栅极电极DG在控制栅极电极CG和存储器栅极电极MG之上形成金属硅化物层SL2。通过采用第一特征和第二特征二者，可以防止出现对金属硅化物层抛光所引起的刮擦或者污染，并且金属硅化物层SL2可以减少存储器栅极电极MG和控制栅极电极CG的电阻以提高非易失性存储器的特性。

另外，在控制栅极电极CG和存储器栅极电极MG之上形成金属硅化物层SL2作为第二特征也造成半导体器件的尺寸减少(面积减少)。也就是说，如果未最终在控制栅极电极和存储器栅极电极之上形成金属硅化物层，则由于增加控制栅极电极和存储器栅极电极的电阻，所以必须增加控制栅极电极和存储器栅极电极中的用于连接到塞(对应于以上描述的塞PG)的接触部分数目，并且这增加半导体器件的面积。恰好相反，在这一实施例的制造步骤中，由于在控制栅极电极CG和存储器栅极电极MG之上形成金属硅化物层SL2，所以可以减少控制栅极电极CG和存储器栅极电极MG的电阻。因而可以在控制栅极电极CG和存储器栅极电极MG中减少提供的用于连接到塞PG的接触部分数目，并且可以减少半导体器件的面积。

另外为了实现第一特征，在这一实施例的制造步骤中，在控制栅极电极CG之上形成冠绝缘膜CP1，并且在栅极电极DG之上形成冠绝缘膜CP2。然后在步骤S19在控制栅极电极CG、存储器栅极电极MG和栅极电极DG的侧壁上形成作为侧壁绝缘膜的侧壁间隔物SW时，也在存储器栅极电极MG之上形成侧壁间隔物SW。因此，在步骤S22在n⁺型半导体区域SD1、SD2和SD3之上形成金属硅化物层SL1时，有可能未在控制栅极电极CG、存储器栅极电极MG和栅极电极DG之上形成金属硅化物层SL1。也就是说，可以实现第一特征。也就是说，由于在控制栅极电极CG之上形成冠绝缘膜CP1，所以可以防止在控制栅极电极CG之上形成金属硅化物层SL1。另外由于在栅极电极DG之上形成冠绝缘膜CP2，所以可以防止在栅极电极DG之上形成金属硅化物层SL1。另外由于在磁存储器栅极电极MG之上形成侧壁间隔物SW，所以可以防止在存储器栅极电极MG之上形成金属硅化物层SL1。

另外，在这一实施例的制造步骤中，优选的是存储器栅极电极MG的高度低于层叠图案LM1的高度，从而在步骤S19也容易在存储器栅极电极MG之上形成侧壁间隔物。也就是说，尽管在步骤S12和S14通过回蚀硅膜PS来形成存储器栅极电极MG，但是优选的是形成的存储器栅极电极MG的高度低于层叠图案LM1的高度。也就是说，存储器栅极电极MG的顶部(最上部分)的高度优选地低于在用于层叠图案LM1的冠绝缘膜CP1的上表面的高度。适配使得也恰在步骤S19形成侧壁间隔物SW之前建立高度关系。因此，在步骤S19在控制栅极电极CG、存储器栅极电极MG和栅极电极DG的侧壁上形成作为侧壁绝缘膜的侧壁间隔物SW时，也可以容易在存储器栅极电极MG之上形成侧壁间隔物SW。

另外，在这一实施例的制造步骤中，在步骤S22形成金属硅化物层SL1的步骤具体包括以下步骤。也就是说，它包括在半导体衬底SB之上形成金属膜MM(第一金属膜)以便与n⁺型半导体区域SD1、SD2和SD3的步骤、通过热处理使金属膜MM与n⁺型半导体区域SD1、SD2和SD3反应以形成金属硅化物层SL1的步骤以及随后去除未反应的金属膜MM的步骤。因此可以在n⁺型半导体区域SD1、SD2和SD3之上自对准形成金属硅化物层SL1。另外，在形成用于形成金属硅化物层SL1的金属膜MM时，金属膜MM未与控制栅极电极CG、存储器栅极电极MG和栅极电极DG结束。因此有可能在n⁺型半导体区域SD1、SD2和SD3之上形成金属硅化物层SL1时未在控制栅极电极CG、存储器栅极电极MG和栅极电极DG之上形成金属硅化物层SL1。

另外，控制栅极电极CG、存储器栅极电极MG和栅极电极DG中的每个栅极电极优选地包括硅。也就是说，控制栅极电极CG、存储器栅极电极MG和栅极电极DG优选地分别是包括硅的硅栅极电极。由于栅极电极DG由硅(硅膜)形成，所以可以随后容易去除栅极电极DG。另外由于控制栅极电极CG和存储器栅极电极MG中的每个栅极电极由硅(硅膜)形成，所以可以提高非易失性存储器的存储器单元的可靠性。因而可以提高具有非易失性存储器的半导体器件的性能。

另外，电荷保持特性对于存储器单元是重要的。如果形成存储器单元的控制栅极电极CG和存储器栅极电极MG由金属栅极电极形成，则可以有的可能性是金属栅极电极的金属向电荷积累膜(在这一实施例中为绝缘膜MZ)中扩散以降低电荷保持特性。通过形成控制栅极电极CG和存储器栅极电极MG作为硅栅极电极来消除这样的可能性，并且可以提高非易失性存储器的存储器单元的可靠性。因而即使在向在外围电路区域1B中形成的MISFET应用金属栅极电极时，仍然优选地向形成非易失性存储器的存储器单元的控制栅极电极CG和存储器栅极电极MG应用硅栅极电极。

然而在控制栅极电极和存储器栅极电极包括硅栅极电极时，增加控制栅极电极和存储器栅极电极的电阻。具体而言，在存储器栅极电极中，往往降低存储器栅极电极的传导型杂质(在这一实施例中为n型杂质、比如磷)的浓度，从而由于降低存储器栅极电极的杂质浓度而增加存储器栅极电极的电阻可能引起存储器单元不能对施加电压、比如脉冲电压做出响应的可能性。降低存储器单元栅极中的杂质的浓度以便也提高擦除特性而又通过控制带结构来提高电荷保持特性，并且在降低存储器栅极电极中的杂质的浓度时，可以在擦除操作时由于FN方法而从存储器栅极电极向电荷积累层容易注入空穴。例如可以在1×10²⁰个原子/厘米³或者更多的磷(P)浓度形成控制栅极电极作为掺杂的多晶硅膜，并且可以在1×10²⁰个原子/厘米³或者更少的磷(P)浓度形成存储器栅极电极作为掺杂的多晶硅膜。

恰好相反，这一实施例具有如下结构，在该结构中，在步骤S36在控制栅极电极CG和存储器栅极电极MG之上形成金属硅化物层SL2。制造的半导体器件也具有如下结构，在该结构中，在控制栅极电极CG和存储器栅极电极MG之上形成金属硅化物层SL2。由于在控制栅极电极CG和存储器栅极电极MG之上形成金属硅化物层SL2，所以可以减少控制栅极电极CG和存储器栅极电极MG的电阻。另外即使在降低在存储器栅极电极MG中包含的传导型杂质(在这一实施例中为n型杂质、比如磷)的浓度时，由于在存储器栅极电极MG之上形成金属硅化物层SL2，所以存储器单元可以对施加电压、比如脉冲电压有效做出响应。因而可以提高非易失性存储器的存储器单元的可靠性。另外可以提高具有非易失性存储器的半导体器件的性能。

参照优选示例，控制栅极电极CG可以是在1×10²⁰个原子/厘米³或者更多的磷(P)浓度的掺杂的多晶硅膜，并且存储器栅极电极MG可以是在1×10²⁰个原子/厘米³或者更少的磷(P)浓度的掺杂的多晶硅膜。即使在使用这样的杂质浓度时，由于在控制栅极电极CG和存储器栅极电极MG之上形成金属硅化物层SL2，所以可以降低控制栅极电极CG和存储器栅极电极MG的电阻、由此提高非易失性存储器的存储器单元的可靠性。另外可以提高具有非易失性存储器的半导体器件的性能。

栅极电极GE优选地是金属栅极电极。因此可以提高在外围电路区域1B中形成的MISFET的性能。因而可以提高半导体器件的性能。

在这一实施例的制造步骤中，在去除栅极电极DG之后，通过在沟槽TR1中填充传导膜(在这一实施例中为金属膜TE)来形成作为金属电极的栅极电极GE。这可以防止热处理所引起的热负荷施加在用于栅极电极GE的传导膜上、具体在用于形成栅极电极GE作为金属栅极电极的金属膜ME上直至去除栅极电极DG。例如尽管在步骤S21作为激活退火的热处理是在半导体器件的制造步骤之中具体在高温应用的热处理，但是未向用作栅极电极GE的传导膜(在这一实施例中为金属膜ME)应用在步骤S21的热处理。因此有可能抑制或者防止用于栅极电极GE的传导膜、具体为用于作为金属栅极电极的栅极电极GE的金属膜ME由于热负荷而退化。因而可以提高制造的半导体器件的可靠性。因而可以提高半导体器件的性能。

另外，在这一实施例的制造步骤中，优选地通过高介电绝缘膜(在这一实施例中为绝缘膜HK)向沟槽TR1、也就是从其去除栅极电极DG的区域中填充用于栅极电极GE的传导膜(在这一实施例中为金属膜ME)来形成栅极电极GE。因此，在栅极电极GE与半导体衬底SB之间的高介电绝缘膜(在这一实施例中为绝缘膜HK)可以作为高介电栅极绝缘膜工作。因此可以进一步提高MISFET的性能，该MISFET具有作为栅极电极的栅极电极GE。因而可以进一步提高半导体器件的性能。

在这一实施例的制造步骤中，在步骤S36形成金属硅化物层SL2的步骤具体包括以下步骤。也就是说，它包括在半导体衬底SB之上形成金属膜MF(第二金属膜)以便与控制栅极电极CG和存储器栅极电极MG接触的步骤、通过热处理使金属膜MF与控制栅极电极CG和存储器栅极电极MG反应、由此形成金属硅化物层SL2的步骤和随后去除未反应的金属膜MF的步骤。因此可以在控制栅极电极CG和存储器栅极电极MG之上自对准形成金属硅化物层SL2。

在这一实施例中，通过分离步骤形成金属硅化物层SL1和金属硅化物层SL2。因此可以在适合于向n⁺型半导体区域SD1、SD2和SD3形成的条件之下形成金属硅化物SL1。在另一方面，可以在适合于向控制栅极电极CG和存储器栅极电极MG形成的条件之下形成金属硅化物层SL2。因而可以提高半导体器件的性能。另外可以提高半导体器件的生产边际。

例如金属硅化物层SL1和金属硅化物层SL2可以由组成或者材料不同的金属硅化物形成。也就是说，金属硅化物层SL1的组成和金属硅化物层SL2的组成可以不同，或者金属硅化物层SL1的材料或者金属硅化物层SL2的材料可以不同。另外可以将金属硅化物层SL1和金属硅化物层SL2形成至互不相同的厚度。也就是说，金属硅化物层SL1的厚度和金属硅化物层SL2的厚度可以不同。

由于在用于源极或者漏极的半导体区域(n⁺型半导体区域SD1、SD2和SD3)中形成金属硅化物层SL1，所以可以形成它为金属硅化物层，该金属硅化物层具有对于用于源极或者逻辑的半导体区域适合的组成(或者材料)和厚度。在另一方面，由于在控制栅极电极CG和存储器栅极电极MG之上形成金属硅化物层SL2，所以可以形成它为金属硅化物层，该金属硅化物层具有适合于控制栅极电极CG和存储器栅极电极MG的组成(或者材料)和厚度。

例如可以使金属硅化物层SL2的厚度T小于金属硅化物层SL1的厚度T1(也就是说：T2<T1)。在图43中示出金属硅化物层SL2的厚度T2和金属硅化物层SL1的厚度T1。因此有可能通过增加金属硅化物层SL1的厚度来有效降低用于源极或者漏极的半导体区域(n⁺型半导体区域SD1、SD2和SD3)的电阻，并且有可能通过减少金属硅化物层SL2的厚度来抑制在控制栅极电极CG之上形成的金属硅化物层SL2与在存储器栅极电极MG之上形成的金属硅化物层SL2之间接触。

也就是说，如果金属硅化物层SL2的厚度过大，则在控制栅极电极CG之上的金属硅化物层SL2和在存储器栅极电极MG之上的金属硅化物层SL2可能相互接触。然而金属硅化物层SL1无这样的可能性。因而有可能通过增加金属膜SL1的厚度来获得降低电阻的充分效果，并且在另一方面，有可能通过将金属硅化物层SL2的厚度减少至小于金属硅化物层SL1的厚度来防止在控制栅极电极CG与存储器栅极电极MG之间短路。例如金属硅化物层SL1的厚度T1可以约为20nm，并且金属硅化物层SL2的厚度T2可以小于20nm。

金属硅化物层SL的厚度T1可以例如由用于形成金属硅化物层SL1的金属膜MM的厚度或者由在形成金属膜MM之后执行的热处理的温度和时间控制。另外，金属硅化物层SL2的厚度T2可以例如由用于形成金属硅化物层SL2的金属膜MF的厚度或者在形成金属膜MF之后执行的热处理的温度和时间控制。

另外可以通过使用包含铂的硅化镍层、也就是添加铂的硅化镍层作为金属硅化物层SL1来抑制或者防止在用于源极或者漏极的半导体区域(n⁺型半导体区域SD1、SD2和SD3)之上形成的金属硅化物层SL1朝着沟道区域异常生长。因此可以抑制金属硅化物层SL1向沟道区域异常生长所引起的漏电流以进一步提高半导体器件的性能。另外由于添加铂的硅化镍层具有高热阻，所以可以通过使用添加铂的硅化镍层作为金属硅化物层来提高在形成金属硅化物层SL1之后的高温步骤中的每个高温步骤中对热负荷的耐久性。因而尽管硅化钴层、硅化镍层、添加铂的硅化镍层等可以用作金属硅化物层SL1，但是优选使用添加铂的硅化镍层。可以通过使用镍-铂合金膜作为用于形成金属硅化物层SL1的金属膜MM来从添加铂的硅化镍层形成金属硅化物层SL1。

在另一方面，未在用于源极或者漏极的半导体区域(n⁺型半导体区域SD1、SD2和SD3)之上形成、但是在控制栅极电极CG和存储器栅极电极MG之上形成金属硅化物层SL2。因而金属硅化物层SL2未考虑沟道区域，并且对异常生长的影响与金属硅化物层SL1中与金属硅化物层SL2比较相对小。另外由于在形成金属硅化物层SL1之后并且在形成金属硅化物层SL2之前的各种高温步骤(例如用于在沉积绝缘膜HK之后退火的处理和用于在形成金属膜ME2之后回流的热处理)所引起的热负荷未施加在金属硅化物层SL上，所以金属硅化物SL2需要的热阻没有用于金属硅化物层SL1的热阻那么高。因而金属硅化物层SL2即使它不含铂、仍然引起更少问题。尽管添加铂的硅化镍层也可以用于金属硅化物层SL2，但是在使用不含铂的硅化镍层时，可以按照未使用昂贵铂这么多降低生成成本。可以通过使用镍膜作为用于形成金属硅化物层SL2的金属膜MF来获得包括硅化镍层的金属硅化物层SL2。

在钴膜和硅区域反应时，硅(Si)是扩散物种，而在镍膜和硅区域反应时，反应的镍(Ni)是扩散物种。因此，尽管硅化钴层也可以用于金属硅化物层SL2，但是在使用硅化镍层或者添加铂的硅化镍层时，可以在控制栅极电极CG之上形成的金属硅化物层SL2与在存储器栅极电极MG之上形成的金属硅化物层SL2之间更多抑制接触。

在这一实施例的制造步骤中，优选的是在步骤S9形成硅膜PS2、然后执行步骤S10和S11、由此形成侧壁绝缘膜SZ。也就是说，在步骤S9在硅膜PS2的表面形成反映层叠图案LM1的突出部，在步骤S10在硅膜PS2之上形成绝缘膜IL2(第六绝缘膜)，然后在步骤S11回蚀绝缘膜IL2、由此在硅膜PS2的表面在反映层叠图案LM1的突出部的侧表面(侧壁)PS2a上形成侧壁绝缘膜SZ。然后在步骤S12回蚀硅膜PS2并且在步骤S13去除侧壁绝缘膜SZ之后，在步骤S14通过进一步回蚀硅膜PS2来形成存储器栅极电极MG。因此，形成的存储器栅极电极MG的横截面形状(与存储器栅极电极MG的延伸方向基本上垂直的横截面形状、也就是图15中所示横截面形状)可以是基本上矩形形式。因此可以在步骤S19在存储器栅极电极MG之上更有效形成侧壁间隔物SW，并且可以更有效防止在步骤S22在存储器栅极电极MG之上形成金属硅化物层SL1。

另外，在这一实施例的制造步骤中，优选地在步骤S36形成金属硅化物层SL2之前在步骤S35去除控制栅极电极CG的上部分和存储器栅极电极MG的上部分。通过执行步骤S35，可以降低控制栅极电极CG的高度和存储器栅极电极MG的高度。因此在步骤S36形成金属硅化物层SL2时，可以抑制或者防止在存储器栅极电极MG之上的金属硅化物膜SL2和在控制栅极电极CG之上的金属栅极电极LS2处于相互更接近或者接触。

绝缘膜MZ在存储器栅极电极MG与半导体衬底SB(p型井PW1)之间的区域和在存储器栅极电极MG与控制栅极电极CG之间的区域中延伸。在这一实施例的制造步骤中，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的上部分优选地在步骤S35之后从存储器栅极电极MG的上表面和控制栅极电极CG的上表面突出。因此在步骤S36形成金属硅化物层SL2时，可以更有效抑制或者防止在存储器栅极电极MG之上的金属硅化物SL2和在控制栅极电极CG之上的金属硅化物层SL2迫近相互更接近或者接触。然后在步骤S36形成金属硅化物层SL2时，更优选的是在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的上部分在从在存储器栅极电极MG之上的金属硅化物层SL2和在控制栅极电极CG之上的金属硅化物层SL2突出的状态中。

具有如下结构的半导体器件可以提供以下有利效果，在该结构中，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的上部分从在存储器栅极电极MG之上的金属硅化物层SL2(SL2m)和在控制栅极电极CG之上的金属硅化物层SL2(SL2c)突出(具有如图43中所示存储器单元MC的半导体器件)。也就是说，更少可能形成在存储器栅极电极MG之上的金属硅化物层SL2(SL2m)和在控制栅极电极CG之上的金属硅化物层SL2(SL2c)中的任何金属硅化物层超过在存储器栅极电极MG与控制栅极电极CG之间的绝缘膜MZ、由此抑制在存储器栅极电极MG之上的金属硅化物层SL2与在控制栅极电极CG之上的金属硅化物层SL2之间接触。因此可以有效防止在存储器栅极电极MG之上的金属硅化物层SL2(SL2m)与在控制栅极电极CG之上的金属硅化物层SL2(SL2c)之间相互接触。因此可以提高具有非易失性存储器的半导体器件的可靠性。另外可以提高具有非易失性存储器的半导体器件的生产量。

另外，在具有如下结构的制造的半导体器件中无论制造方法如何都可以获得以上描述的效果，在该结构中，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的上部分从在存储器栅极电极MG之上的金属硅化物层SL2和在控制栅极电极CG之上的金属硅化物层SL2突出。这一实施例的制造方法可以通过在步骤S36形成金属硅化物层SL2之前在步骤S35去除控制栅极电极CG的上部分和金属栅极电极MG的上部分来有效提供以上描述的结构。

另外，制造的半导体器件可以提供如下结构，在该结构中，在存储器栅极电极MG与控制栅极电极CG之间延伸的绝缘膜MZ的上部分从在存储器栅极电极MG之上的金属栅极电极SL2和在控制栅极电极CG之上的金属栅极电极SL2突出，并且此外还可以使金属栅极电极SL2的厚度T2少于(小于)金属硅化物层SL1的厚度T1。也就是说，可以得到关系T2<T1。这可以进一步有效防止在存储器栅极电极MG之上的金属栅极电极SL2(SL2m)和在控制栅极电极CG之上的金属硅化物层SL2(SL2c)相互接触。因而可以进一步有效提高具有非易失性存储器的半导体器件的可靠性。另外可以更有效提高具有非易失性存储器的半导体器件的生产量。

已经参照优选实施例具体描述本发明人做出的本发明，但是将清楚的是本发明不限于这样的实施例、但是可以在未脱离其主旨的范围内加以变化。