半导体装置及其制造方法

半导体装置及其制造方法
【专利摘要】本发明为半导体装置及其制造方法。半导体装置具备：n型第一GaN系半导体层；p型第二GaN系半导体层，位于第一GaN系半导体层上，具有第一GaN系半导体层侧的低杂质浓度区域和第一GaN系半导体层相反侧的高杂质浓度区域；n型第三GaN系半导体层，位于第二GaN系半导体层的与第一GaN系半导体层相反的一侧；栅电极，一端位于第三GaN系半导体层或第三GaN系半导体层上方，另一端位于第一GaN系半导体层，经由栅极绝缘膜与第三GaN系半导体层、低杂质浓度区域及第一GaN系半导体层相邻；第三GaN系半导体层上的第一电极；高杂质浓度区域上的第二电极；第一GaN系半导体层的与第二GaN系半导体层相反侧的第三电极。
【专利说明】半导体装置及其制造方法
[0001]相关申请的交叉引用:本申请享受以日本专利申请2013 — 188369号(申请日:2013年9月11日)为基础申请的优先权。本申请通过参照该基础申请而包含该基础申请的全部内容。

【技术领域】
[0002]本发明的实施方式涉及半导体装置及其制造方法。

【背景技术】
[0003]具有高的绝缘破坏强度的GaN系半导体被期待着应用到功率电子用半导体装置或高频功率半导体装置等中。并且，为了实现更高的耐压或者更高的集成度，提出了具备沟槽构造的纵型器件。
[0004]另一方面，在P型的GaN系半导体中，提高活性化率是很困难的。因此，存在p型的GaN系半导体上的电极与半导体之间的接触电阻变高的问题。


【发明内容】

[0005]本发明的实施方式提供一种能够减少向P型的GaN系半导体的接触电阻的半导体装置及其制造方法。
[0006]实施方式的半导体装置具备:n型的第一 GaN系半导体层；p型的第二 GaN系半导体层，设置在第一 GaN系半导体层上，具有第一 GaN系半导体层侧的低杂质浓度区域和与第一 GaN系半导体层相反一侧的高杂质浓度区域；n型的第三GaN系半导体层，设置在第二GaN系半导体层的与第一 GaN系半导体层相反的一侧；栅电极，一端位于比第三GaN系半导体层或者第三GaN系半导体层靠上的位置，另一端位于第一 GaN系半导体层，经由栅极绝缘膜与第三GaN系半导体层、低杂质浓度区域、第一GaN系半导体层相邻地设置；第一电极，设置在第三GaN系半导体层上；第二电极，设置在高杂质浓度区域上；以及第三电极，设置在第一 GaN系半导体层的与第二 GaN系半导体层相反的一侧。

【专利附图】

【附图说明】
[0007]图1是表示第一实施方式的半导体装置的模式截面图。
[0008]图2是表示第一实施方式的变形例的半导体装置的模式截面图。
[0009]图3是表示第一实施方式的半导体装置的制造方法的模式截面图。
[0010]图4是表示第一实施方式的半导体装置的制造方法的模式截面图。
[0011]图5是表示第一实施方式的半导体装置的制造方法的模式截面图。
[0012]图6是表示第一实施方式的半导体装置的制造方法的模式截面图。
[0013]图7是表示第二实施方式的半导体装置的模式截面图。
[0014]图8是表示第三实施方式的半导体装置的模式截面图。
[0015]图9是表示第三实施方式的半导体装置的制造方法的模式截面图。
[0016]图10是表示第三实施方式的半导体装置的制造方法的模式截面图。
[0017]图11是表示第五实施方式的半导体装置的模式截面图。
[0018]图12是表示第五实施方式的半导体装置的制造方法的模式截面图。
[0019]图13是表示第六实施方式的半导体装置的制造方法的模式截面图。
[0020]图14是表示第六实施方式的半导体装置的制造方法的模式截面图。

【具体实施方式】
[0021]以下，参照附图对本发明的实施方式进行说明。另外，在以下的说明中，对相同的构件等赋予相同的附图标记，对于已经说明过的构件等适当地省略其说明。
[0022]本说明书中，所谓“GaN系半导体”是指具备GaN (氮化镓)、A1N (氮化铝)、InN (氮化铟)及它们的中间组成的半导体的通称。此外，本说明书中，所谓AlGaN是指由AlxGanN(O < X < I)的组成式来表示的半导体。
[0023]此外，在以下的说明中，η +、η、η—及p+、p、p —的表达方式表示各导电型中的杂质浓度的相对高低。即表示η +与η相比η型的杂质浓度相对地高，η 一与η相比η型的杂质浓度相对地低。此外，表示P +与P相比P型的杂质浓度相对地高，P 一与P相比P型的杂质浓度相对地低。另外，有时也将η +型、η —型仅记作η型，将P +型、P —型仅记作ρ型。
[0024](第一实施方式)
[0025]本实施方式的半导体装置具备:η型的第一 GaN系半导体层；ρ型的第二 GaN系半导体层，设置在第一 GaN系半导体层上，具有第一 GaN系半导体层侧的低杂质浓度区域和与第一 GaN系半导体层相反一侧的高杂质浓度区域；η型的第三GaN系半导体层，设置在第二GaN系半导体层的与第一 GaN系半导体层相反的一侧；栅电极，一端位于第三GaN系半导体层或者比第三GaN系半导体层靠上的位置，另一端位于第一 GaN系半导体层，经由栅极绝缘膜而与第三GaN系半导体层、低杂质浓度区域、第一 GaN系半导体层相邻地设置；第一电极，设置在第三GaN系半导体层上；第二电极，设置在高杂质浓度区域上；以及第三电极，设置在第一 GaN系半导体层的与第二 GaN系半导体层相反的一侧。
[0026]图1是表示作为本实施方式的半导体装置的MOSFET的构成的模式截面图。该MOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属氧化物半导体场效应晶体管)100是以电子为载流体的η沟道型晶体管。此外，M0SFET100是使载流体在半导体基板的表面侧的源电极与背面侧的漏电极之间移动的纵型晶体管。
[0027]该MOSFET100在η型的GaN基板(GaN系半导体)12上具备η型的GaN层(第一 GaN系半导体层)14。
[0028]η型的GaN基板12例如是(0001)基板。也可以是相对于(0001)偏置的基板。此夕卜，也可以是具备(0001)基板以外的面方位的基板。
[0029]GaN基板12作为M0SFET100的漏极区域发挥功能。GaN基板12例如含有Si (娃)来作为η型杂质。
[0030]GaN基板12的η型杂质浓度例如为lX1018cm —3以上lX102°cm —3以下。GaN基板12的厚度例如为50 μ m以上200 μ m以下。
[0031]η型的GaN层(第一 GaN系半导体层)14是所谓的漂移层。η型的GaN层14例如含有Si (硅)来作为η型杂质。GaN层14的η型杂质浓度例如为5Χ 115以上5Χ 116Cm一3以下。η型的GaN层14的η型杂质浓度比GaN基板12的η型杂质浓度低。η型的GaN层14的膜厚例如为4μπι以上25 μ m以下。
[0032]在η型的GaN层14之上，具备ρ型的GaN层(第二 GaN系半导体层)16。ρ型的GaN层16例如含有Mg (镁)来作为ρ型杂质。ρ型的GaN层16是外延生长层。
[0033]ρ型的GaN层16具备:η型的GaN层14侧的低杂质浓度区域16a ；以及与η型的GaN层14相反一侧的高杂质浓度区域16b。低杂质浓度区域16a作为M0SFET100的沟道区域发挥功能。此外，高杂质浓度区域16b作为用于形成与沟道区域连接的电极的沟道接触区域发挥功能。
[0034]低杂质浓度区域16a的ρ型杂质浓度例如为5X 115以上5X 1016cm —3以下。此夕卜，高杂质浓度区域16b的ρ型杂质浓度例如为IXlO18以上lX 1022cm —3以下。
[0035]低杂质浓度区域16a的膜厚例如为0.5μπι以上2.0ym以下。高杂质浓度区域16b的膜厚例如为50nm以上300nm以下。
[0036]在P型的GaN层(第二 GaN系半导体层)16的与η型的GaN层14相反的一侧，设有η型的GaN层(第三GaN系半导体层)18。η型的GaN层(第三GaN系半导体层)18作为MOSFET100的源极区域发挥功能。
[0037]η型的GaN层18例如含有Si (硅)来作为η型杂质。η型的GaN层(第三GaN系半导体层)18与η型的GaN层14相比η型杂质浓度更高。η型的GaN层18的η型杂质浓度例如为IXlO18以上lX 1022cm — 3以下。
[0038]MOSFET100具备沟槽50，该沟槽50的一端位于η型的GaN层(第三GaN系半导体层)18，另一端位于η型的GaN层(第一 GaN系半导体层)14。沟槽50从η型的GaN层18表面贯穿P型的GaN层16，底部达到η型的GaN层14。沟槽50的深度例如为1.0ym以上2.0 μ m以下。
[0039]并且，栅极绝缘膜28设置在沟槽50的内壁的ρ型的GaN层(第二 GaN系半导体层)16上。栅极绝缘膜28在η型的GaN层18、低杂质浓度区域16a、n型的GaN层14上连续地设置。栅极绝缘膜28例如为硅氧化膜。栅极绝缘膜28的膜厚例如为50nm以上200nm以下。
[0040]在栅极绝缘膜28上形成有栅电极30。栅电极30埋设在沟槽50内。栅电极30例如是掺杂有B (硼)的ρ型多晶硅，或者掺杂有P (磷)的η型多晶硅。栅电极30除了能够应用多晶硅以外之外，还能够应用金属硅化物、金属等。
[0041]在栅电极30上形成有例如由硅氧化膜形成的层间绝缘膜32。
[0042]栅电极30构成为，一端位于η型的GaN层(第三GaN系半导体层)18或者比η型的GaN层(第三GaN系半导体层)18靠上方，另一端位于η型的GaN层(第一 GaN系半导体层)14，经由栅极绝缘膜28而与η型的GaN层(第三GaN系半导体层)18、低杂质浓度区域16a、η型的GaN层(第一 GaN系半导体层)14相邻地设置。
[0043]并且，在η型的GaN层(第三GaN系半导体层)18上设有第一电极(第一源电极)22。第一电极(第一源电极)22具备例如Ti (钛)/Α1 (铝)/Ti (钛)的层叠构造。
[0044]此外，在ρ型的GaN层(第二 GaN系半导体层)16的高杂质浓度区域16b上设有第二电极(第二源电极)24。第二电极(第二源电极)24具备例如Ni (镍)/Ag (银)/Ti (钛)的层叠构造。
[0045]而且，设置有用于将第一电极(第一源电极)22和第二电极(第二源电极)24电连接的垫片电极26。垫片电极26具备例如Ti (钛)/Α1 (铝)的层叠构造。
[0046]此外，在η型的GaN层14的与P型的GaN层(第二 GaN系半导体层)16相反的一侧、η型的GaN基板12的与η型的GaN层14相反的一侧，设置有第三电极(漏电极)36。第三电极(漏电极)36具备例如Ti (钛)/Α1 (铝)/Ti (钛)的层叠构造。
[0047]图2是表示作为本实施方式的变形例的半导体装置的MOSFET的构成的模式截面图。如图所示，栅电极30的一端与η型的GaN层(第三GaN系半导体层)18的上端位于同一面。
[0048]接下来，对本实施方式的半导体装置的制造方法进行说明。
[0049]本实施方式的半导体装置的制造方法中，在η型的第一 GaN系半导体层上，通过使源气中的P型杂质浓度从低浓度向高浓度变化，从而，利用外延生长法形成具有第一 GaN系半导体层侧的低杂质浓度区域和与第一 GaN系半导体层相反一侧的高杂质浓度区域的ρ型的第二 GaN系半导体层，形成设置于第二 GaN系半导体层的与第一 GaN系半导体层相反的一侧的η型的第三GaN系半导体层,形成一端位于第三GaN系半导体层、另一端位于第一GaN系半导体层的第一沟槽，在第一沟槽的内壁的第三GaN系半导体层、低杂质浓度区域及第一 GaN系半导体层上形成栅极绝缘膜，在栅极绝缘膜上形成栅电极，在第三GaN系半导体层上形成第一电极，在高杂质浓度区域上形成第二电极，在第一 GaN系半导体层的与第二GaN系半导体层相反的一侧形成第三电极。
[0050]图3?图6是表示本实施方式的半导体装置的制造方法的模式截面图。
[0051]首先，作为η型杂质，准备包含例如IX 1018cm — 3以上lX102°cm —3以下的Si (硅)的η型的GaN基板12。
[0052]接下来，在η型的GaN基板12上，利用外延生长法，形成作为η型杂质而包含例如5 X 115以上5Χ 1016cm — 3以下的S1、且膜厚为例如5μπι以上20 μ m以下的高电阻的η型的GaN层(第一 GaN系半导体层)14。外延生长例如通过MOCVD (Metal Organic ChemicalVapor Deposit1n:金属有机化学气相沉积)法来进行。
[0053]然后，在η型的GaN层14上，利用外延生长法，形成P型的GaN层(第二 GaN系半导体层)16。在形成ρ型的GaN层(第二 GaN系半导体层)16时,通过使源气中的ρ型杂质浓度从低浓度向高浓度变化，来形成η型的GaN层14侧的低杂质浓度区域16a和与η型的GaN层14相反一侧的高杂质浓度区域16b (图3)。
[0054]ρ型杂质例如为Mg (镁)。此外，源气例如为三甲基镓(TMG)、氨气(NH3),源气中的P型掺杂剂例如是双环戊二烯基镁(Cp2Mg)。
[0055]调整源气中的ρ型杂质浓度，以使低杂质浓度区域16a中的ρ型杂质浓度例如为5X 115以上5XlO16cnT3以下。之后，切换源气中的ρ型杂质浓度，以使高杂质浓度区域16b中的ρ型杂质浓度例如为IXlO18以上lX 1022cm — 3以下。
[0056]低杂质浓度区域16a的膜厚例如设为0.5 μ m以上2.0 μ m以下。高杂质浓度区域16b的膜厚例如设为50nm以上300nm以下。
[0057]然后，形成η型的GaN层(第三GaN系半导体层)18,该η型的GaN层(第三GaN系半导体层)18设置在ρ型的GaN层(第二 GaN系半导体层)16的与η型的GaN层14相反的一侧，与η型的GaN层(第一 GaN系半导体层)14相比η型杂质浓度更高。
[0058]在形成η型的GaN层18时，首先，利用基于光刻和蚀刻的图案形成，形成例如硅氧化膜的第一掩模构件42。将该第一掩模构件42作为离子注入掩模来使用，将作为η型杂质的Si向ρ型的GaN层(第二 GaN系半导体层)16进行离子注入(图4)。
[0059]结果，η型的GaN层(第三GaN系半导体层)18中含有与P型的GaN层(第二 GaN系半导体层)16、特别是高杂质浓度区域16b大致相同浓度的ρ型杂质。
[0060]接下来，为了 η型杂质的活性化而进行退火。该退火例如将氩(Ar)气体作为环境气体来使用，使用了加热温度100(TC这样的条件。
[0061]接下来,形成一端位于η型的GaN层(第三GaN系半导体层)18、另一端位于η型的GaN层(第一 GaN系半导体层)14的第一沟槽50 (图5)。在形成第一沟槽50时，利用基于光刻和蚀刻的图案形成，形成例如硅氧化膜的第二掩模构件44。将该第二掩模构件44作为掩模，利用例如RIE (Reactive 1n Etching:反应离子蚀刻)法，以从η型的GaN层18表面贯穿P型的GaN层16、底部到达η型的GaN层14的方式形成第一沟槽50。沟槽50的深度例如为1.0 μ m以上2.0 μ m以下。
[0062]接下来，在第一沟槽50的内壁的η型的GaN层(第三GaN系半导体层)18、低杂质浓度区域16a及η型的GaN层(第一 GaN系半导体层)14上，形成栅极绝缘膜28。栅极绝缘膜 28 是通过利用例如 LPCVD (LowPressure Chemical Vapor Deposit1n:低压化学气相沉积)法堆积硅氧化膜来形成的。栅极绝缘膜28的膜厚例如为50nm以上200nm以下。
[0063]接下来，在栅极绝缘膜28上形成栅电极30 (图6)。在栅电极30的形成时，利用例如 LPCVD (Low Pressure Chemical Vapor Deposit1n)法,对惨杂有 B (硼)的 P 型多晶硅进行堆积。然后，通过光刻和蚀刻，进行P型多晶硅的图案形成。
[0064]接下来，在η型的GaN层(第三GaN系半导体层)18上形成第一电极(第一源电极)22。在第一电极(第一源电极)22的形成时，通过光刻和蚀刻将栅极绝缘膜28的一部分除去。然后，利用例如溅射法，对例如Ti (钛)/Α1 (铝)/Ti (钛)进行堆积。然后，通过光刻和蚀刻，对Ti (钛)/Α1 (铝)/Ti (钛)进行图案形成。然后，利用RTA (Rappid ThermalAnneal:快速热退火)法来进行例如700°C的退火。
[0065]接下来，在P型的GaN层(第二 GaN系半导体层)16的高杂质浓度区域16b上形成第二电极(第二源电极)24。在第二电极(第二源电极)24的形成时，通过光刻和蚀刻，将栅极绝缘膜28的一部分除去。然后，在抗蚀剂的剥离前，通过例如真空蒸镀来对Ni (镍)/Ag (银)/Ti (钛)进行堆积。然后，利用剥离法，以在高杂质浓度区域16b上留下Ni (镍)/Ag (银)/Ti (钛)的方式对Ni (镍)/Ag (银)/Ti (钛)进行剥离。然后，利用RTA (RappidThermal Anneal)法来进行例如60CTC的退火。
[0066]然后，在栅电极30上形成层间绝缘膜32。层间绝缘膜32是通过利用例如PECVD(Plasma Enhanced Chemical Vapor Deposit1n:等离子体增强化学气相沉积)法对娃氧化膜进行堆积来形成的。
[0067]接下来，形成用于将第一电极(第一源电极)22和第二电极(第二源电极)24电连接的垫片电极26。在形成垫片电极26时，例如，通过光刻和蚀刻对第一电极22上和第二电极24上的层间绝缘膜32形成开口。然后，利用溅射法，对例如Ti (钛)/Α1 (铝)进行堆积。然后，利用RTA (RappidThermal Anneal)法进行例如70CTC的退火。
[0068]接下来，在η型的GaN层(第一 GaN系半导体层)14的与P型的GaN层(第二 GaN系半导体层)16相反的一侧，形成第三电极(漏电极)36。换言之,在η型的GaN基板12的背面形成第三电极(漏电极)36。
[0069]例如，在η型的GaN基板12的背面，通过真空蒸镀，对Ti (钛)/Al (招)/Ti (钛)进行堆积。然后，利用激光退火法进行加热处理。
[0070]另夕卜，也可以在形成第三电极(漏电极)36之前，利用例如CMP (ChemicalMecahanical Polishing:化学机械抛光)法对η型的GaN基板12的背面进行薄膜化。例如，对η型的GaN基板12的膜厚进行薄膜化，以使其成为50 μ m以上200 μ m以下。
[0071]通过以上的制造方法，形成了图1所示的M0SFET100。
[0072]在本实施方式中，利用外延生长法形成了包含有高杂质浓度区域16b的ρ型的GaN层(第二 GaN系半导体层)16。由此，提高了高杂质浓度区域16b中的ρ型杂质的活性化率。因此，第二电极(第二源电极)24与高杂质浓度区域16b之间的接触电阻减少。此外，高杂质浓度区域16b的电阻也减少。因此，能够使作为M0SFET100的沟道区域发挥功能的低杂质浓度区域16a的电位稳定化。因此，能够实现动作稳定的M0SFET100。
[0073]例如，在利用离子注入法向GaN系半导体中导入P型杂质来形成P型杂质层的情况下，即使进行用于活性化的热处理，也很难实现高的活性化率。这是因为，由热处理带来的GaN系半导体中的ρ型杂质的扩散变慢，ρ型杂质不易进入到结晶栅格的位点(site)。该情况下，无法减少与形成于P型杂质层上的电极、例如金属电极之间的接触电阻。
[0074]另一方面，在利用外延生长法形成ρ型杂质层的情况下，由于是来自气相的生长，所以P型杂质容易进入到结晶栅格的位点。因此，能够提高P型杂质层中的P型杂质的活性化率。因此，能够减少与形成于P型杂质层上的电极、例如金属电极之间的接触电阻。
[0075]此外，在本实施方式中，不是利用离子注入法而是利用外延生长法来形成ρ型的GaN层(第二 GaN系半导体层)16，由此，能够排除掉因离子注入而引起的结晶缺陷。因此，能够实现接合泄漏电流减少等，能够实现特性优良的M0SFET100。
[0076]此外，在本实施方式中，第一电极22和第二电极24由不同材料形成。通过选择具备分别最适合于η型杂质层、ρ型杂质层的工作函数的材料，能够进一步减少第二电极(第二源电极)24与高杂质浓度区域16b之间的接触电阻。
[0077](第二实施方式)
[0078]本实施方式的半导体装置及半导体装置的制造方法除了第一电极和第二电极是相同材料之外，与第一实施方式同样。因此，对于与第一实施方式重复的内容，省略描述。
[0079]图7是表示作为本实施方式的半导体装置的MOSFET的构成的模式截面图。
[0080]M0SFET200中，η型的GaN层(第三GaN系半导体层)18上的第一电极(第一源电极)22与ρ型的GaN层(第二 GaN系半导体层)16的高杂质浓度区域16b上的第二电极(第二源电极)24是相同材料。第一电极22及第二电极24具备例如Ti (钛)/Α1 (铝)/Ti (钛)的层叠构造。并且，第一电极(第一源电极)22与第二电极(第二源电极)24由相同的层来形成。
[0081]根据本实施方式，第一电极22与第二电极24为相同材料，由此能够简化M0SFET200的制造工序。因此，能够实现生产性优良、低成本的M0SFET200。
[0082](第三实施方式)
[0083]本实施方式的半导体装置及半导体装置的制造方法除了第三GaN系半导体层为外延生长层之外，与第一实施方式同样。因此，对于与第一实施方式重复的内容，省略描述。
[0084]图8是表示作为本实施方式的半导体装置的MOSFET的构成的模式截面图。M0SFET300中，η型的GaN层(第三GaN系半导体层)18为外延生长层。
[0085]接下来，对本实施方式的半导体装置的制造方法进行说明。
[0086]本实施方式的半导体装置的制造方法中，在第一沟槽的形成之前，在第二 GaN系半导体层形成不达到第一 GaN系半导体层的深度的第二沟槽，在第二沟槽内，利用外延生长法形成GaN系半导体层，由此，形成第三GaN系半导体层。
[0087]图9、图10是表示本实施方式的半导体装置的制造方法的模式截面图。
[0088]到ρ型的GaN层(第二 GaN系半导体层)16的形成为止是与第一实施方式相同的。然后，在第一沟槽50的形成之前，在ρ型的GaN层(第二 GaN系半导体层)16形成不达到η型的GaN层(第一 GaN系半导体层)14的深度的第二沟槽52 (图9)。
[0089]在形成第二沟槽52时，利用基于光刻和蚀刻的图案形成，形成例如硅氧化膜的第三掩模构件46。将该第三掩模构件46作为掩模，例如从η型的GaN层18表面起，以底部达到P型的低杂质区域16a并且底部不达到η型的GaN层14的深度，形成第二沟槽52。第二沟槽52的深度例如为0.5 μ m以上且小于1.0 μ m。
[0090]然后，在第二沟槽52内，利用外延生长法，选择性地形成η型的GaN层(第三GaN系半导体层)18。然后,将第三掩模构件46除去(图10)。之后的工序与第一实施方式同样。
[0091]根据本实施方式，利用外延生长法形成η型的GaN层(第三GaN系半导体层)18，由此，提高了 η型杂质的活性化率。因此，第一电极(第一源电极)22与η型的GaN层(第三GaN系半导体层)18之间的接触电阻减少。此外，η型的GaN层(第三GaN系半导体层)18的扩散层电阻也减少。因此，M0SFET300的导通电阻减少。因此，能够实现导通电流高的M0SFET300。
[0092]此外,不是利用离子注入法而是利用外延生长法来形成η型的GaN层(第三GaN系半导体层)18，由此，能够排除掉因离子注入引起的结晶缺陷。因此，能够实现接合泄漏电流减少等那样特性优良的M0SFET300。
[0093](第四实施方式)
[0094]本实施方式的半导体装置及半导体装置的制造方法除了第三GaN系半导体层为AlGaN层之外，与第三实施方式同样。因此，对于与第三实施方式重复的内容，省略描述。
[0095]本实施方式的MOSFET中，第三GaN系半导体层18为η型的AlGaN (氮化铝镓)层。η型的AlGaN层例如含有Si (硅)来作为η型杂质。
[0096]本实施方式的MOSFET能够通过在第二沟槽52内、利用外延生长法除了第三实施方式的η型的GaN层之外还选择性地形成η型的AlGaN层来制造。
[0097]在本实施方式的MOSFET中，第三GaN系半导体层18与第二 GaN系半导体层16的界面为GaN/AlGaN的异质接合。因此，在该界面产生二维电子气体(2DEG)。因此，源极区域中的电子密度及电子移动度提高。因此，能够实现导通电流高的M0SFET。
[0098](第五实施方式)
[0099]本实施方式的半导体装置及半导体装置的制造方法除了第三GaN系半导体层为第二 GaN系半导体层侧的GaN层与GaN层上的AlGaN层的层叠构造之外，与第三实施方式同样。因此，对于与第三实施方式重复的内容，省略描述。
[0100]图11是表示作为本实施方式的半导体装置的MOSFET的构成的模式截面图。M0SFET400中，第三GaN系半导体层18为无掺杂(i型)的GaN层18a与η型的AlGaN (氮化铝镓)层18b的层叠构造。η型的AlGaN层18b含有例如Si (硅)来作为η型杂质。
[0101]图12是表示本实施方式的半导体装置的制造方法的模式截面图。本实施方式的M0SFET400能够通过在第二沟槽52内、利用外延生长法除了第三实施方式的η型的GaN层之外还连续地选择性地形成i型的GaN层18a与η型的AlGaN层18b来制造。
[0102]在本实施方式的M0SFET400中，无掺杂(i型)的GaN层18a与η型的AlGaN (氮化铝镓)层18b的界面成为GaN/AlGaN的异质接合。因此，在该界面产生二维电子气体(2DEG)。因此，源极区域中的电子密度及电子移动度提高。因此，能够实现导通电流高的M0SFET400。
[0103]另外，也可以通过多次交替地层叠GaN层和AlGaN层来形成多个GaN/AlGaN的异质接合。该情况下，在多个界面产生二维电子气体(2DEG)，由此，能够实现导通电流更高的M0SFET400。
[0104](第六实施方式)
[0105]本实施方式的半导体装置的制造方法除了在Si (硅)基板中形成MOSFET之外，与第一实施方式同样。因此，对于与第一实施方式重复的内容，省略描述。
[0106]图13、图14是表示本实施方式的半导体装置的制造方法的模式截面图。
[0107]首先，准备Si (硅)基板10。Si (硅)基板10的表面例如是(111)面。表面也可以相对于(111)面偏置。
[0108]接下来，在Si (硅)基板10上，利用外延生长法形成缓冲层11。缓冲层11例如为AlN (氮化铝)。缓冲层11利用例如MOCVD法来形成。
[0109]接下来，在缓冲层11上，利用外延生长法形成η型的GaN基板(GaN系半导体)12。并且，在η型的GaN基板12上形成有η型的GaN层(第一 GaN系半导体层)14、ρ型的GaN层(第二 GaN系半导体层)16 (图13)。
[0110]然后，利用与第一实施方式同样的制造方法，形成有栅电极30 (图14)。然后，第三电极(漏电极)36的形成之前，与第一实施方式同样地进行制造。
[0111]并且，在第三电极(漏电极)36的形成之前,利用例如CMP (Chemical MecahanicalPolishing)法将Si (硅)基板10及缓冲层11除去。
[0112]然后，在露出的η型的GaN基板12的背面形成第三电极(漏电极)36。
[0113]通过本实施方式的半导体装置的制造方法，也能够与第一实施方式同样地实现动作稳定的MOSFET。
[0114]在实施方式中以MOSFET为例进行了说明，但是也能够将本发明应用到MOSFET以外的器件中，例如在纵型IGBT等中也能够应用本发明。
[0115]以上说明了本发明的几个实施方式，但是这些实施方式指示作为例子而提示，并不意欲限定发明的范围。这些新的实施方式能够以其他各种方式来实施，在不脱离发明的宗旨的范围内能够进行各种省略、置换及变更。这些实施方式及其变形包含在发明的范围及宗旨内，并且包含在权利要求书所记载的发明及其等同的范围内。
【权利要求】
1.一种半导体装置，其特征在于，具备: η型的第一 GaN系半导体层； P型的第二 GaN系半导体层，设置在所述第一 GaN系半导体层上，具有所述第一 GaN系半导体层侧的低杂质浓度区域和与所述第一 GaN系半导体层相反一侧的高杂质浓度区域；η型的第三GaN系半导体层，设置在所述第二 GaN系半导体层的与所述第一 GaN系半导体层相反的一侧； 栅电极，一端位于所述第三GaN系半导体层或者比所述第三GaN系半导体层靠上方，另一端位于所述第一 GaN系半导体层，经由栅极绝缘膜与所述第三GaN系半导体层、所述低杂质浓度区域、所述第一 GaN系半导体层相邻地设置； 第一电极，设置在所述第三GaN系半导体层上； 第二电极，设置在所述高杂质浓度区域上；以及 第三电极，设置在所述第一 GaN系半导体层的与所述第二 GaN系半导体层相反的一侧。
2.如权利要求1所述的半导体装置，其特征在于， 所述第二 GaN系半导体层为外延生长层。
3.如权利要求1所述的半导体装置，其特征在于， 所述第三GaN系半导体层中含有P型杂质。
4.如权利要求1所述的半导体装置，其特征在于， 所述第三GaN系半导体层中包含AlGaN层。
5.如权利要求4所述的半导体装置，其特征在于， 所述第三GaN系半导体层为所述第二 GaN系半导体层侧的GaN层与所述GaN层上的所述AlGaN层的层叠构造。
6.如权利要求1所述的半导体装置，其特征在于， 所述第一电极与所述第二电极为相同材料。
7.如权利要求1所述的半导体装置，其特征在于， 所述第一电极与所述第二电极为不同材料。
8.如权利要求1所述的半导体装置，其特征在于， 所述第三GaN系半导体层为外延生长层。
9.一种半导体装置，其特征在于，具备: η型的第一 GaN系半导体层； P型的第二 GaN系半导体层，设置在所述第一 GaN系半导体层上，具有所述第一 GaN系半导体层侧的低杂质浓度区域和与所述第一 GaN系半导体层相反一侧的高杂质浓度区域；η型的第三GaN系半导体层，设置在所述第二 GaN系半导体层的与所述第一 GaN系半导体层相反的一侧； 沟槽，一端位于所述第三GaN系半导体层，另一端位于所述第一 GaN系半导体层； 栅极绝缘膜，设置在所述沟槽的内壁的、所述第三GaN系半导体层、所述低杂质浓度区域及所述第一 GaN系半导体层上； 栅电极，设置在所述栅极绝缘膜上； 第一电极，设置在所述第三GaN系半导体层上； 第二电极，设置在所述高杂质浓度区域上；以及 第三电极，设置在所述第一 GaN系半导体层的与所述第二 GaN系半导体层相反的一侧。
10.如权利要求9所述的半导体装置，其特征在于， 所述第二 GaN系半导体层为外延生长层。
11.如权利要求9所述的半导体装置，其特征在于， 所述第三GaN系半导体层中含有P型杂质。
12.如权利要求9所述的半导体装置，其特征在于， 所述第三GaN系半导体层中包含AlGaN层。
13.如权利要求12所述的半导体装置，其特征在于， 所述第三GaN系半导体层为所述第二 GaN系半导体层侧的GaN层与所述GaN层上的所述AlGaN层的层叠构造。
14.如权利要求9所述的半导体装置，其特征在于， 所述第一电极与所述第二电极为相同材料。
15.如权利要求9所述的半导体装置，其特征在于， 所述第一电极与所述第二电极为不同材料。
16.一种半导体装置的制造方法，其特征在于， 在η型的第一 GaN系半导体层上，通过使源气中的P型杂质浓度从低浓度向高浓度变化，来利用外延生长法形成具有所述第一 GaN系半导体层侧的低杂质浓度区域和与所述第一 GaN系半导体层相反一侧的高杂质浓度区域的P型的第二 GaN系半导体层； 形成在所述第二 GaN系半导体层的与所述第一 GaN系半导体层相反的一侧设置的η型的第三GaN系半导体层； 形成一端位于所述第三GaN系半导体层、另一端位于所述第一 GaN系半导体层的第一沟槽； 在所述第一沟槽的内壁的所述第三GaN系半导体层、所述低杂质浓度区域及所述第一GaN系半导体层上形成栅极绝缘膜； 在所述栅极绝缘膜上形成栅电极； 在所述第三GaN系半导体层上形成第一电极； 在所述高杂质浓度区域上形成第二电极； 在所述第一 GaN系半导体层的与所述第二 GaN系半导体层相反的一侧形成第三电极。
17.如权利要求16所述的半导体装置的制造方法，其特征在于， 通过向所述第二 GaN系半导体层离子注入η型杂质，来形成所述第三GaN系半导体层。
18.如权利要求16所述的半导体装置的制造方法，其特征在于， 在所述第一沟槽形成之前，在所述第二 GaN系半导体层形成未到达所述第一 GaN系半导体层的深度的第二沟槽，在所述第二沟槽内利用外延生长法形成GaN系半导体层，由此，形成所述第三GaN系半导体层。
19.如权利要求18所述的半导体装置的制造方法，其特征在于， 所述GaN系半导体层为AlGaN层。
20.如权利要求18所述的半导体装置的制造方法，其特征在于， 所述GaN系半导体层为GaN层与所述GaN层上的AlGaN层的层叠构造。
【文档编号】H01L21/336GK104425570SQ201410051942
【公开日】2015年3月18日 申请日期:2014年2月14日 优先权日:2013年9月11日
【发明者】吉冈启, 杉山亨, 齐藤泰伸, 津田邦男 申请人:株式会社东芝