用于连接管芯的互连结构及其制造方法

用于连接管芯的互连结构及其制造方法
【专利摘要】本发明公开一种结构，该结构包括第一芯片，第一芯片具有第一衬底以及位于第一衬底下方的第一介电层，其中第一金属垫位于第一介电层中。第二芯片包括第二衬底、位于第二衬底上方并且接合至第一介电层的第二介电层以及位于第二介电层中的第二金属垫。导电插塞包括从第一衬底的顶面延伸至第一金属垫的顶面的第一部分以及从第一金属垫的顶面延伸至第二金属垫的顶面的第二部分。第二部分的边缘与第一金属垫的侧壁物理接触。介电层将导电插塞的第一部分与多个第一介电层间隔开。本发明公开了用于连接管芯的互连结构及其制造方法。
【专利说明】用于连接管芯的互连结构及其制造方法
[0001]交叉参考
[0002]本申请要求于2013年3月12日提交的名称为“Interconnect Structure andMethod”的美国临时申请N0.61/777,870的权益，并为2013年3月15提交的名称为“Interconnect Structure and Method” 的共同待决的美国专利申请 N0.13/839，860 的部分继续申请，其全部内容结合于此作为参考。

【技术领域】
[0003]本发明总的来说涉及半导体领域，更具体地，涉及用于连接管芯的互连结构及其制造方法。

【背景技术】
[0004]由于多种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体工业经历了快速的发展。很大程度上，集成密度的提高来自于最小部件尺寸的不停减小(例如，将半导体工艺节点朝亚20nm节点缩小)，这允许更多的组件集成到给定面积中。由于小型化的需求，更高的速度和更大的带宽以及低功率消耗以及潜在因素近期已经增长，对半导体管芯的更小以及更有创造性的封装技术的需求不断增长。
[0005]由于半导体工艺更加进步，出现了作为有效备选的堆叠半导体器件，从而进一步减小半导体器件的物理尺寸。在堆叠半导体器件中，诸如逻辑、存储、处理器电路等的有源电路等被制造在不同的半导体晶圆上。两个或更多半导体晶圆可被安装在彼此的顶部上以进一步减小半导体器件的形状因数。
[0006]两个半导体晶圆可通过适合的接合技术接合在一起。通常使用的接合技术包括直接接合、化学激活接合、等离子体激活接合、阳极接合，共晶接合、玻璃粉接合、粘合接合、热压缩接合、反应接合等。一旦两个半导体晶圆接合在一起，两个半导体晶圆之间的界面可在堆叠半导体晶圆之间提供导电通路。
[0007]可通过使用堆叠半导体器件来获得更高的密度是堆叠半导体器件的一个优点。此夕卜，堆叠半导体器件可获得更小的形状因数、高成本效益、增长的性能以及较低的功率消耗。


【发明内容】

[0008]根据本发明的一个方面，提供了一种集成电路结构，包括:第一半导体芯片，包括第一衬底、位于第一衬底下方的多个第一介电层、和位于多个第一介电层的一个介电层中的第一金属垫；第二半导体芯片，包括第二衬底、位于第二衬底上方的多个第二介电层、和位于多个第二介电层的一个介电层中的第二金属垫，第一介电层的底层接合至多个第二介电层的顶层；导电插塞，将第一金属垫电连接至第二金属垫，导电插塞包括从第一衬底的顶面延伸至第一金属垫的顶面的第一部分、和从第一金属垫的顶面延伸至第二金属垫的顶面的第二部分，第二部分的边缘与第一金属垫的侧壁物理接触；以及第一电介质层，形成围绕导电插塞的第一部分的环，第一电介质将导电插塞的第一部分与多个第一介电层分隔开。
[0009]优选地，该集成电路结构还包括:环绕第一电介质层的第二电介质层，第二电介质层具有位于第一衬底上方的顶部以及与第一衬底的底面齐平的底面。
[0010]优选地，导电插塞的第一部分还包括:位于第一衬底中的第一子部分；以及位于多个第一介电层中的第二子部分，第一子部分的宽度等于或者大于第二子部分的宽度。
[0011]优选地，第一电介质层具有与第一金属垫的顶面相接触的底面。
[0012]优选地，导电插塞持续从第一衬底的顶面延伸至第二金属垫的顶面。
[0013]优选地，导电插塞包括:从第一衬底的顶面延伸至第二金属垫的顶面的导电阻挡层；以及被导电阻挡层所包围的填充金属。
[0014]优选地，第一半导体芯片包括图像传感器，并且第二半导体芯片包括专用集成电路(ASIC)。
[0015]根据本发明的另一方面，提供了一种集成电路结构，包括:第一半导体芯片，包括第一衬底、位于第一衬底下方的多个第一介电层、和位于多个第一介电层的一个介电层中的第一金属垫；第二半导体芯片，包括第二衬底、位于第二衬底下方的多个第二介电层、和位于多个第二介电层中的第二金属垫，多个第一介电层的底层接合至多个第二介电层的顶层；导电插塞，将第一金属垫电连接至第二金属垫，导电插塞包括贯穿第一衬底的第一部分、位于多个第一介电层中的第二部分、和延伸到第一金属垫的开口中的第三部分，该开口被第一金属垫所环绕，第三部分延伸至第二金属垫的顶面；以及第一电介质层，环绕导电插塞的第一部分和第二部分，第一电介质层的整体都高于第一金属垫的顶面。
[0016]优选地，该集成电路结构还包括:环绕第一电介质层的第二电介质层，第二电介质层的整体都基本上高于第一衬底的底面。
[0017]优选地，第二电介质层还包括覆盖第一衬底的额外部分。
[0018]优选地，第二电介质层还包括延伸至导电插塞的第二部分的外部的下方的部分。
[0019]优选地，第一电介质层还包括延伸至导电插塞的第一部分的外部的下方的部分。
[0020]优选地，第一电介质层还包括覆盖第一衬底的额外部分。
[0021]优选地，第一半导体芯片包括图像传感器，并且第二半导体芯片包括专用集成电路(ASIC)。
[0022]根据本发明的又一方面，提供了一种方法，包括:将第一芯片接合至第二芯片，其中第一芯片中的多个第一介电层的底面接合至第二芯片中的多个第二介电层的顶面；在第一芯片的第一衬底中形成第一贯通开口 ；在第一开口的底部和侧壁上形成第一电介质层；对第一电介质层和多个第一介电层的上部进行蚀刻以形成第二开口，其中多个第一介电层中的第一金属垫暴露于第二开口 ；在第二开口的底部和侧壁上形成第二电介质层；蚀刻第二开口中的第二电介质层的底部，而保留第二电介质层的侧壁部分；形成从第一金属垫的顶面向下延伸至第二芯片中的第二金属垫的第三开口，第三开口被第一金属垫所环绕，并且第一开口、第二开口以及第三开口形成连续的开口 ；以及填充导电材料以在第一开口、第二开口以及第三开口中形成导电插塞从而形成接触插塞，其中第一金属垫通过接触插塞电连接至第二金属垫。
[0023]优选地，该方法还包括:在导电插塞上方形成第三介电层；以及由相应的晶圆切割出第一芯片和第二芯片，在切割步骤之后，导电插塞的整个顶面与第三介电层相接触，并且没有导电部件贯穿第三介电层以连接至导电插塞。
[0024]优选地，导电插塞包括:导电阻挡层，导电阻挡层与第一金属垫的内边缘物理接触；以及被导电阻挡层环绕的填充金属。
[0025]优选地，形成导电插塞包括:对导电材料执行化学机械抛光(CMP)，在CMP期间将第一电介质层用作CMP停止层。
[0026]优选地,形成导电插塞包括:对导电材料进行化学机械抛光(CMP),在CMP期间将所述第二电介质层用作为CMP停止层。
[0027]优选地，第一芯片为包括图像传感器的图像传感器芯片，第一金属垫电连接至图像传感器，并且第二芯片包括专用集成电路(ASIC)，第二金属垫电连接至ASIC。

【专利附图】

【附图说明】
[0028]为更完整的理解本发明实施例及其优点，现将结合附图所进行的以下描述作为参考，其中:
[0029]图1至图11示出了根据一些示例性实施例的形成连接两个管芯的互连结构的中间阶段的截面图；
[0030]图12示出了根据可选实施例的包括连接两个管芯的互连结构的器件，其中围绕接触插塞的介电层并不延伸覆盖相应的衬底；
[0031]图13示出了根据可选实施例的包括连接两个管芯的互连结构的器件，其中用于互连的金属垫是两个被接合的管芯之间的界面；
[0032]图14示出了根据本发明多个实施例的包括堆叠晶圆结构的背照式图像传感器的示意图；以及
[0033]图15A至MD示出了根据本发明多个实施例的多个金属垫的顶视图，其中金属垫用于形成接触插塞。

【具体实施方式】
[0034]下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
[0035]根据多个示例性实施例提供了互连两个堆叠管芯的互连结构及它的形成方法。示出了形成互连结构的中间阶段。讨论实施例的变型。在多个示图和说明性的实施例中，相似的参考标记用于指代相似的元件。
[0036]图1示出了在根据本发明多个实施例的接合工艺之前的堆叠半导体的截面图。第一半导体晶圆110和第二半导体晶圆210都包括半导体衬底(例如，第一衬底102和第二衬底202)以及形成在半导体衬底上方的多个互连结构(例如，金属垫106、108、206和208)。第一半导体晶圆110被作为一个实例以示出在接合工艺之前的半导体晶圆的具体结构。在接下来的论述中，将参考金属垫106来论述细节。对金属垫106执行的工艺同样也针对金属垫108进行。
[0037]如图1中所示，第一半导体晶圆110可包括第一衬底102和形成在第一衬底102下面的多个金属间介电层104。此外，多条金属线(未示出)形成在每个介电层104中，其中金属通孔和接触插塞(未示出)将多条金属线互连。根据一些实施例，金属垫106形成在金属间介电层104中。尽管图1示出了金属垫106形成在介电层104的中间层中，但是金属垫106可形成在任一介电层104中。
[0038]第一衬底102可由硅形成，尽管它还可以由其他III族、IV族和/或族V的元素形成，诸如硅、锗、镓、砷和它们的组合。此外，可使用的其他衬底包括多层衬底、梯度衬底、混合取向衬底，它们的任意组合等等。
[0039]第一衬底102还可以另外包括各种金属电路(未不出)。形成在第一衬底102上的电路可为适用于特定应用的任何类型的电路。根据一些实施例，电路可包括各种η型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等等。
[0040]电路可被互连以执行一个或多个功能。功能可包括存储结构、处理结构、传感器、放大器、配电、输入/输出电路等等。本领域普通技术人员将理解上述例子仅为示例性目的而提供并且并不意图将它们局限于任何特定的应用。
[0041]可通过任何适合的形成工艺(例如，使用蚀刻的光刻、镶嵌、双镶嵌等)来制造金属垫106，并且可使用适合的传导材料(诸如铜、铝、铝合金、铜合金等等)来形成金属垫106。图15Α至图MD示出了金属垫106的一些示例性顶视图，它们示出了金属垫106形成环，其中在金属垫中具有开口。因此，金属垫106的示例性的两部分(图1)是集成的金属垫的部分。
[0042]如图1中所示，第一半导体晶圆110将被堆叠在第二半导体晶圆210之上。第一半导体晶圆110和第二半导体晶圆210通过适合的接合技术接合到一起，诸如可以包括氧化物-氧化物接合的直接接合。根据一些实施例，在直接接合工艺中，半导体晶圆110和210的表层为氧化物层(例如，氧化硅)，其可通过熔融接合来相互接合。
[0043]图2示出了根据本发明各种实施例的图1所示半导体器件在底部抗反射涂布(BARC)层形成在第一半导体晶圆的上方并且对第一半导体晶圆的衬底应用图案化工艺之后的截面图。BARC层112形成在第一衬底102的背面上。在整个说明书中，第一衬底102与BARC层112相邻的面被称作为第一衬底102的背面。BARC层112可由氮化物材料、有机材料、氧化物材料等形成。可以使用适合的技术(诸如化学汽相沉积(CVD)等)形成BARC层 112。
[0044]可使用适合的沉积和光刻技术将图案化的掩模(诸如光刻胶掩模)形成在BARC层112上方。适合的蚀刻工艺(诸如反应离子蚀刻(RIE)或其他干蚀刻、各向异性湿蚀刻、或任何其他适合的各向异性蚀刻或图案化工艺)可以应用于第一半导体晶圆110的第一衬底102。因此，多个贯通开口 114和116形成在第一衬底102中。
[0045]图3示出了根据本发明各个实施例的图2所示半导体器件在介电层被沉积在半导体器件上方之后的截面图。如图3中所示，介电层(也称电介质层)302形成在开口 114和116的底部和侧壁上。此外，介电层302形成在BARC层112的上方。
[0046]介电层302可由可用于集成电路制造的多种介电材料形成。例如，介电层302可由二氧化硅、氮化硅、氮氧化硅、碳化硅等形成。此外，前述介电材料的组合还可用于形成介电层302。根据一些实施例，可使用诸如化学汽相沉积(CVD)方法的适合技术来形成介电层302。
[0047]图4示出了根据本发明多个实施例的图3所示半导体器件在掩模层形成在半导体器件上方之后的截面图。图案化掩模402形成在开口 114和116 (图3所示)的侧壁上。如图4所示，在沿着开口 114和116的侧壁形成图案化掩模402之后，形成两个新的开口 404和406。图案化掩模402可为光刻胶层。使用适合的沉积和光刻技术将图案化掩模402形成在半导体器件的顶面上。
[0048]图5示出了根据本发明各个实施例的图4所示半导体器件在蚀刻工艺应用于半导体器件之后的截面图。可以执行适合的蚀刻工艺(诸如干蚀刻、各向异性湿蚀刻、或任何其他适合的各向异性蚀刻或图案化工艺)来形成开口 504和506。开口 504和506是开口 404和406的相应延伸。如图5所示，当露出金属垫106时，蚀刻停止。
[0049]在一些实施例中，如图5所示，金属垫106用于确定何时应停止蚀刻。当露出金属垫106时，蚀刻停止而不蚀穿该金属垫。在一些实施例中，金属垫106被部分蚀刻掉，进而形成凹槽，诸如凹槽502。在金属垫106的蚀刻中，金属垫106中的金属原子可被派射至介电层104的侧壁。因此，凹槽502的深度可被控制为尽量小，从而减少不期望的金属原子溅射至介电层104的侧壁上。
[0050]图6示出了根据本发明各个实施例的图5所示半导体器件在剩余的光刻胶层402被去除之后的截面图。可以使用适合的光刻胶剥离技术(诸如化学溶剂清洗、等离子体灰化、干式剥离等)的技术来去除图5所示剩余的光刻胶层402。
[0051]参考图7，介电层602形成在开口 404和504的底部和侧壁上，并且可形成在介电层302的上方。介电层302可由二氧化硅、氮化硅、氮氧化硅、碳化硅等形成。此外，前述介电材料的组合还可用于形成介电层302。根据一些实施例，可使用诸如等离子体增强CVD(PECVD)、高密度等离子体CVD (HDPCVD)JgSCVD (LPCVD)等的适合技术来形成介电层602。介电层302和602可使用相同的介电材料或不同的介电材料来形成。
[0052]参考图8，执行进一步的各向异性蚀刻以向下延伸开口 504和506。因此形成了开口 508和510。在蚀刻工艺中，使用攻击介电层602但并不攻击金属垫106的蚀刻气体。因此，金属垫106在蚀刻工艺中充当硬掩模层(因此金属垫106在后文也被称作硬掩模层106)。在一些实施例中，在没有形成其它蚀刻掩模的情况下进行各向异性蚀刻。在这些实施例中，介电层602的水平部分505还可在蚀刻步骤中被去除。在可选实施例中，可以形成用于蚀刻工艺的额外掩模(未示出)，并因此可以保留水平部分505。
[0053]继续蚀刻以将开口 508和510延伸至晶圆210的介电层204中。当露出金属垫206和208时，蚀刻结束。有利地，由于介电层602形成在开口 504和506的侧壁上，因此在形成开口 508和510的蚀刻期间，来自金属垫106和108的不期望的溅射金属原子将沉积在介电层602的侧壁上，而不接触介电层104的介电材料(其可为低k介电材料)，因此不会对介电层104的性能产生不利影响。
[0054]图9示出了根据本发明各个实施例的在导电材料填充到开口中之后的截面图。在一些实施例中，导电阻挡层710沉积在开口(例如，图8中的开口 504、506、508和510)的底部和侧壁上。阻挡层710可由钛、氮化钛、钽、氮化钽、它们的组合等形成。在一些实施例中，阻挡层710的厚度可以是均匀的。在可选实施例中，阻挡层710的厚度可以是不均匀的。可使用诸如原子层沉积(ALD)、PECVD、等离子体增强物理汽相沉积(PEPVD)等的适合制造技术来形成阻挡层710。
[0055]此外，种子层(未示出)可沉积在阻挡层710的上方。种子层可由铜、镍、金、它们的组合等来形成。种子层可由诸如PVD、CVD等的适合沉积技术来形成。
[0056]一旦阻挡层710和种子层沉积在开口中，便将包括钨、钛、铝、铜、它们的组合等的导电材料填充在剩余的开口内，以形成导电插塞702和704。在一些实施例中，导电材料可通过电镀工艺填充在开口中。
[0057]图10示出了根据本发明多个实施例的图9所示半导体器件在化学机械抛光(CMP)工艺应用于半导体器件的顶面之后的截面图。执行诸如CMP的平坦化工艺来平坦化半导体器件的顶面。在CMP期间，介电层602可用作CMP停止层。如图10所示，在执行CMP工艺之后，两个导电插塞802和804形成在半导体器件中。导电插塞802和804包括702和704以及相应的环绕导电阻挡物710。导电插塞802将金属垫106和金属线206电互连,并且导电插塞804将金属垫108和金属线208电互连。
[0058]还如图10所示，每个导电插塞(例如，导电插塞802和804)包括三个部分。第一部分从金属线206延伸至金属垫106。第一部分具有图10中所示的宽度W1。第二部分从金属垫106至第一衬底102的正面。第二部分具有图10中所示的宽度W2。第三部分从第一衬底102的正面延伸至第一衬底102的背面。第三部分具有图10中所示的宽度W3。在一些实施例中，W2大于或者等于Wl。W3大于W2。
[0059]图11示出了根据本发明各个实施例的图10所示半导体器件在介电层形成在半导体器件上之后的截面图。介电层902可包括通常使用的介电材料，诸如氮化硅、氮氧化硅、碳氧化硅、碳化硅、它们的组合以及它们的多层。介电层902可通过诸如CVD方法的适合沉积技术沉积在半导体器件的上方。在后续步骤中，接合的晶圆110和210被切割为多个封装件，每个封装件均包括来自晶圆110的芯片和来自晶圆210的芯片。
[0060]在根据一些实施例的最终结构中，接触插塞802和804的顶面的全部与介电层902相接触。因此，当相应的封装件被通电时，没有电流流过接触插塞802和804位于金属垫106和108上方的部分。在可选实施例中，形成电连接件(未示出)以贯穿介电层902来电连接至金属垫106和108。在这些实施例中，电流还可流过接触插塞802和804位于金属垫106和108上方的部分。
[0061]导电插塞(例如，导电插塞802)包括三个部分。第一部分位于衬底102中，该部分包括侧壁上的介电层302和602。因此，由于接触插塞802与衬底102被两个介电层分隔开，因此增加的距离使得插塞802与衬底102之间的寄生电容的期望减小。第二部分位于介电层104中，并且第二部分包括介电层602但并不包括介电层302。第三部分在金属垫106中以及下方，该部分并不包括介电层302和602中的任何一个。因此，接触插塞802(以及导电阻挡层710)与介电层104和204的一些部分的侧壁物理接触，这些部分位于金属垫106的下方。从金属垫106至金属线206的部分在通篇说明书中被称作为三维结构904。
[0062]图11中示出的具有导电插塞802和804的堆叠晶圆的一个有益特征在于，两个半导体晶圆的有源电路通过单个导电插塞(例如，导电插塞802)相互连接。这样的单个导电插塞有助于进一步减小形状因数。此外，相比于由多个导电插塞连接的堆叠半导体器件，图11中示出的连接在两个半导体晶圆之间的单个导电插塞有助于消减功耗并且防止寄生干扰。
[0063]应注意到，虽然图11示出了两个半导体晶圆堆叠在一起，但本领域技术人员将意识到图11中所示的堆叠半导体器件仅为例子。可有多种备选、变型以及更改。例如，堆叠半导体器件可容纳两个以上的半导体晶圆。
[0064]图12示出了根据可选实施例的半导体器件100的截面图。这些实施例与图11中示出的实施例相似，但在图10中示出的CMP期间，介电层602位于介电层302上方的部分也被抛光，并因此在所得到的结构中介电层902与介电层302相接触。在相应的CMP期间，介电层302用做CMP停止层。当这些实施例被用在图像传感器应用中，去除位于衬底102上方的介电层602的水平部分有利地消除了其对图像传感器应用的入射光的不良效应。
[0065]图13示出了根据本发明各个实施例的另一堆叠半导体器件的截面图。堆叠半导体器件100与图11中不出的堆叠半导体器件100相似,但金属垫106被安置于与金属间介电层104和204之间的界面相邻。因此，金属垫106与半导体晶圆210相接触。在可选实施例中，金属垫106可位于任何其他一个介电层104中。图14示出了图11、12和13中示出的封装件的应用的截面图。在这些实施例中，背照式图像传感器100包括两个半导体晶圆，即传感器晶圆110和专用集成电路(ASIC)晶圆210。传感器晶圆110和ASIC晶圆210彼此电连接。
[0066]ASIC晶圆210可包括多个逻辑电路，诸如逻辑电路1206和1208。在一些实施例中，逻辑电路可为模数转换器。逻辑电路还可为用在背照式图像传感器内的其他功能电路。例如，逻辑电路1206和1208可为数据处理电路、存储电路、偏压电路、基准电路、它们的任何组合等等。
[0067]ASIC晶圆210还可包括多个互连层以及嵌入在互连层中的多条金属线1220、1222、1224和1226 (这代表并且包括图11至13中的金属垫206和208)。金属线1220、1222、1224和1226可作为互连结构。如图14所示箭头所指示的，金属线1220、1222、1224和1226提供了逻辑电路1206和1208以及传感器晶圆110之间的信号路径。
[0068]可通过任何适合的形成工艺(例如，使用蚀刻的光刻、镶嵌、双镶嵌等)来制造金属线1220、1222、1224和1226，并且可使用任何适合的导电材料(诸如铜、铝、铝合金、铜合金等)来制造金属线1220、1222、1224和1226。
[0069]通过本领域已知的CMOS工艺技术来制造传感器晶圆110。特别地，传感器晶圆110包括位于硅衬底上方的外延层，硅衬底在背面减薄工艺中被去除直至露出外延层。保留外延层的一部分。P型光刻有源区域以及η型光刻有源区域(均未示出)形成在所保留的外延层中。
[0070]诸如P型光刻有源区域和η型光刻有源区域的光刻有源区域可形成PN结，其可作为光电二极管。如图14所示，图像传感器1110可包括多个光电二极管。
[0071]传感器晶圆110还可包括晶体管(未示出)。特别地，晶体管可生成与撞击光电有源区域的光的强度或亮度有关的信号。根据实施例，晶体管可为传输晶体管。然而，晶体管可为可被用于背照式图像传感器的多种功能晶体管的一个例子。例如，晶体管可包括位于背照式图像传感器内的其他晶体管，诸如复位晶体管、源极跟随器晶体管或选择晶体管。在图像传感器中使用的所有适合的晶体管和结构均包含在实施例的范围内。
[0072]传感器晶圆110可包括多个互连层以及嵌入在互连层中的金属线。金属线1120、1122、1124和1126 (代表并且包括图11至13中的金属垫106和108)可提供传感器晶圆110和ASIC晶圆210之间的信号路径。特别地，由图14所示箭头所指示的，外部信号可通过铜铝垫1112进入背照式图像传感器1200，并通过诸如通孔(未示出)的互连结构到达金属配线(例如，金属线1120)。外部信号可以进一步通过三维结构1210。三维结构1210可为图11至13中示出的三维结构904。
[0073]在外部信号穿过三维结构1210之后，外部信号可通过ASIC晶圆210的金属配线(例如，金属线1220)到达逻辑电路1206。当信号离开逻辑电路1206时，其通过由ASIC晶圆210的金属配线(例如，金属线1222)、三维结构1210以及传感器晶圆110的金属配线(例如，金属线1122)形成的导电路径到达图像传感器1110。
[0074]在图像传感器1110生成信号之后，信号通过由传感器晶圆110的金属配线(例如，金属线1124)、三维结构1210以及ASIC晶圆210的金属配线(例如，金属线1224)形成的路径被发送至逻辑电路1208。
[0075]逻辑电路1206和1208可被连接至铜铝垫1112和1114。如图12所示，铜铝垫1112和1114可形成在传感器晶圆110的背面上。
[0076]可以注意到，图12中示出的铜铝垫1112和1114的位置仅为例子。本领域技术人员将意识到可有许多备选、更改以及变型。例如，铜铝垫1112和1114可形成在ASIC晶圆210的非接合面上。可通过在ASIC晶圆210的非接合面上形成铝铜垫1112和1114来减小背照式图像传感器的形状因数。
[0077]具有形成在ASIC晶圆210的非接合面上的输入/输出终端的一个有益特征在于，背照式图像传感器1200的密度以及量子效率可因此被提高。
[0078]图15A至15D示出了根据本发明多种实施例的硬掩模的多个俯视图。图15A示出了具有圆形的金属垫106，其内部边缘和外部边缘都为圆形。图15B示出了金属垫106的外部边缘为圆形，而金属垫106的内部边缘为矩形(诸如正方形)。图15C示出了金属垫106为环形，内边缘和外边缘都为矩形。图MD示出了金属垫106的外部边缘为环形，而金属垫106的内部边缘为椭圆形，并且金属垫106的外部边缘为矩形(诸如正方形)。
[0079]本发明的实施例具有一些有益的特征。通过在露出金属垫之后形成介电层，在金属垫的后续蚀刻中，溅射的金属离子/原子将不会接触金属间介电层的侧壁。因此消除了金属离子/原子与金属间介电层相混合所造成的不利影响。
[0080]根据一些实施例，一种集成电路结构包括第一半导体芯片，其包括第一衬底、位于第一衬底下方的多个第一介电层以及位于多个第一介电层的一个中的第一金属垫。第二半导体芯片包括第二衬底、位于第二衬底上方并且接合至多个第一介电层的多个第二介电层、以及位于多个第二介电层的一个中的第二金属垫。导电插塞电连接第一金属垫和第二金属垫。导电插塞包括从第一衬底的顶面延伸至第一金属垫的顶面的第一部分、以及从第一金属垫的顶面延伸至第二金属垫的顶面的第二部分。第二部分的边缘与第一金属垫的侧壁物理接触。介电层形成环绕导电插塞的第一部分的环，其中介电层将导电插塞的第一部分与多个第一介电层分隔开。
[0081]根据其他实施例，一种集成电路结构包括第一半导体芯片和第二半导体芯片。第一半导体管芯包括第一衬底、位于第一衬底下方的多个第一介电层、以及在多个第一介电层的一个中的第一金属垫。第二半导体管芯包括第二衬底、位于第二衬底下方的多个第二介电层以及位于多个第二介电层中的第二金属垫。多个第一介电层的底层接合至多个第二介电层的顶层。导电插塞将第一金属垫电连接至第二金属垫。导电插塞包括贯穿第一衬底的第一部分、位于多个第一介电层中的第二部分以及延伸进入第一金属垫的开口中的第三部分，其中第一金属垫环绕开口。第三部分延伸至第二金属垫的顶面。介电层环绕导电插塞的第一部分和第二部分，第一介电层的整体都高于第一金属垫的顶面。
[0082]根据又一其他实施例，一种方法包括将第一芯片接合至第二芯片，其中第一芯片中的多个第一介电层的底面接合至第二管芯中的多个第二介电层的顶面。在第一芯片的第一衬底中形成第一贯通开口。在第一开口的底部和侧壁上形成第一介电层。蚀刻第一介电层和多个第一介电层的上部以形成第二开口，其中多个第一介电层中的第一金属垫暴露于第二开口。在第二开口的底部和侧壁上形成第二介电层。蚀刻第二介电层的位于第二开口内的底部，第二介电层的侧壁部分保留。形成从第一金属垫的顶面向下延伸至第二芯片中的第二金属垫的第三开口，其中第三开口被第一金属垫所环绕。第一开口、第二开口以及第三开口形成连续的开口。填充导电材料以形成第一开口、第二开口以及第三开口中的导电插塞以形成接触插塞，其中第一金属垫通过接触插塞电连接至第二金属垫。
[0083]尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该将这样的工艺、机器、制造、材料组分、装置、方法或步骤包括在范围内。此外，各权利要求构成单独的实施例，并且多个权利要求和实施例的组合也在本发明的范围内。
【权利要求】
1.一种集成电路结构，包括: 第一半导体芯片，包括: 第一衬底； 多个第一介电层，位于所述第一衬底下方；和 第一金属垫，位于所述多个第一介电层的一个介电层中； 第二半导体芯片，包括: 第二衬底； 多个第二介电层，位于所述第二衬底上方，所述第一介电层的底层接合至所述多个第二介电层的顶层；和 第二金属垫，位于所述多个第二介电层的一个介电层中； 导电插塞，将所述第一金属垫电连接至所述第二金属垫，所述导电插塞包括: 第一部分，从所述第一衬底的顶面延伸至所述第一金属垫的顶面；和第二部分，从所述第一金属垫的顶面延伸至所述第二金属垫的顶面，所述第二部分的边缘与所述第一金属垫的侧壁物理接触；以及 第一电介质层，形成围绕所述导电插塞的第一部分的环，所述第一电介质将所述导电插塞的所述第一部分与 所述多个第一介电层分隔开。
2.根据权利要求1所述的集成电路结构，还包括: 环绕所述第一电介质层的第二电介质层，所述第二电介质层具有位于所述第一衬底上方的顶部以及与所述第一衬底的底面齐平的底面。
3.根据权利要求1所述的集成电路结构，其中，所述导电插塞的第一部分还包括: 位于所述第一衬底中的第一子部分；以及 位于所述多个第一介电层中的第二子部分，其中所述第一子部分的宽度等于或者大于所述第二子部分的宽度。
4.根据权利要求1所述的集成电路结构，其中，所述第一电介质层具有与所述第一金属垫的顶面相接触的底面。
5.根据权利要求1所述的集成电路结构，其中，所述导电插塞持续从所述第一衬底的顶面延伸至所述第二金属垫的顶面。
6.根据权利要求1所述的集成电路结构，其中，所述导电插塞包括: 从所述第一衬底的顶面延伸至所述第二金属垫的顶面的导电阻挡层；以及 被所述导电阻挡层所包围的填充金属。
7.根据权利要求1所述的集成电路结构，其中，所述第一半导体芯片包括图像传感器，并且所述第二半导体芯片包括专用集成电路(ASIC)。
8.一种集成电路结构，包括: 第一半导体芯片，包括: 第一衬底； 多个第一介电层，位于所述第一衬底下方；和 第一金属垫，位于所述多个第一介电层的一个介电层中； 第二半导体芯片，包括: 第二衬底；多个第二介电层，位于所述第二衬底下方，所述多个第一介电层的底层接合至所述多个第二介电层的顶层；和 第二金属垫，位于所述多个第二介电层中； 导电插塞，将所述第一金属垫电连接至所述第二金属垫，所述导电插塞包括: 第一部分，贯穿所述第一衬底； 第二部分，位于所述多个第一介电层中；和 第三部分，延伸到所述第一金属垫的开口中，所述开口被所述第一金属垫所环绕，所述第三部分延伸至所述第二金属垫的顶面；以及 第一电介质层，环绕所述导电插塞的所述第一部分和所述第二部分，所述第一电介质层的整体都高于所述第一金属垫的顶面。
9.根据权利要求8所述的集成电路结构，还包括: 环绕所述第一电介质层的第二电介质层，所述第二电介质层的整体都基本上高于所述第一衬底的底面。
10.一种方法，包括: 将第一芯片接合至第二芯片，其中所述第一芯片中的多个第一介电层的底面接合至所述第二芯片中的多个 第二介电层的顶面； 在所述第一芯片的第一衬底中形成第一贯通开口； 在所述第一开口的底部和侧壁上形成第一电介质层； 对所述第一电介质层和所述多个第一介电层的上部进行蚀刻以形成第二开口，其中所述多个第一介电层中的第一金属垫暴露于所述第二开口 ； 在所述第二开口的底部和侧壁上形成第二电介质层； 蚀刻所述第二开口中的所述第二电介质层的底部，而保留所述第二电介质层的侧壁部分； 形成从所述第一金属垫的顶面向下延伸至所述第二芯片中的第二金属垫的第三开口，所述第三开口被所述第一金属垫所环绕，并且所述第一开口、所述第二开口以及所述第三开口形成连续的开口 ；以及 填充导电材料以在所述第一开口、第二开口以及第三开口中形成导电插塞从而形成接触插塞，其中所述第一金属垫通过所述接触插塞电连接至所述第二金属垫。
【文档编号】H01L23/538GK104051424SQ201410055663
【公开日】2014年9月17日 申请日期:2014年2月18日 优先权日:2013年3月12日
【发明者】蔡纾婷, 杨敦年, 刘人诚, 周世培, 陈愉婷, 林佳洁 申请人:台湾积体电路制造股份有限公司