半导体器件及其制造方法
【专利摘要】一种半导体器件包括：层叠组，每个层叠组包括层间绝缘图案和导电图案并且层叠成至少两个层级，其中，绝缘图案和导电图案在衬底之上交替地层叠并且通过缝隙分隔开；以及支撑体，其包括孔并且形成在层叠组之间。
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2013年9月10日向韩国知识产权局提交的申请号为10-2013-0108570的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]各种实施例总体而言涉及半导体器件及其制造方法，更具体而言，涉及三维半导体器件及其制造方法。
【背景技术】
[0004]三维(3D)半导体器件包括层叠成多个层的存储器单元。与二维半导体器件相比，3D半导体器件可以增加集成度，所述二维半导体器件包括在衬底之上以单层布置的存储器单元。
[0005]三维半导体器件可以包括通过缝隙分隔开的层叠结构。层叠结构可以包括在衬底之上交替地层叠的导电图案和绝缘图案。为了增加3D半导体器件的集成度，可以增加在衬底之上层叠的存储器单元的数目。随着层叠的存储器单元的数目增多，构成层叠结构的导电图案和绝缘图案的数目也增加。然而，当形成缝隙以将层叠结构分隔开时，层叠结构可能由于层叠结构的高的高宽比而倾斜。结果，可能难以保证3D半导体器件的可靠性，并且其制造工艺可能变得困难。
【发明内容】
[0006]各种实施例涉及一种可靠性增加并且允许简单制造的半导体存储器件及其制造方法。
[0007]根据本发明的一个实施例的半导体器件可以包括:层叠组，每个层叠组包括层间绝缘图案和导电图案并且层叠成至少两个层级，其中，绝缘图案和导电图案在衬底之上交替地层叠并且通过缝隙分隔开；以及支撑体，其包括孔并且形成在层叠组之间。
[0008]根据本发明的一个实施例的制造半导体器件的方法可以包括以下步骤:交替地层叠第一材料层和第二材料层；形成穿通第一材料层和第二材料层的第一缝隙；形成填充第一缝隙的第三材料层；以及在第一材料层至第三材料层之上形成支撑体、第四材料层、以及第五材料层，其中，穿过支撑体形成孔，在支撑体之上交替地层叠第四材料层和第五材料层，以及穿过第四材料层和第五材料层形成第二缝隙。
[0009]根据本发明的一个实施例，一种存储系统包括存储器控制器以及与存储器控制器耦接的存储器件，其中，所述存储器件包括:层叠组，每个层叠组包括层间绝缘图案和导电图案并且层叠成至少两个层级，其中，绝缘图案和导电图案在衬底之上交替地层叠并且通过缝隙分隔开；以及支撑体，其包括孔并且形成在层叠组之间。
【专利附图】
【附图说明】
[0010]图1是说明根据本发明的一个实施例的半导体器件的分解立体图；
[0011]图2A至图2H是说明根据本发明的一个实施例的制造半导体器件的方法的立体图；
[0012]图3是说明图2H中所示的绝缘结构的立体图；
[0013]图4是说明根据本发明的一个实施例的制造半导体器件的方法的立体图；
[0014]图5A和图5B是说明根据本发明的一个实施例的制造半导体器件的方法的立体图；
[0015]图6是说明根据本发明的一个实施例的制造半导体器件的方法的立体图；
[0016]图7和图8是说明根据本发明的一个实施例的半导体器件的单元结构的立体图；
[0017]图9是说明根据本发明的一个实施例的存储系统的配置的图；以及
[0018]图10是说明根据本发明的一个实施例的计算系统的配置的图。
【具体实施方式】
[0019]在下文中，将参照附图更详细地描述本发明的各种实施例。在附图中，为了便于说明，与实际物理厚度和间距相比夸大了元件之间的厚度和距离。在以下描述中，可能省略了对已知相关功能和组成的详细解释，以避免不必要地对本发明的主题造成歧义。相同的附图标记在说明书和附图中表示相同的元件。
[0020]此外，“连接/耦接”表示一个部件与另一个部件直接耦接或经由其它部件间接耦接。在本说明书中，只要未在句子中特意提及，单数形式可以包括复数形式。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或多个部件、步骤、操作以及元件。
[0021]应当容易理解的是:本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅是“直接在…上”，还指在具有中间特征或中间层的情况下“在某物上”的意思；“在…之上”的意思不仅是指直接在顶部上，还指在具有中间特征或中间层的情况下在某物的顶部上。
[0022]图1是说明根据本发明的一个实施例的半导体器件的分解立体图。在图1中，出于说明的目的，未示出填充缝隙137和支撑体121中的孔125的绝缘层。
[0023]参见图1，根据本发明的一个实施例的半导体器件可以包括第一层叠组和第二层叠组、支撑体121、以及穿透结构145。第一层叠组和第二层叠组可以分别包括第一层叠结构115和第二层叠结构135,第一层叠结构115和第二层叠结构135层叠在衬底(未不出)之上并且布置成至少两个层级。支撑体121可以被插入在第一层叠组和第二层叠组之间。穿透结构145可以穿通第一层叠组115和第二层叠组135以及支撑体121。第一层叠结构115可以包括彼此交替地层叠的第一层间绝缘图案111和第一导电图案131。第二层叠结构135可以包括彼此交替地层叠的第二层间绝缘图案131和第二导电图案133。同一层级中的第一层叠结构115和同一层级中的第二层叠结构135可以分别通过第一缝隙117和第二缝隙137分隔开。在下文中，以下参照第一层叠组和第二层叠组分别包括第一层叠结构115和第二层叠结构135并且布置成两个层级的实例来详细地描述根据本发明的一个实施例的半导体器件。
[0024]每个第一层叠结构115可以包括彼此交替地层叠的第一层间绝缘图案111和第一导电图案113。限定第一层叠结构115之间的边界的第一缝隙117可以延伸穿过第一层间绝缘图案111和第一导电图案113。在第一层叠结构115的与支撑体121相邻的每个最上层可以布置各第一层间绝缘图案111。
[0025]每个第二层叠结构135可以包括彼此交替地层叠的第二层间绝缘图案131和第二导电图案133。限定第二层叠结构135之间的边界的第二缝隙137可以被形成为穿过第二层间绝缘图案131和第二导电图案133。第二缝隙137可以沿着第一缝隙117延伸的方向延伸，并且与第一缝隙117重叠。在第二层叠结构135的与支撑体121相邻的每个最下层可以布置各第二层间绝缘图案131。
[0026]第一导电图案113和第二导电图案133可以用作与存储器单元耦接的字线、或者与选择晶体管耦接的选择线。尽管在图1中未示出，但是与施加外部信号的信号线耦接的接触插塞可以与第一导电图案113和第二导电图案133耦接，使得可以在半导体器件的操作期间施加外部信号。
[0027]支撑体121可以位于第一层叠结构115和第二层叠结构135之间，使得第一缝隙117和第二缝隙137可以不彼此直接接触。支撑体121可以包括孔125，所述孔125沿着第一缝隙117和第二缝隙137延伸的方向彼此分隔开，并且可以与第一缝隙117和第二缝隙137重叠。例如，支撑体121可以形成为网格图案。支撑体121可以包括导电层、氧化硅层、氮化娃层中的任意一种。被配置为支撑体121的导电层的实例可以包括:未掺杂的多晶娃、惨杂的多晶娃等。
[0028]尽管未在图1中示出，但是第一导电图案113和第二导电图案133以及支撑体121可以被阶梯式地图案化。在此实例中，接触插塞可以与第一导电图案113和第二导电图案133以及支撑体121耦接。接触插塞可以根据第一导电图案113和第二导电图案133以及支撑体121的位置而具有不同高度。不同于以上所述，在支撑体121保留作为隔离图案时，接触插塞可以不与支撑体121耦接。
[0029]如上所述，根据本发明的一个实施例，第一缝隙117和第二缝隙137可以不彼此直接耦接，而是可以在第一缝隙117和第二缝隙137之间插入包括孔125的支撑体121时经由孔125耦接。因此，与第一缝隙117和第二缝隙137彼此直接耦接的情况相比，在本发明的一个实施例中，可以防止半导体器件的层叠结构倾斜。结果，可以改善半导体器件的可靠性。
[0030]穿透结构145可以被形成为穿过第二层叠结构135、支撑体121、以及第一层叠结构115。穿透结构145可以沿着第一层叠结构115和第二层叠结构135的纵向布置。穿透结构145可以沿着第一层叠结构115和第二层叠结构135的纵向被布置成单行或锯齿形图案。穿透结构145可以包括沟道层143。每个沟道层143可以穿通第二层叠结构135、支撑体121、以及第一层叠结构115。沟道层143可以提供存储器单元和选择晶体管的沟道区。穿透结构145还可以包括薄膜141。每个薄膜141可以包围每个沟道层143。尽管在图1中未示出，但是薄膜141还可以沿着第一导电图案113的顶表面和底表面以及其接触沟道层143的侧壁而形成。另外，薄膜141可以沿着第二导电图案133的顶表面和底表面以及其接触沟道层143的侧壁形成。薄膜141可以具有包括隧道绝缘层的单层结构，可以具有包括隧道绝缘层和包围隧道绝缘层的数据存储层的双层结构，或者可以具有包括隧道绝缘层、包围隧道绝缘层的数据存储层以及包围数据存储层的阻挡绝缘层的三层结构。
[0031]存储器单元和选择晶体管可以限定在第一导电图案113和第二导电图案133与沟道层143之间的交叉处。因此，根据本发明的一个实施例的半导体器件可以具有沿着沟道层143层叠存储器单元的三维结构。当接触插塞与包括导电层的支撑体121耦接时，在半导体器件的编程或擦除操作期间，通过将偏置电压经由接触插塞施加至支撑体121，电流可以平稳地流入沟道层143。
[0032]图2A至图2H是说明根据本发明的一个实施例的制造半导体器件的方法的立体图。
[0033]参见图2A，可以在衬底(未示出)之上交替地形成第一材料层211和第二材料层213。第一材料层211可以包括绝缘图案材料，第二材料层213可以包括具有与绝缘图案材料不同的刻蚀选择性的牺牲材料。例如，第一材料层211可以包括氧化硅层，第二材料层213可以包括氮化硅层。
[0034]随后，可以穿过第一材料层211和第二材料层213形成第一缝隙217以分离第一材料层211及第二材料层213，成为第一初步层叠结构。第一材料层211和第二材料层213的侧壁可以经由第一缝隙217暴露。
[0035]参见图2B，可以利用第三材料层219来填充第一缝隙217。第三材料层219可以包括如下材料，该材料具有与第一材料层211和随后要形成的支撑体材料层221不同的刻蚀选择性。更具体地，第三材料层219可以包括与第二材料层213相同的材料，或者包括与第二材料层213不同的材料。例如，第三材料层219可以包括氮化硅层或TiN。
[0036]随后，可以在第一材料层至第三材料层211、213以及219之上形成支撑体材料层221。支撑体材料层221可以包括与第一材料层至第三材料层211、213以及219不同的材料。例如，支撑体材料层221可以包括导电层，诸如未掺杂的多晶硅层或掺杂的多晶硅层。
[0037]参见图2C，可以通过将支撑体材料层221图案化来形成孔225，使得孔225可以沿着第一缝隙217布置。结果，可以形成包括孔225的支撑体221A，并且孔225可以沿着第一缝隙217布置且与第一缝隙217重叠。
[0038]此后，可以利用可与第三材料层219大体相同的孔填充材料层227来填充孔225。孔填充材料层227可以包括具有与第一材料层211和支撑体材料层221不同的刻蚀选择性的材料。更具体地，孔填充材料层227可以包括与第二材料层213相同的材料、或者与第二材料层213不同的材料。例如，孔填充材料层227可以包括氮化硅层或TiN。
[0039]参见图2D，可以在包括填充有孔填充材料层227的孔225的支撑体221A之上交替地形成第四材料层231和第五材料层233。第四材料层231可以包括如第一材料层211中的绝缘图案材料。与第二材料层213类似，第五材料层233可以包括具有与绝缘图案材料不同的刻蚀选择性的牺牲材料。更具体地，第四材料层231可以包括氧化硅层，第五材料层233可以包括氮化硅层。
[0040]随后，可以在第四材料层231和第五材料层233之上形成包括开放孔236的刻蚀阻挡图案235。刻蚀阻挡图案235可以是光致抗蚀剂图案，或者可以利用光刻工艺将相对于第四材料层231和第五材料层233具有刻蚀选择性的材料层图案化来形成。
[0041]可以利用刻蚀阻挡图案235作为刻蚀掩模来刻蚀经由开放孔236暴露出的第四材料层231和第五材料层233。因而，可以穿过第四材料层231和第五材料层233形成第一沟道孔239A，使得支撑体221A可以经由第一沟道孔239A开放。在用于形成第一沟道孔239A的刻蚀工艺期间支撑体221A可以用作刻蚀停止层。第一沟道孔239A和支撑体221A的孔225以及第一缝隙217可以不彼此重叠，而是可以彼此偏移。
[0042]参见图2E，可以通过刻蚀经由第一沟道孔239A开放的支撑体221A而穿过支撑体221A形成第二沟道孔239B。随后，可以经由第二沟道孔239B刻蚀第一材料层211和第二材料层213而穿过第一材料层211和第二材料层213形成第三沟道孔239C。因而，可以形成穿通孔239，其中包括第一沟道孔239A、与第一沟道孔239A耦接的第二沟道孔239B、以及与第二沟道孔239B耦接的第三沟道孔239C。第一沟道孔239A、第二沟道孔239B以及第三沟道层239C中的每个可以具有各种截面形状，诸如圆形、椭圆形或多边形。在形成穿通孔239之后，可以去除刻蚀阻挡图案235。
[0043]如所述，根据本发明的一个实施例，用于形成穿通孔239的刻蚀工艺可以包括:形成第一沟道孔239A的刻蚀工艺、形成第二沟道孔239B的刻蚀工艺、以及形成第三沟道孔239C的刻蚀工艺。因此，根据本发明的一个实施例，可以提高穿通孔239的上部宽度和下部宽度的一致性。
[0044]第一沟道孔至第三沟道孔239A、239B以及239C可以利用相同的刻蚀材料形成、或者可以通过在单个腔室中利用不同的刻蚀材料经由单个刻蚀工艺来形成。
[0045]参见图2F，可以在相应的穿通孔239中形成穿透结构245。穿透结构245可以包括沟道层243。例如，可以通过利用诸如硅的半导体层来填充穿通孔239而形成沟道层243。在另一个实例中，可以通过提供半导体层以开放穿通孔的中心部分、并且随后利用绝缘材料填充穿通孔239的中心部分来形成沟道层243。
[0046]穿透结构245还可以包括薄膜241，每个薄膜241可以包围每个沟道层243。在形成沟道层243之前还可以沿着穿通孔239的表面形成每个薄膜241。如上所述，薄膜241可以具有包括隧道绝缘层的单层，可以具有包括隧道绝缘层和包围隧道绝缘层的数据存储层的双层，或者可以具有包括隧道绝缘层、包围隧道绝缘层的数据存储层以及包围数据存储层的阻挡绝缘层的三层结构。隧道绝缘层可以包括氧化硅层，数据存储层可以包括能够捕获电荷的氮化硅层，阻挡绝缘层可以包括氧化物层。
[0047]参见图2G，可以刻蚀图2F所示的第四材料层231和第五材料层233。因而，可以形成第二缝隙237使得第二缝隙237沿着第一缝隙217布置并且与第一缝隙217重叠。第四材料层231及第五材料层233可以经由第二缝隙237分离，成为第二初步层叠结构。图2C所示的孔填充材料227可以经由第二缝隙237而被开放，所述孔填充材料227用于填充图2C所示的形成在支撑体22IA中的孔225。
[0048]随后，可以通过选择性地去除图2C所示的孔填充材料层227和第三材料层219来开放孔225和第一缝隙217。随后，可以通过去除图2F所示的第二材料层213和第五材料层233来形成凹陷区251。在孔填充材料层227和第三材料层219包括与第二材料层213和第五材料层233相同的牺牲材料时，将孔225和第一缝隙217开放的工艺以及形成凹陷区251的工艺可以利用相同的刻蚀工艺来执行。
[0049]如上所述，形成第二缝隙237的工艺、将孔225开放的工艺、以及将第一缝隙217开放的工艺可以利用不同的刻蚀工艺来执行，或者利用相同刻蚀材料的单个刻蚀工艺来执行。
[0050]支撑体221A可以防止第一材料层211和第二材料层213以及第四材料层231和第五材料层233因为在去除了第三材料层219时第一缝隙217和第二缝隙237使高宽比增大而倾斜。更具体地，根据本发明的一个实施例，由于支撑体221A被布置在第一缝隙217和第二缝隙237之间，所以支撑体221A之下的第一材料层211和第二材料层213的高宽比与支撑体221A之上的第四材料层231和第五材料层233的高宽比彼此独立，使得可以防止倾斜。
[0051]参见图2H，可以通过利用导电材料填充凹陷区251来形成导电图案261。
[0052]为了形成导电图案261，首先，可以形成诸如掺杂的多晶硅层、金属层、或金属硅化物层的导电材料，使得可以利用导电材料来填充凹陷区251。导电材料还可以包括阻挡金属层。随后，通过去除形成在图2G所示的第一缝隙217和第二缝隙237中的导电材料以及形成在支撑体221A的上表面或下表面上的导电材料，导电图案261可以保留在凹陷区251中。
[0053]在形成导电图案261之前，还可以沿着凹陷区251的表面形成图2F所示的薄膜241。
[0054]随后，可以通过利用绝缘材料来填充第一缝隙217和第二缝隙237以及图2C所示的孔225来形成绝缘结构271。
[0055]图3是说明图2H中所示的绝缘结构的立体图。
[0056]参见图3，绝缘结构271可以具有板形结构，所述板形结构包括由图2H所示的支撑体221A穿过的孔。
[0057]图4是说明根据本发明的一个实施例的制造半导体器件的方法的立体图。
[0058]参见图4，如同参照图2A所述的实施例，可以交替地形成第一材料层311和第二材料层313，并且可以在其中形成第一缝隙317。随后，如同参照图2B所述的本发明的实施例，可以利用第三材料层319来填充第一缝隙317，可以在其上形成支撑体材料层。
[0059]随后，在将支撑体材料层图案化之前，可以在支撑体材料层之上交替地形成第四材料层331和第五材料层333。第四材料层331和第五材料层333的组成可以与参照图2D所述的大体相同。
[0060]随后，通过与参照图2D至图2F所述的大体相同的方法，可以形成穿通孔339和穿透结构345使得穿透结构345可以包括沟道层343和薄膜341。另外，采用与以上参照图2G所述的大体相同的方式，可以形成第二缝隙337。在本发明的一个实施例中，支撑体材料层可以经由第二缝隙337开放。
[0061]随后，可以在形成有第二缝隙337的中间所得结构之上形成刻蚀阻挡图案349，所述刻蚀阻挡图案349包括将部分的支撑体材料层开放的开放孔347。刻蚀阻挡图案349可以包括光致抗蚀剂图案，或者可以通过利用光刻工艺将包括与光致抗蚀剂材料不同的材料的刻蚀阻挡层图案化来形成。刻蚀阻挡图案349的开放孔347可以沿着第二缝隙337布置。
[0062]随后，可以通过在利用刻蚀阻挡图案349作为阻挡层的刻蚀工艺期间刻蚀支撑体材料层221来形成支撑体321A。支撑体321A可以包括与开放孔347相对应的孔。支撑体321A的孔可以与第一缝隙317重叠，并且以与以上参照图2C所述的大体相同的方式来开放第三材料层319。
[0063]此后，尽管在图4中未示出，但是可以去除刻蚀阻挡图案349，并且可以通过采用与图2G中所示的大体相同的方式来去除第三材料层319以及第二材料层313和第五材料层333来形成凹陷区。可以执行如以上参照图2H所述的相同的后续工艺。
[0064]图5A和图5B是说明根据本发明的一个实施例的制造半导体器件的方法的立体图。
[0065]参见图5A，可以在衬底(未示出)之上交替地形成第一材料层411和第二材料层413。第一材料层411可以包括具有与导电图案材料不同的刻蚀选择性的牺牲材料，第二材料层413可以包括导电图案材料。更具体地，第一材料层411可以包括未掺杂的多晶硅层，第二材料层413可以包括掺杂的多晶硅层。
[0066]随后，可以穿过第一材料层411和第二材料层413形成第一缝隙417以分离第一材料层411及第二材料层413，成为第一初步层叠结构。
[0067]随后，可以利用第三材料层419来填充第一缝隙417。第三材料层419可以包括如下材料，该材料具有与第二材料层413和随后要形成的支撑体材料层421不同的刻蚀选择性。更具体地，第三材料层419可以包括与第一材料层411相同的材料。
[0068]随后，可以在第一材料层至第三材料层411、413以及419之上形成支撑体421A以及第四材料层431和第五材料层433。支撑体421A可以包括沿着第一缝隙417布置的孔。第四材料层431和第五材料层433可以在支撑体421A之上交替地层叠。沿着第一缝隙417布置的第二缝隙437可以穿通第四材料层431和第五材料层433。
[0069]支撑体421A可以包括与第一材料层至第三材料层411、413以及419不同的材料。更具体地，支撑体材料层421可以包括氧化硅层。
[0070]第四材料层431可以包括与第一材料层411相同的材料，第五材料层433可以包括与第二材料层413相同的材料。
[0071]可以穿过第四材料层431、第五材料层433、支撑体421A、第一材料层411以及第二材料层413而形成穿通孔439。可以在穿通孔439中形成包括薄膜441和沟道层443的穿透结构445。
[0072]支撑体421A的孔、第二缝隙437、穿通孔439以及穿透结构445可以利用以上参照图2C至图2G所述的工艺、或者以上参照图4所述的工艺来形成。
[0073]参见图5B，可以通过去除经由第二缝隙437开放的第三材料层419来将第一缝隙417开放，并且可以通过去除第一材料层411和第四材料层431来形成凹陷区。当第一材料层411和第四材料层431以及第三材料层419包括彼此相同的材料时，可以利用相同的刻蚀工艺来执行将第一缝隙417开放的工艺和形成凹陷区的工艺。
[0074]随后，可以利用绝缘材料471来填充第二缝隙437、支撑体421A的孔、第一缝隙417以及凹陷区。
[0075]图6是说明根据本发明的一个实施例的制造半导体器件的方法的立体图。
[0076]参见图6，可以在衬底(未示出)之上交替地形成第一材料层511和第二材料层513。第一材料层511可以包括绝缘图案材料，第二材料层513可以包括导电图案材料。更具体地，第一材料层511可以包括氧化娃层,第二材料层513可以包括导电层,诸如娃层、金属层或金属硅化物层。
[0077]随后，可以穿过第一材料层511和第二材料层513而形成第一缝隙517以分离第一材料层511及第二材料层513,成为第一初步层叠结构。
[0078]此后，利用第三材料层519来填充第一缝隙517。第三材料层519可以包括诸如氧化硅层的绝缘材料。
[0079]随后，可以在第一材料层至第三材料层511、513以及519之上形成支撑体521A、第四材料层531以及第五材料层533。支撑体521A可以包括沿着第一缝隙517布置的孔。可以穿过第四材料层531和第五材料层533而形成沿着第一缝隙517布置的第二缝隙537。可以在支撑体521A之上交替地层叠第四材料层531和第五材料层533。
[0080]支撑体521A可以包括与第一材料层至第三材料层511、513以及519不同的材料。例如，支撑体材料层521可以包括氮化硅层。
[0081]第四材料层531可以包括与第一材料层511相同的材料，第五材料层533可以包括与第二材料层513相同的材料。
[0082]穿通孔539可以穿过第四材料层531、第五材料层533、支撑体521A、第一材料层511以及第二材料层513而形成。可以在穿通孔539中形成包括薄膜541和沟道层543的穿透结构545。
[0083]可以利用以上参照图2C至图2G所述的工艺或者如图4所述的工艺来形成支撑体521A的孔、第二缝隙537、穿通孔539以及穿透结构545。
[0084]随后，尽管在图6中未示出，但是可以在经由第二缝隙537开放的第三材料层419之上形成绝缘材料，利用所述绝缘材料来填充第二缝隙437和支撑体421A的孔。
[0085]图7和图8是说明根据本发明的一个实施例的半导体器件的单元结构的立体图。然而，出于说明的目的未示出绝缘层。
[0086]图7说明沟道层CH具有U形的实例。
[0087]如图7中所示，单元结构可以包括层叠在衬底SUB之上的管道栅PG、字线WL、至少一个漏极选择线DSL、至少一个源极选择线SSL、以及支撑体700。字线WL、漏极选择线DSL以及源极选择线SSL与图1中所示的导电图案113和133相对应。字线WL、漏极选择线DSL以及源极选择线SSL可以在支撑体700之下或之上层叠，并且通过缝隙705A和705B分隔开。支撑体700可以包括孔710，所述孔710沿着缝隙705A和705B延伸的方向布置。
[0088]单元结构还可以包括具有U形的沟道层CH。沟道层CH可以包括形成在管道栅PG中的管道沟道层P_CH，以及与管道沟道层P_CH耦接的源极侧沟道层S_CH和漏极侧沟道层D_CH。源极侧沟道层S_CH和漏极侧沟道层D_CH与图1中所示的沟道层143相对应。
[0089]源极侧沟道层S_CH可以穿通字线WL、支撑体700以及源极选择线SSL。漏极侧沟道层D_CH可以穿通字线WL、支撑体700以及漏极选择线DSL。另外，源极侧沟道层S_CH可以与源极线SL耦接，漏极侧沟道层D_CH可以与位线BL耦接。
[0090]另外，半导体器件还可以包括包围沟道层CH的薄膜M。每个薄膜M可以包括阻挡绝缘层、数据存储层、隧道绝缘层中的至少一个。例如，每个薄膜M可以包括包围每个沟道层CH的侧壁的隧道绝缘层。每个薄膜M还可以包括包围每个隧道绝缘层的数据存储层。薄膜M还可以包括包围数据存储层的阻挡绝缘层。
[0091]根据半导体结构的上述结构，彼此串联耦接的至少一个漏极选择晶体管、存储器单元、以及至少一个源极选择晶体管可以形成单个存储串，并且被布置成U形。
[0092]参照图7所述的半导体器件的单元结构可以利用以上参照图2A至图6所述的制造方法来制造，将不再赘述。然而，在执行以上参照图2A至图6所述的工艺以形成参照图7所述的半导体器件的单元结构之前，还可以执行用于形成管道栅PG的工艺，以及在管道栅PG中形成管道孔并且在管道孔中利用牺牲材料来填充管道孔的工艺。可以在形成薄膜M和沟道层CH之前去除管道孔中的牺牲材料。因而，可以在管道孔中形成薄膜M和沟道层CH0
[0093]图8是说明沟道层CH具有与衬底SUB的表面垂直的直线形的实例的图。
[0094]如图8中所示，单元结构可以包括:至少一个下选择线LSL、字线WL、层叠在字线WL之间的支撑体800、以及至少一个上选择线USL，它们顺序地层叠在形成有源极区S的衬底SUB之上。字线WL可以通过缝隙805A和805B分隔开。上选择线USL和下选择线LSL中的至少一个可以具有线形。将字线WL分隔开的缝隙805A和805B可以延伸以进一步地将上选择线USL和下选择线LSL中的至少一个分隔开。字线WL与图1中所述的导电图案113和133相对应，并且可以在支撑体800之上或之下层叠。支撑体800可以包括孔810，所述孔810沿着缝隙805A和805B延伸的方向布置。
[0095]半导体器件还可以包括沟道层CH，所述沟道层CH从衬底SUB延伸并且穿通下选择线LSL、字线WL、支撑体800以及上选择线USL。沟道层CH的上端部可以与位线BL耦接，沟道层CH的下端部可以与形成在衬底SUB中的源极区S耦接。沟道层CH与图1中所示的沟道层143相对应。
[0096]另外，半导体器件还可以包括插入在沟道层CH和字线WL之间的薄膜M。薄膜M的详细配置可以与以上参照图7所述的相同。
[0097]根据半导体器件的上述结构，至少一个下选择晶体管、存储器单元、以及至少一个上选择晶体管可以形成单个存储串并且被布置成行。
[0098]由于以上参照图8所述的半导体器件的单元结构可以利用以上参照图2A至图6所述的制造方法来制造，所以将不再赘述。
[0099]图9是说明根据本发明的一个实施例的存储系统的配置的图。
[0100]如图9中所示，根据本发明的一个实施例的存储系统1100可以包括存储器件1120和存储器控制器1110。
[0101]存储器件1120可以具有根据参照图1至图8所述的前述实施例的结构。另外，存储器件1210可以是由多个快闪存储芯片构成的多芯片封装体。
[0102]存储器控制器1110可以被配置成控制存储器件1120。存储器控制器1110可以包括:SRAM1111、CPU1112、主机接口 1113、ECCl114 以及存储器接口 1115。SRAM1111 可以用作CPU1112的操作存储器。CPU1112可以执行用于存储器控制器1110的数据交换的整体控制操作。主机接口 1113可以包括与存储系统1100耦接的主机的数据交换协议。另外，ECC1114可以检测并校正从存储器件1120读取的数据中包括的错误。存储器接口 1115可以是与存储器件1120的接口。存储器控制器1110还可以包括R0M，所述ROM储存与主机接口的码数据。
[0103]具有上述配置的存储系统1100可以是组合存储器件1120和存储器控制器1110的固态盘(SSD)或存储卡。例如，当存储系统1100是SSD时，存储器控制器1110可以经由包括USB、MMC, PC1-E、SATA、PATA, SCS1、ESD1、IDE的接口协议中的一种而与外部设备(例如,主机)通信。
[0104]图10是说明根据本发明的一个实施例的计算系统的配置的框图。
[0105]如图10中所述，根据本发明的一个实施例的计算系统1200可以包括:CPU1220、RAM1230、用户接口 1240、调制解调器1250、以及存储系统1210，它们与系统总线1260电耦接。另外，当计算系统1200是移动设备时，还可以包括电池以将操作电压施加至计算系统1200。计算系统1200还可以包括:应用芯片组、CMOS图像传感器(CIS)、以及移动DRAM。
[0106]如以上参照图9所述，存储系统1210可以包括存储器件1212和存储器控制器1211。
[0107]根据本发明，层叠在衬底之上的材料层被分成了布置成至少两个层级的层叠组，并且支撑体形成在层叠组之间，使得可以防止层叠组倾斜。因此，可以增加半导体器件的可靠性，并且其制造方法可以变得更容易。
[0108]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0109]1.一种半导体器件，包括:
[0110]层叠组，每个层叠组包括层间绝缘图案和导电图案并且层叠成至少两个层级，其中，所述绝缘图案和所述导电图案在衬底之上交替地层叠并且通过缝隙分隔开；以及
[0111]支撑体，所述支撑体包括孔，并且形成在所述层叠组之间。
[0112]2.如技术方案I所述的半导体器件，其中，所述支撑体包括导电层、氧化硅层、氮化娃层中的任意一种。
[0113]3.如技术方案I所述的半导体器件，其中，所述支撑体与每个层叠组的层间绝缘图案中的任意一个接触。
[0114]4.如技术方案I所述的半导体器件，其中，所述层叠组的缝隙经由所述孔耦接。
[0115]5.如技术方案I所述的半导体器件，其中，还包括填充所述缝隙和所述孔的绝缘结构。
[0116]6.如技术方案I所述的半导体器件，还包括沟道层，所述沟道层穿通所述层叠组和所述支撑体。
[0117]7.如技术方案6所述的半导体器件，还包括源极区，所述源极区形成在所述衬底中并且与所述沟道层耦接。
[0118]8.如技术方案6所述的半导体器件，还包括:
[0119]管道沟道层，所述管道沟道层与所述沟道层耦接；以及
[0120]管道栅，所述管道栅包围所述管道沟道层。
[0121]9.一种制造半导体器件的方法，所述方法包括以下步骤:
[0122]交替地层叠第一材料层和第二材料层；
[0123]形成穿通所述第一材料层和所述第二材料层的第一缝隙；
[0124]形成填充所述第一缝隙的第三材料层；以及
[0125]在所述第一材料层至所述第三材料层之上形成支撑体、第四材料层、以及第五材料层，其中，穿过所述支撑体形成孔，在所述支撑体之上交替地层叠所述第四材料层和所述第五材料层，并且穿过所述第四材料层和所述第五材料层形成第二缝隙。
[0126]10.如技术方案9所述的方法，还包括以下步骤:
[0127]经由利用所述支撑体作为刻蚀停止层的刻蚀工艺，通过刻蚀所述第四材料层和所述第五材料层，形成将所述支撑体开放的第一沟道孔；
[0128]通过刻蚀经由所述第一沟道孔开放的所述支撑体来形成第二沟道孔；
[0129]通过经由所述第二沟道孔来刻蚀所述第一材料层和所述第二材料层而形成第三沟道孔；以及
[0130]在所述第一沟道孔至所述第三沟道孔中形成沟道层。
[0131]11.如技术方案9所述的方法，其中，在所述第一材料层至所述第三材料层之上形成所述支撑体、所述第四材料层、以及所述第五材料层包括以下步骤:
[0132]在所述第一材料层至所述第三材料层之上形成被配置作为所述支撑体的支撑体材料层；
[0133]通过刻蚀所述支撑体材料层来形成将所述第三材料层开放的所述孔；
[0134]利用与所述第三材料层大体相同的孔填充材料层来填充所述孔；
[0135]在所述支撑体材料层和所述孔填充材料层之上交替地层叠所述第四材料层和所述第五材料层；以及
[0136]通过刻蚀所述第四材料层和所述第五材料层，形成将所述支撑体材料层和所述孔填充材料层开放的所述第二缝隙。
[0137]12.如技术方案9所述的方法，其中，在所述第一材料层至所述第三材料层之上形成所述支撑体、所述第四材料层、以及所述第五材料层包括以下步骤:
[0138]在所述第一材料层至所述第三材料层之上形成被配置作为所述支撑体的支撑体材料层；
[0139]在所述支撑体材料层之上交替地层叠所述第四材料层和所述第五材料层；
[0140]穿过所述第四材料层和所述第五材料层而形成所述第二缝隙，以将所述支撑体材料层开放；以及
[0141]穿过经由所述第二缝隙开放的所述支撑体材料层而形成所述孔，以将所述第三材料层开放。
[0142]13.如技术方案9所述的方法，其中，所述第一材料层和所述第四材料层包括绝缘图案材料，以及
[0143]所述第二材料层和所述第五材料层包括具有与所述绝缘图案材料不同的刻蚀选择性的牺牲材料。
[0144]14.如技术方案13所述的方法，还包括以下步骤:在形成由所述孔穿过的所述支撑体材料层和形成由所述第二缝隙穿过的所述第四材料层和所述第五材料层之后:
[0145]通过去除所述第三材料层来将所述第一缝隙开放；
[0146]通过去除包括所述牺牲材料的所述第二材料层和所述第五材料层来形成凹陷区；
[0147]利用导电材料来填充每个凹陷区；以及
[0148]利用绝缘材料来填充所述第二缝隙、所述孔、以及所述第一缝隙。
[0149]15.如技术方案14所述的方法，其中，所述第三材料层包括所述牺牲材料，使得经由相同的刻蚀工艺来执行所述第一缝隙的开放和所述凹陷区的形成。
[0150]16.如技术方案9所述的方法，其中，所述第二材料层和所述第五材料层包括导电图案材料，以及
[0151]所述第一材料层和所述第四材料层包括具有与所述导电图案材料不同的刻蚀选择性的牺牲材料。
[0152]17.如技术方案16所述的方法，还包括以下步骤:在形成由所述孔穿过的所述支撑体材料层和形成由所述第二缝隙穿过的所述第四材料层和所述第五材料层之后:
[0153]通过去除所述第三材料层来开放所述第一缝隙；
[0154]通过去除包括所述牺牲材料的所述第一材料层和所述第四材料层来形成凹陷区；以及
[0155]利用绝缘材料来填充所述凹陷区、所述第二缝隙、所述孔、以及所述第一缝隙。
[0156]18.如技术方案17所述的方法，其中，所述第三材料层包括所述牺牲材料，使得利用相同的刻蚀工艺来执行所述第一缝隙的开放和所述凹陷区的形成。
[0157]19.如技术方案9所述的方法，其中，所述第一材料层和所述第四材料层包括绝缘图案材料，
[0158]所述第二材料层和所述第五材料层包括导电图案材料，以及
[0159]所述第三材料层包括绝缘材料。
[0160]20.如技术方案19所述的方法，还包括以下步骤:利用绝缘材料来填充所述孔和所述第二缝隙。
【权利要求】
1.一种半导体器件,包括: 层叠组，每个层叠组包括层间绝缘图案和导电图案并且层叠成至少两个层级，其中，所述绝缘图案和所述导电图案在衬底之上交替地层叠并且通过缝隙分隔开；以及支撑体，所述支撑体包括孔，并且形成在所述层叠组之间。
2.如权利要求1所述的半导体器件，其中，所述支撑体包括导电层、氧化硅层、氮化硅层中的任意一种。
3.如权利要求1所述的半导体器件，其中，所述支撑体与每个层叠组的层间绝缘图案中的任意一个接触。
4.如权利要求1所述的半导体器件，其中，所述层叠组的缝隙经由所述孔耦接。
5.如权利要求1所述的半导体器件，其中，还包括填充所述缝隙和所述孔的绝缘结构。
6.如权利要求1所述的半导体器件，还包括沟道层，所述沟道层穿通所述层叠组和所述支撑体。
7.如权利要求6所述的半导体器件，还包括源极区，所述源极区形成在所述衬底中并且与所述沟道层耦接。
8.如权利要求6所述的半导体器件，还包括: 管道沟道层，所述管道沟道层与所述沟道层耦接；以及 管道栅，所述管道栅包围所述管道沟道层。
9.一种制造半导体器件的方法，所述方法包括以下步骤: 交替地层叠第一材料层和第二材料层； 形成穿通所述第一材料层和所述第二材料层的第一缝隙； 形成填充所述第一缝隙的第三材料层；以及 在所述第一材料层至所述第三材料层之上形成支撑体、第四材料层、以及第五材料层，其中，穿过所述支撑体形成孔，在所述支撑体之上交替地层叠所述第四材料层和所述第五材料层，并且穿过所述第四材料层和所述第五材料层形成第二缝隙。
10.如权利要求9所述的方法，还包括以下步骤: 经由利用所述支撑体作为刻蚀停止层的刻蚀工艺，通过刻蚀所述第四材料层和所述第五材料层，形成将所述支撑体开放的第一沟道孔； 通过刻蚀经由所述第一沟道孔开放的所述支撑体来形成第二沟道孔； 通过经由所述第二沟道孔来刻蚀所述第一材料层和所述第二材料层而形成第三沟道孔；以及 在所述第一沟道孔至所述第三沟道孔中形成沟道层。
【文档编号】H01L27/115GK104425505SQ201410056333
【公开日】2015年3月18日 申请日期:2014年2月19日 优先权日:2013年9月10日
【发明者】李尚洙 申请人:爱思开海力士有限公司