半导体封装的制作方法
【专利摘要】本发明提供一种半导体封装，包括第一半导体封装和第二半导体封装。第一半导体封装包括第一基底，具有第一元件贴附面和相对于第一元件贴附面的第一凸块贴附面。第二半导体封装接合至第一半导体封装的第一元件贴附面，包括第二基底、动态随机存取存储器元件、去耦合电容和多个导电结构。第二基底具有第二元件贴附面和相对于第二元件贴附面的第二凸块贴附面。动态随机存取存储器元件固接在第二元件贴附面上。去耦合电容固接在第二元件贴附面上。多个导电结构设置在第二凸块贴附面上，且连接至第一元件贴附面。本发明所揭示的半导体封装，可使半导体封装中的第一半导体封装和第二半导体封装维持原始的封装尺寸而不需要提供给去耦合电容的额外面积。
【专利说明】半导体封装
【技术领域】
[0001 ] 本发明有关于一种半导体封装，特别有关于一种层叠封装式(package onpackage, POP)半导体封装。
【背景技术】
[0002]层叠封装式(package on package, POP)半导体封装为垂直结合系统单芯片(system-on-chip, S0C)封装和存储器封装(memory package)的一种集成电路封装。层叠封装式半导体封装可将两个或多个封装体通过标准接口(standard interface)互相堆叠，以传输两者之间的信号。层叠封装式半导体封装可以提高例如移动电话、个人数字助理和数字相机的装置的元件密度。
[0003]由于层叠封装式半导体封装的位于底部的系统单芯片封装的输入/输出(input/output, 1/0)连接的增加数量会受到位于顶部的存储器封装和位于底部的系统单芯片封装之间的高度限制，所以传统的层叠封装式半导体封装中难以设计额外的电子元件来增强系统单芯片封装的性能表现。
[0004]因此，在此【技术领域】中，需要一种改良式的层叠封装式半导体封装。
【发明内容】
[0005]有鉴于此，本发明的目的在于提供一种改良式的半导体封装。
[0006]本发明一实施例提供一种半导体封装。所述半导体封装包括第一半导体封装和第二半导体封装。第一半导体封装包括第一基底，具有第一元件贴附面和相对于第一元件贴附面的第一凸块贴附面。第二半导体封装接合至第一半导体封装的第一元件贴附面，包括第二基底、动态随机存取存储器元件、去耦合电容和多个导电结构。第二基底具有第二元件贴附面和相对于第二元件贴附面的第二凸块贴附面。动态随机存取存储器元件固接在第二元件贴附面上。去耦合电容固接在第二元件贴附面上。多个导电结构设置在第二凸块贴附面上，且连接至第一元件贴附面。
[0007]本发明另一实施例提供一种半导体封装。所述半导体封装包括基座、动态随机存取存储器封装和外部电源。所述动态随机存取存储器封装，接合至所述基座，其中所述动态随机存取存储器封装包括:基底；动态随机存取存储器元件，固接在所述基底上；以及去耦合电容，固接在基底上，且与所述动态随机存取存储器元件隔开。所述外部电源，设置于所述基座上，且与所述动态随机存取存储器封装隔开。
[0008]本发明又一实施例提供一种半导体封装。所述半导体封装包括:基座；系统单芯片封装，接合至所述基座；存储器封装，接合至所述系统单芯片封装，其中存储器封装包括去耦合电容，固接于所述存储器封装上；以及外部电源，设置于所述基座上，且与所述系统单芯片封装隔开。
[0009]本发明所揭示的半导体封装，可提供额外的去耦合电容，且可使半导体封装中的系统单芯片封装和存储器封装维持原始的封装尺寸而不需要提供给去耦合电容的额外面积。
[0010]对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员来说，本发明的各目的是明显的。
【专利附图】
【附图说明】
[0011]图1为本发明一实施例的半导体封装的剖视图。
[0012]图2为本发明一实施例的半导体封装的俯视图。
【具体实施方式】
[0013]在权利要求书及说明书中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本权利要求书及说明书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准贝U。在权利要求书及说明书中所提及的「包括」为开放式的用语，故应解释成「包括但不限定于」。另外，「耦接」一词在此包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表所述第一装置可直接电连接于所述第二装置，或通过其他装置或连接手段间接地电连接至所述第二装置。
[0014]为了让本发明的目的、特征、及优点能更明显易懂，下文特举实施例，并配合所附图示，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明用，并非用以限制本发明。且实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
[0015]图1为本发明一实施例的半导体封装500的剖视图。图2为本发明一实施例的半导体封装500的俯视图。在本实施例中，上述半导体封装500为层叠封装式(package onpackage,POP)半导体封装。在本发明一实施例中，上述层叠封装式半导体封装500包括至少两个垂直堆叠的晶圆级(wafer-leveled)半导体封装。上述层叠封装式半导体封装500包括系统单芯片(system-on-chip, S0C)封装和堆叠在SOC封装上的存储器封装(memorypackage),其中SOC封装例如为逻辑封装(logic package),而存储器封装例如为动态随机存取存储器(dynamic random access memory, DRAM)封装。因为存储器封装的设计规则通常会大于SOC封装的设计规则，所以存储器封装可具有足够的空间，使存储器和去耦合电容(decoupling capacitor)固接于其上，以加强存储器封装的DRAM元件的电源输送网络(power delivery network, F1DN),或甚至于加强SOC封装的中央处理器(centralprocessing unit,CPU)和绘图处理器(graphic processing unit,GPU)的电源输送网络。并且，上述半导体封装500的每一个半导体封装可为覆晶封装(flipchip package),上述覆晶封装使用例如铜柱状凸块(copper pillar bumps)的导电结构,将半导体元件连接至基座(base) ο
[0016]请参考图1，半导体封装500包括基座(base) 200，固接于基座200上的第一半导体封装206，以及堆叠和固接于第一半导体封装206上的第二半导体封装232。在本发明一实施例中，上述基座200,例如为印刷电路板(print circuit board, PCB),可由聚丙烯(polypropylene,PP)来形成。应了解上述基座200可为单层(single layer)结构或多层(multilayer)结构。多个导线(图未示)和焊垫(图未示)设置于基座200的元件贴附面(device attach surface) 202上。在本发明一实施例中，上述导线可包括信号线段(signaltrace segments)或接地线段,上述信号线段或接地线段可用于上述第一半导体封装206的输入/输出(input/output，I/O)连接。并且，焊垫设置于基座200的元件贴附面202上，连接至多个导线的不同末端。上述焊垫用于使第一半导体封装206固接(mounted)于其上。
[0017]如图1所示，上述第一半导体封装206通过接合工序(bonding process)固接于上述基座200的元件贴附面202上。在本实施例中，上述第一半导体封装206为系统单芯片(SOC)封装，例如逻辑封装(logic package)。上述第一半导体封装206包括第一基底(body)208，其具有第一元件贴附面210和相对于上述第一元件贴附面210的第一凸块贴附面212。上述第一基底208可包括电路216、金属焊垫218和金属焊垫220。上述金属焊垫218设置于电路216的接近于第一元件贴附面210的顶部，且上述金属焊垫220设置于电路216的接近于第一凸块贴附面212的底部。上述第一半导体封装206的电路216通过多个第一导电结构214互连至上述基座200的电路,而第一导电结构214设置于第一基底208的第一凸块贴附面212上。并且,上述第一导电结构214接触上述基座200。在本发明一实施例中，上述第一导电结构214可包括例如为铜凸块结构或焊锡凸块结构的导电凸块结构、导电柱状物结构、导线结构或导电胶结构(conductive paste structure)。逻辑元件222使用覆晶技术并通过导电结构228固接于上述第一基底208的上述第一元件贴附面210上。在本发明一实施例中，上述逻辑元件222可包括中央处理器(CPU)、绘图处理器(GPU)、动态随机存取存储器控制器(DRAM controller)或上述任意组合。在本实施例中，上述逻辑元件222包括中央处理器(CPU)及/或绘图处理器(GPU)224和与上述CPU及/或GPU224整合的动态随机存取存储器控制器(DRAM controller) 226。在本发明一实施例中，上述导电结构228可包括例如为铜凸块结构或焊料凸块结构的导电凸块结构、导电柱状物结构、导线结构或导电胶结构(conductive paste structure)。在本发明一实施例中，可于上述逻辑元件222和上述第一基底208之间的间隙中导入底胶填充材质或底胶(an underfill materialor an underfill) 230。在本发明一实施例中，底胶填充材质或底胶230可包括毛细填充胶(capillary underfill,CUF)、成型底部填充胶(molded underfill,MUF)、非导电性绝缘胶(nonconductive paste, NCP)、非导电性绝缘膜(nonconductive film, NCF)或上述任意组入口 ο
[0018]请再参考图1。第二半导体封装232，可通过接合工序堆叠至上述第一半导体封装206的上述第一元件贴附面210上。在本实施例中，上述第二半导体封装232可为存储器封装，例如为动态随机存取存储器(DRAM)封装。上述第二半导体封装232包括第二基底234，具有第二元件贴附面236和相对于上述第二元件贴附面236的第二凸块贴附面238。类似于上述第一基底208，上述第二基底234可包括电路250、金属焊垫248和金属焊垫252。上述金属焊垫248设置于电路250的接近于第二元件贴附面236的顶部，且上述金属焊垫252设置于电路250的接近于第二凸块贴附面238的底部。上述第二半导体封装232的电路250通过多个第二导电结构240互连至上述第一半导体封装206的电路216，而第二导电结构240设置于上述第二基底234的第二凸块贴附面238上。并且，上述第二导电结构240接触上述第一半导体封装206的第一基底208的第一元件贴附面210。在本发明一实施例中，上述第二导电结构240可包括例如为铜凸块结构或焊锡凸块结构的导电凸块结构、导电柱状物结构、导线结构或导电胶结构(conductive paste structure)。在本发明一实施例中，上述第二半导体封装232可包括至少一动态随机存取存储器(DRAM)元件，固接至上述第二基底234的第二元件贴附面236上。如图1所示，在本实施例中，有三个DRAM元件，例如DRAM元件242、DRAM元件244和DRAM元件246，固接至上述第二基底234的第二元件贴附面236上。并且，上述DRAM元件242通过导电胶243固接至上述第二基底234的第二元件贴附面236上。上述DRAM元件244通过导电胶245堆叠至上述DRAM元件242上，且上述DRAM元件246通过导电胶247堆叠至上述DRAM元件244上。上述DRAM元件242、DRAM元件244和DRAM元件246可通过焊线(bonding wires),例如焊线268、焊线270和焊线272,稱接至上述第二基底234。然而，上述堆叠DRAM元件的数目仅为一实施例，并非用以限制本发明。在本发明其他实施例中，如图1所示的DRAM元件242、DRAM元件244和DRAM元件246可为并行(side by side)配置。因此，上述DRAM元件242、DRAM元件244和DRAM元件246可通过导电胶固接至上述第二基底234的第二元件贴附面236上。
[0019]应注意上述第二半导体封装232，例如存储器封装232，仅用于封装至少一个存储器元件。因此，上述第二半导体封装232的设计规则(例如焊垫最小间距(pad minimumpitch)、焊垫尺寸(pad size)、电路关键尺寸(critical dimens1n of the circuitry)等)通常会大于例如系统单芯片(SOC)封装的第一半导体封装206的设计规则。上述第二半导体封装232的第二基底234可具有足够的空间使额外的去耦合电容(decouplingcapacitor)固接于上述第二半导体封装232的第二基底234上。并且,上述第二半导体封装232的第二基底234可包括虚设焊垫和虚设电路，设置于第二基底234的角落。上述虚设焊垫和虚设电路用于释放第二基底234上的压力，且可避免上述半导体封装在掉落时造成的损伤。因此，上述虚设焊垫和虚设电路可供上述额外的去耦合电容固接于其上，而上述额外的去耦合电容可通过上述虚设焊垫和虚设电路电性耦接至第一半导体封装206。如图1所示，在本实施例中，上述第二半导体封装232更包括至少一去稱合电容(decouplingcapacitor)，固接于上述第二基底234的第二元件贴附面236上。在本实施例中，去耦合电容254和去耦合电容260固接于上述第二基底234的第二元件贴附面236上。并且，上述DRAM元件242、DRAM元件244、DRAM元件246、去耦合电容254和去耦合电容260为分离的元件(discrete devices)。换言之，去耦合电容254和去耦合电容260与DRAM元件242、DRAM元件244、DRAM元件246隔开。如图1、图2所示，因为上述去耦合电容可设计固接于上述第二半导体封装232上，且上述第二半导体封装232例如为DRAM封装且其设计规则大于例如逻辑封装的上述第一半导体封装206的设计规则。所以上述第一半导体封装206和上述第二半导体封装232可维持原始的封装尺寸而不需要提供给去耦合电容的额外面积。如图1、图2所示，在本发明一实施例中，在俯视图中，例如逻辑封装(第二半导体封装232的下方)的上述第一半导体封装206的第一基底208的边界280可与上述第二半导体封装232的上述第二基底234的一边界282完全重叠。换言之，在俯视图中，例如为DRAM封装的上述第二半导体封装232的上述第二基底234的边界282可对齐于例如逻辑封装(第二半导体封装232的下方)的上述第一半导体封装206的第一基底208的边界280。
[0020]如图1所示，在本发明一实施例中，上述第二半导体封装232更包括成型材质(molding material) 266，覆盖上述第二基底234的第二元件贴附面236，且包括DRAM元件242,DRAM元件244、DRAM元件246、焊线268、焊线270、焊线272、去耦合电容254和去耦合电容260。
[0021]请再参考图1。至少一个外部电源(external power supply)设置于上述基座200的元件贴附面202上。在本实施例中，有两个外部电源(例如外部电源204、外部电源205)设置于上述基座200的元件贴附面202上。在本发明一实施例中，上述外部电源204、外部电源205两者皆与上述第一半导体封装206和第二半导体封装232隔开。在本实施例中，上述外部电源204、外部电源205用于对上述第一半导体封装206的上述CPU及/或GPU224和动态随机存取存储器(DRAM)控制器226，以及上述第二半导体封装232的DRAM元件242、DRAM元件244、DRAM元件246提供电源。
[0022]在本发明一实施例中，上述去耦合电容254和去耦合电容260可耦接至上述CPU及/或GPU224及/或动态随机存取存储器(DRAM)控制器226，以提供补偿电流及/或补偿电压(compensat1n current and/or voltage)。并且，上述去f禹合电容254和去f禹合电容260可以减轻来自电源的同时切换输出噪声(simultaneous switching output (SSO)noise)，而上述电源对上述半导体封装500提供电流及/或电压。因此，上述去耦合电容254和去耦合电容260用于加强存储器封装(上述第二半导体封装232)的DRAM元件的电源输送网络(power delivery network, F1DN),或甚至加强于SOC封装(上述第一半导体封装206)的中央处理器(central processing unit,CPU)和绘图处理器(graphic processingunit,GPU)的电源输送网络。如图1所示，在本发明一实施例中，上述去耦合电容260设计耦接至上述逻辑元件222的CPU及/或GPU224和上述外部电源204。在本实施例中，上述去耦合电容260通过电流路径262 (标示为虚线)对上述第一半导体封装206的逻辑元件222的CPU及/或GPU224提供补偿电流及/或补偿电压。在本发明其他实施例中，上述去耦合电容254设计耦接至上述DRAM元件242、DRAM元件244、DRAM元件246、与上述逻辑元件222整合的动态随机存取存储器控制器226和上述外部电源205。上述去耦合电容254通过电流路径264 (标示为虚线)对上述第二半导体封装232的上述DRAM元件242、DRAM元件244、DRAM元件246提供补偿电流及/或补偿电压。并且，上述DRAM元件242、DRAM元件244、DRAM元件246和上述去耦合电容254、去耦合电容260分别通过设置在上述第二凸块贴附面238的不同的导电结构252耦接至上述第一半导体封装206。
[0023]本发明实施例提供一种半导体封装，例如为层叠封装式(POP)半导体封装。上述半导体封装包括例如为动态随机存取存储器(DRAM)封装的存储器封装(memorypackage),堆叠于例如为逻辑封装(logic package)的系统单芯片(SOC)封装上。因为上述存储器封装的设计规则(例如焊垫最小间距(pad minimum pitch)、焊垫尺寸(pad size)、电路关键尺寸(critical dimens1n of the circuitry)等)通常会大于例如上述系统单芯片(SOC)封装的设计规则，所以上述半导体封装是设计包括额外的去耦合电容，固接于上述存储器封装上。并且，上述额外的去耦合电容可固接于上述存储器封装的虚设焊垫和虚设电路上，上述虚设焊垫和虚设电路用于释放上述存储器封装的基底上的压力，且可避免上述半导体封装在掉落时造成的损伤。在本发明一实施例中，固接于上述存储器封装的上述去耦合电容设计耦接至上述系统单芯片(SOC)封装的上述逻辑元件上述外部电源204，以对上述逻辑元件提供补偿电流及/或补偿电压。并且，上述去耦合电容可设计耦接至上述存储器封装的上述DRAM元件、上述DRAM控制器和上述外部电源，以对上述DRAM元件提供补偿电流及/或补偿电压。因此，上述系统单芯片(SOC)封装和上述存储器封装可维持原始的封装尺寸而不需要提供给去耦合电容的额外面积。
[0024]以上所述仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化和修饰，均应属本发明的涵盖范围。
【权利要求】
1.一种半导体封装，其特征在于，包括:第一半导体封装和第二半导体封装，所述第一半导体封装包括: 第一基底，具有第一元件贴附面和相对于所述第一元件贴附面的第一凸块贴附面；以及 所述第二半导体封装，接合至所述第一半导体封装的所述第一元件贴附面，其中所述第二半导体封装包括: 第二基底，具有第二元件贴附面和相对于所述第二元件贴附面的第二凸块贴附面； 动态随机存取存储器元件，固接在所述第二元件贴附面上； 去耦合电容，固接在所述第二元件贴附面上；以及 多个导电结构，设置在所述第二凸块贴附面上，且连接至所述第一半导体封装的所述第一基底的所述第一元件贴附面。
2.如权利要求1所述的半导体封装，其特征在于，在俯视图中，所述第一基底的边界与所述第二基底的边界完全重叠。
3.如权利要求1所述的半导体封装，其特征在于，所述第一半导体封装还包括逻辑元件，固接于所 述第一基底的所述第一元件贴附面。
4.如权利要求3所述的半导体封装，其特征在于，还包括: 基座，其中所述第一半导体封装和所述第二半导体封装通过所述第一半导体封装的第一导电结构固接于所述基座上；以及 外部电源，设置于所述基座上，且与所述第一半导体封装和所述第二半导体封装隔开。
5.如权利要求4所述的半导体封装，其特征在于，所述去耦合电容耦接至所述逻辑元件和所述外部电源两者。
6.如权利要求4所述的半导体封装，其特征在于，所述去耦合电容耦接至所述动态随机存取存储器元件、与所述逻辑元件整合的动态随机存取存储器控制器和所述外部电源。
7.如权利要求1所述的半导体封装，其特征在于，所述动态随机存取存储器元件和所述去耦合电容彼此隔开。
8.如权利要求1所述的半导体封装，其特征在于，所述动态随机存取存储器元件和所述去耦合电容分别通过设置在所述第二凸块贴附面的不同的所述多个导电结构耦接至所述第一半导体封装。
9.如权利要求1所述的半导体封装，其特征在于，所述第二半导体封装还包括额外动态随机存取存储器元件，垂直堆叠于所述动态随机存取存储器元件上，且电性连接至所述第二基底。
10.一种半导体封装，其特征在于，包括: 基座; 动态随机存取存储器封装，接合至所述基座；以及 外部电源，设置于所述基座上，且与所述动态随机存取存储器封装隔开； 其中所述动态随机存取存储器封装包括: 基底； 动态随机存取存储器元件，固接在所述基底上；以及 去耦合电容，固接在基底上，且与所述动态随机存取存储器元件隔开。
11.如权利要求10所述的半导体封装，其特征在于，还包括: 逻辑封装，位于所述动态随机存取存储器封装与所述基座之间，其中所述逻辑封装包括: 第一基底，具有第一元件贴附面和相对于所述第一元件贴附面的第一凸块贴附面； 逻辑元件，固接于所述第一基底的所述第一元件贴附面；以及 多个第一导电结构，设置于所述第一凸块贴附面上，且接触所述基座。
12.如权利要求11所述的半导体封装，其特征在于，所述动态随机存取存储器封装通过设置于所述动态随机存取存储器封装的所述基底的第二凸块贴附面的多个第二导电结构接合至所述第一元件贴附面，且接触所述第一元件贴附面。
13.如权利要求12所述的半导体封装，其特征在于，所述动态随机存取存储器封装的所述基底具有相对于所述第二凸块贴附面的第二元件贴附面，且其中所述动态随机存取存储器元件固接在所述第二元件贴附面上。
14.如权利要求12所述的半导体封装，其特征在于，所述动态随机存取存储器元件和所述去耦合电容分别通过设置在所述第二凸块贴附面的不同的所述多个第二导电结构耦接至所述逻辑封装。
15.如权利要求11所述的半导体封装，其特征在于，在俯视图中，所述动态随机存取存储器封装的所述基底的边界与所述逻辑封装的所述第一基底的边界完全重叠。
16.如权利要求11所 述的半导体封装，其特征在于，所述去耦合电容耦接至所述逻辑元件和所述外部电源两者。
17.如权利要求11所述的半导体封装，其特征在于，所述去耦合电容耦接至所述动态随机存取存储器元件、与所述逻辑元件整合的动态随机存取存储器控制器和所述外部电源。
18.如权利要求10所述的半导体封装，其特征在于，所述动态随机存取存储器封装还包括额外动态随机存取存储器元件，垂直堆叠于所述动态随机存取存储器元件上，且电性连接至所述动态随机存取存储器封装的所述基底。
19.一种半导体封装，其特征在于，包括: 基座； 系统单芯片封装，接合至所述基座； 存储器封装，接合至所述系统单芯片封装，其中存储器封装包括去耦合电容，固接于所述存储器封装上；以及 外部电源，设置于所述基座上，且与所述系统单芯片封装隔开。
20.如权利要求19所述的半导体封装，其特征在于，所述系统单芯片封装包括: 第一基底，具有第一元件贴附面和相对于所述第一元件贴附面的第一凸块贴附面； 逻辑元件，固接于所述第一元件贴附面；以及 多个第一导电结构，设置于所述第一凸块贴附面上，且接触所述基座。
21.如权利要求20所述的半导体封装，其特征在于，所述存储器封装为动态随机存取存储器封装。
22.如权利要求21所述的半导体封装，其特征在于，所述动态随机存取存储器封装包括:第二基底，具有第二元件贴附面和相对于所述第二元件贴附面的第二凸块贴附面； 动态随机存取存储器元件和所述去耦合电容，固接在所述第二元件贴附面上；以及 多个第二导电结构，设置在所述第二凸块贴附面，连接至所述系统单芯片封装的所述第一基底的所述第一元件贴附面。
23.如权利要求22所述的半导体封装，其特征在于，所述动态随机存取存储器元件和所述去耦合电容为分离的元件。
24.如权利要求22所述的半导体封装，其特征在于，在俯视图中，所述动态随机存取存储器封装的所述第二基底的边界与所述系统单芯片封装的所述第一基底的边界完全重叠。
25.如权利要求22所述的半导体封装，其特征在于，所述去耦合电容耦接至所述动态随机存取存储器元件、与所述逻辑元件整合的动态随机存取存储器控制器和所述外部电源。
26.如权利要求22所述的半导体封装，其特征在于，所述动态随机存取存储器元件和所述去耦合电容分别通过设置在所述第二凸块贴附面的不同的所述多个第二导电结构耦接至所述系统单芯片封装。
27.如权利要求22所述的半导体封装，其特征在于，所述动态随机存取存储器封装还包括额外动态随机存取存储器元件，垂直堆叠于所述动态随机存取存储器元件上，且电性连接至所述第二基底。
28.如权利要求20所述的半导体封装，其特征在于，所述去耦合电容耦接至所述逻辑元件和所述外部电源两者。
【文档编号】H01L25/16GK104051450SQ201410091379
【公开日】2014年9月17日 申请日期:2014年3月12日 优先权日:2013年3月14日
【发明者】张圣明, 谢东宪, 陈南诚 申请人:联发科技股份有限公司