SiGe PMOS半导体器件的制作方法
【专利摘要】本发明提供一种SiGe?PMOS半导体器件的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有栅极和位于栅极两侧的侧墙；利用低温沉积工艺，在所述半导体衬底上形成牺牲层，所述牺牲层覆盖所述半导体衬底的表面、所述栅极表面和侧墙两侧；进行刻蚀工艺，去除位于所述半导体衬底表面的牺牲层，保留位于侧墙两侧的牺牲层；以所述牺牲层和侧墙为掩膜，对所述半导体衬底进行刻蚀工艺，在所述栅极两侧的半导体衬底中形成凹槽；进行外延工艺，在所述凹槽中形成SiGe层。本发明解决了以解决器件热预算较大、对半导体衬底和锗硅层的损伤、刻蚀工艺窗口过小的问题。
【专利说明】SiGe PMOS半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体工艺领域，尤其涉及一种SiGe PMOS半导体器件的制作方法。【背景技术】
[0002]现有的SiGe PMOS半导体器件的制作方法请参考图1_图5所示。首先，请参考图1，提供半导体衬底10，在所述半导体衬底10上形成多晶硅栅极20，在所述栅极20两侧形成侧墙30。然后以所述侧墙30为掩膜，对所述半导体衬底进行离子注入工艺。接着，请参考图2，利用高温炉管工艺，形成氮化硅层40，所述氮化硅层40覆盖所述半导体衬底10的表面、栅极20表面以及侧墙30的两侧。所述高温炉管工艺的温度范围为600-700摄氏度。接着，请参考图3，进行刻蚀工艺，去除位于所述半导体衬底10表面的氮化硅层40，保留位于侧墙30两侧的氮化硅层40。然后，请参考图4，以所述氮化硅层40和侧墙30为掩膜，对所述半导体衬底10进行刻蚀工艺，在所述栅极20两侧的半导体衬底10中形成凹槽。接着，进行外延工艺，在所述凹槽中形成SiGe层50。最后，利用热磷酸进行湿法刻蚀工艺，去除位于栅极20两侧的氮化硅层40 (结合图4)。
[0003]现有技术存在以下不足，使得SiGe PMOS半导体器件的工艺窗口受到限制。首先，氮化硅层利用高温炉管工艺制作，其温度范围高达600-700摄氏度，炉管工艺时间较长，对半导体器件的热预算较大，不利于SiGe PMOS半导体器件的工艺控制；其次，在对半导体衬底进行刻蚀，以在半导体衬底中形成凹槽的刻蚀工艺，需要考虑氮化硅层与半导体衬底之间的刻蚀选择比，这必然会限制氮化硅层的厚度以及刻蚀气体的选择，最终会对整个SiGePMOS半导体器件的制作工艺流程产生影响,影响工艺窗口 ；然后，利用热磷酸去除氮化娃层，会对半导体衬底以及锗硅层产生损伤。
[0004]因此，需要对现有的SiGe PMOS半导体器件的制作方法进行改进，以解决器件热预算较大、对半导体衬底和锗硅层的损伤、刻蚀工艺窗口过小的问题。
【发明内容】
[0005]本发明解决的问题是提供一种SiGe PMOS半导体器件的制作方法，解决器件热预算较大、对半导体衬底和锗硅层的损伤、刻蚀工艺窗口过小的问题。
[0006]为解决上述问题，本发明提供一种SiGe PMOS半导体器件的制作方法，包括:
[0007]提供半导体衬底，所述半导体衬底上形成有栅极和位于栅极两侧的侧墙；
[0008]利用低温沉积工艺，在所述半导体衬底上形成牺牲层，所述牺牲层覆盖所述半导体衬底的表面、所述栅极表面和侧墙两侧；
[0009]进行刻蚀工艺，去除位于所述半导体衬底表面的牺牲层，保留位于侧墙两侧的牺牲层；
[0010]以所述牺牲层和侧墙为掩膜，对所述半导体衬底进行刻蚀工艺，在所述栅极两侧的半导体衬底中形成凹槽；
[0011]进行外延工艺，在所述凹槽中形成SiGe层。[0012]可选地，所述低温沉积工艺的温度范围不超过550摄氏度。
[0013]可选地，所述半导体衬底的材质为硅，所述牺牲层的材质为无定型碳。
[0014]可选地，所述无定型碳的厚度范围为60-300埃.[0015]可选地，所述低温沉积工艺的温度范围为400-550摄氏度。
[0016]可选地，去除所述牺牲层的刻蚀工艺为等离子体刻蚀工艺。
[0017]可选地，所述等离子体刻蚀工艺利用含氧的等离子体进行。
[0018]可选地，所述等离子刻蚀工艺采用S02、Cl2, HBr, CF4中的一种或多种作为辅助气体。
[0019]可选地，所述半导体衬底的刻蚀工艺为等离子体刻蚀工艺，所述等离子体刻蚀工艺采用各向同刻蚀工艺进行。
[0020]可选地，所述各向同性气体包括C12、F中的一种或多种，所述刻蚀工艺的偏置电压为 O-1OOVo
[0021]与现有技术相比，本发明具有以下优点:
[0022]本发明利用低温沉积工艺形成牺牲层，减少了半导体器件的热预算，所述牺牲层作为制作凹槽的刻 蚀工艺的掩膜，所述牺牲层在SiGe层形成之前就被去除，避免了对SiGe层的损伤；所述牺牲层的材质为无定型碳，容易通过刻蚀工艺去除，不需要湿法工艺去除，无定型碳与氮化娃层和半导体衬底具有较高的刻蚀选择比，采用等离子体刻蚀工艺对无定型碳的刻蚀工艺可选择的等离子体种类多，工艺窗口大，且对半导体衬底和侧墙的损伤小，增加了工艺窗口。
【专利附图】
【附图说明】
[0023]图1-图5是现有技术的SiGe PMOS半导体器件的制作方法剖面结构示意图；
[0024]图6是本发明一个实施例的SiGe PMOS半导体器件的制作方法流程示意图；
[0025]图7-图11是本发明一个实施例的SiGe PMOS半导体器件的制作方法剖面结构示意图。
【具体实施方式】
[0026]现有技术在制作SiGe PMOS半导体器件时，利用氮化硅层作为牺牲层，氮化硅层利用高温炉管工艺制作，其温度范围高达600-700摄氏度，炉管工艺时间较长，对半导体器件的热预算较大，不利于SiGe PMOS半导体器件的工艺控制；在对半导体衬底进行刻蚀，以在半导体衬底中形成凹槽的刻蚀工艺，需要考虑氮化硅层与半导体衬底之间的刻蚀选择比，这必然会限制氮化硅层40的厚度以及刻蚀气体的选择，最终会对整个SiGe PMOS半导体器件的制作工艺流程产生影响，影响工艺窗口 ；然后，利用热磷酸去除氮化硅层，会对半导体衬底以及锗硅层产生损伤。
[0027]发明人发现，产生上述问题的原因在于牺牲层的材质选择有问题，发明人考虑对牺牲层的材质进行更换，选择能够利用低温工艺制作的牺牲层，并且该牺牲层应该比较容易通过刻蚀工艺去除，与半导体衬底、锗硅、侧墙具有较高的刻蚀选择比，容易利用简单的等离子体刻蚀工艺去除，不需要经过湿法刻蚀工艺，避免对半导体衬底、锗硅、侧墙的损伤。
[0028]为解决上述问题，本发明提供一种SiGe PMOS半导体器件的制作方法，请参考图6是本发明一个实施例的SiGe PMOS半导体器件的制作方法流程示意图，所述方法包括:
[0029]步骤SI，提供半导体衬底，所述半导体衬底上形成有栅极和位于栅极两侧的侧m ;
[0030]步骤S2，利用低温沉积工艺，在所述半导体衬底上形成牺牲层，所述牺牲层覆盖所述半导体衬底的表面、所述栅极表面和侧墙两侧；
[0031]步骤S3，进行刻蚀工艺，去除位于所述半导体衬底表面的牺牲层，保留位于侧墙两侧的牺牲层；
[0032]步骤S4，以所述牺牲层和侧墙为掩膜，对所述半导体衬底进行刻蚀工艺，在所述栅极两侧的半导体衬底中形成凹槽；
[0033]步骤S5，进行外延工艺，在所述凹槽中形成SiGe层。
[0034]下面结合具体实施例对本发明的技术方案进行详细的说明。为了更好的说明本发明的技术方案，请参考图7-图11是本发明一个实施例的SiGe PMOS半导体器件的制作方法剖面结构示意图。
[0035]首先，请参考图7，提供半导体衬底100，所述半导体衬底100上形成有栅极200和位于栅极200两侧的侧墙300。作为一个实施例，所述半导体衬底100的材质为硅。所述栅极200的材质为多晶硅200，所述侧墙300的材质为氮化硅。在所述栅极200和侧墙300形成后，利用离子工艺，对所述栅极200两侧的半导体衬底100进行离子注入。
[0036]接着，请参考图8，利用低温沉积工艺，在所述半导体衬底上形成牺牲层400，所述牺牲层400覆盖所述半导体衬底100的表面、所述栅极200表面和侧墙300两侧。作为一个实施例，所述低温沉积工艺的温度范围不超过550摄氏度。本发明改变了牺牲层400的材质，所述牺牲层400的材质选择应首先考虑其能够通过低温沉积工艺形成，这样可以减小器件的整个热预算。所述牺牲层400的材质应该容易去除，不需要经过湿法刻蚀工艺而仅仅通过等离子刻蚀工艺就可去除，并且所述牺牲层400与所述半导体衬底100、侧墙300具有较高的刻蚀选择比，在考虑等离子体刻蚀工艺时，有多种等离子体可以选择，使得刻蚀工艺具有较大的工艺窗口。
[0037]作为一个实施例,所述半导体衬底100的材质为娃,所述牺牲层400的材质为无定型碳。本实施例中，所述无定型碳的厚度范围为60-300埃。制作所述无定型碳的低温沉积工艺的温度范围为400-550摄氏度。
[0038]然后，请参考图9，进行刻蚀工艺，去除位于所述半导体衬底100表面的牺牲层400，保留位于侧墙300两侧的牺牲层400 ;去除所述牺牲层的刻蚀工艺为等离子体刻蚀工艺。
[0039]作为一个实施例，所述等离子体刻蚀工艺利用含氧的等离子体进行。进一步地，所述等离子刻蚀工艺采用S02、Cl2、HBr、CF4中的一种或多种作为辅助气体。
[0040]接着，请参考图10，以所述牺牲层400和侧墙300为掩膜，对所述半导体衬底100进行刻蚀工艺，在所述栅极200两侧的半导体衬底100中形成凹槽。作为一个实施例，所述半导体衬底100的刻蚀工艺为等离子体刻蚀工艺，所述等离子体刻蚀工艺采用各向同刻蚀工艺进行。本发明所述的各向同性气体包括Cl2、F中的一种或多种，所述刻蚀工艺的偏置电压为0-100V。就具体地，所述刻蚀工艺包括如下步骤:第一步骤:设置源功率(SourcePower)为 200-800W，偏置电压(Bias Power)为 50-100V，氧气流量 50_200sccm，根据工艺需要，可选择性添加辅助刻蚀气体，所述辅助刻蚀气体包括:HBr、Cl2、S02、CF4中的一种或多种；第二步骤，设置源功率200-500W，偏压电压为0-100V，Cl2的流量为10-50sccm，SF6的流量为 0_50sccm。
[0041]然后，请继续参考图11，进行外延工艺，在所述凹槽中形成SiGe层500。形成所述SiGe层的外延工艺与现有技术相同，在此不做赘述。
[0042]综上，本发明利用低温沉积工艺形成牺牲层，减少了半导体器件的热预算，所述牺牲层作为制作凹槽的刻蚀工艺的掩膜，所述牺牲层在SiGe层形成之前就被去除，避免了对SiGe层的损伤；所述牺牲层的材质为无定型碳，容易通过刻蚀工艺去除，不需要湿法工艺去除，无定型碳与氮化硅层和半导体衬底具有较高的刻蚀选择比，采用等离子体刻蚀工艺对无定型碳的刻蚀工艺可选择的等离子体种类多，工艺窗口大，且对半导体衬底和侧墙的损伤小，增加了工艺窗口。
[0043]因此，上述较佳实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
【权利要求】
1.一种SiGe PMOS半导体器件的制作方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底上形成有栅极和位于栅极两侧的侧墙； 利用低温沉积工艺，在所述半导体衬底上形成牺牲层，所述牺牲层覆盖所述半导体衬底的表面、所述栅极表面和侧墙两侧； 进行刻蚀工艺，去除位于所述半导体衬底表面的牺牲层，保留位于侧墙两侧的牺牲层； 以所述牺牲层和侧墙为掩膜，对所述半导体衬底进行刻蚀工艺，在所述栅极两侧的半导体衬底中形成凹槽； 进行外延工艺，在所述凹槽中形成SiGe层。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述低温沉积工艺的温度范围不超过550摄氏度。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述半导体衬底的材质为硅，所述牺牲层的材质为无定型碳。
4.如权利要求2所述的半导体器件的制作方法，其特征在于，所述无定型碳的厚度范围为60-300埃。
5.如权利要求5所述的半导体器件的制作方法，其特征在于，所述低温沉积工艺的温度范围为400-550摄氏度。
6.如权利要求1所述的半导体器件的制作方法，其特征在于，去除所述牺牲层的刻蚀工艺为等离子体刻蚀工艺。
7.如权利要求6所述的半导体器件的制作方法，其特征在于，所述等离子体刻蚀工艺利用含氧的等离子体进行。
8.如权利要求7所述的半导体器件的制作方法，其特征在于，所述等离子刻蚀工艺采用S02、Cl2、HBr、CF4中的一种或多种作为辅助气体。
9.如权利要求1所述的半导体器件的制作方法，其特征在于，所述半导体衬底的刻蚀工艺为等离子体刻蚀工艺，所述等离子体刻蚀工艺采用各向同刻蚀工艺进行。
10.如权利要求1所述的半导体器件的制作方法，其特征在于，所述各向同性气体包括Cl2、F中的一种或多种，所述刻蚀工艺的偏置电压为0-100V。
【文档编号】H01L21/336GK103928339SQ201410138282
【公开日】2014年7月16日 申请日期:2014年4月8日 优先权日:2014年4月8日
【发明者】李全波, 黄君, 孟祥国, 张瑜 申请人:上海华力微电子有限公司