半导体器件的制作方法

半导体器件的制作方法
【专利摘要】提供了一种半导体器件。开关组件包括控制元件和集成电路。集成电路包括第一晶体管元件和并联地电连接到第一晶体管元件的第二晶体管元件。第一晶体管元件包括第一晶体管，所述第一晶体管的栅极电极设置在半导体衬底的第一主表面中的第一沟槽中。第二晶体管元件包括第二晶体管以及与在第二沟槽中的栅极电极接触的第二栅极导电线，所述第二晶体管的栅极电极设置在第一主表面中的第二沟槽中。控制元件被配置为控制施加到第二栅极导电线的电势。
【专利说明】半导体器件
[0001] 相关申请的夺叉引用
[0002] 本申请是2013年5月7日由所提交的序列号为13/888, 546的美国申请的部分连 续申请，在本文通过引用的方式将所述申请的内容全部结合于此。

【技术领域】
[0003] 本申请涉及半导体器件。

【背景技术】
[0004] 常用于汽车和工业电子中的M0S(金属氧化物半导体）功率晶体管或M0S功率 器件，通常根据那些采用他们的应用来加以优化。例如，当其被导通时应具有低通态电阻 (Ron ·Α)。进一步地，也存在其中功率晶体管作为保护元件的应用。当被用作保护元件时， 耗散功率的能力应增加。
[0005] 正在做出尝试以进一步改善功率晶体管的特性，来优化其在各种应用中的性能。


【发明内容】

[0006] 根据实施例，一种开关组件包括控制元件和集成电路。集成电路包括第一晶体管 元件以及第二晶体管元件，第一晶体管元件包括第一晶体管，第一晶体管的栅极电极设置 在半导体衬底的第一主表面中的第一沟槽中。第二晶体管元件并联地电连接到第一晶体管 元件。第二晶体管元件包括第二晶体管，第二晶体管的栅极电极设置在第一主表面中的第 二沟槽中，并且第二栅极导电线与第二沟槽中的栅极电极接触。控制元件被配置为控制施 加到第二栅极导电线的电势。
[0007] 根据实施例，一种系统包括控制器和集成电路。集成电路包括第一晶体管元件，第 一晶体管元件包括第一晶体管，第一晶体管的栅极电极设置在半导体衬底的第一主表面中 的第一沟槽中。集成电路进一步包括第二晶体管元件，第二晶体管元件并联地电连接到第 一晶体管元件。第二晶体管元件包括第二晶体管，第二晶体管的栅极电极设置在第一主表 面中的第二沟槽中，并且第二栅极导电线与第二沟槽中的栅极电极接触。系统进一步包括 控制元件，控制元件被配置为基于从控制器所接收的信号来控制施加到第二栅极导电线的 电势。
[0008] 根据实施例，一种电源系统包括电源系统，电源系统包括电路断路器，电路断路器 包括控制器和开关组件。开关组件包括控制元件和集成电路，集成电路包括第一晶体管元 件，第一晶体管元件包括第一晶体管，第一晶体管的栅极电极设置在半导体衬底的第一主 表面中的第一沟槽中。集成电路进一步包括第二晶体管元件，第二晶体管元件并联地电连 接到第一晶体管元件。第二晶体管元件包括第二晶体管，第二晶体管的栅极电极设置在第 一主表面中的第二沟槽中，并且第二栅极导电线与第二沟槽中的栅极电极接触，其中控制 元件被配置为基于由控制器所提供的信号来控制施加到第二栅极导电线的电势。
[0009] 本领域技术人员将通过阅读以下的详细说明和查看附图认识到附加特征和优点。

【专利附图】

【附图说明】
[0010] 附图被包括以提供对本公开的实施例的进一步理解，并且被并入并构成本说明书 的一部分。附图示出实施例，并连同说明书一起用于解释原理。其他实施例和很多预期的 优点将是容易理解的，因为它们通过参照下面的详细描述而被更好地理解。附图中的元件 不必相对于彼此按比例绘制。类似的附图标记表示对应的类似部分。
[0011] 图1A示出根据一实施例的半导体器件的示意性平面图；
[0012] 图1B示出根据另一实施例的半导体器件的示意性平面图；
[0013] 图1C示出根据又一实施例的半导体器件的平面图；
[0014] 图2示出根据一实施例的半导体器件的一部分的横截面图；
[0015] 图3示出根据一实施例的半导体器件的一部分的平面图；
[0016] 图4示出根据一实施例的半导体器件的安全工作区；
[0017] 图5A至5G示出根据实施例的表示半导体器件的等效电路的示例；
[0018] 图6A示出根据一实施例的半导体器件的电流电压（I-V)关系图的示例；
[0019] 图6B示出根据一实施例的示出半导体器件的元件的另一图；
[0020] 图7示出根据一实施例的系统。

【具体实施方式】
[0021] 在下面的详细描述对附图进行参考，所述附图形成本说明书的一部分，并且其中 通过在其中可以实践本发明的具体例示实施例的方式被示出。在这方面，方向术语，诸如 "顶部"，"底部"，"前"，"后"，"引导"，"尾随"等被用于参照所描述的图的方位。由于本发明 的实施例的组件可以被定位在多个不同方位上，所以使用方向性术语是为了说明的目的而 绝不是限制性的。应当理解的是，可以利用其他实施例，并可作出结构或逻辑上的改变而不 脱离由权利要求所限定的范围。
[0022] 本实施例的描述不是限制性的。特别地，在下文中描述的实施例的元件可以与不 同实施例的元件相组合。
[0023] 术语"晶片"、"衬底"或在下面的描述中所使用的"半导体衬底"可包括具有半导 体表面的任何基于半导体的结构。晶片和结构应被理解为包括硅、绝缘体上硅（SOI)、蓝宝 石上硅（S0S)、掺杂和未掺杂半导体、由基础半导体底座支撑的硅的外延层以及其他半导体 结构。半导体不必是基于硅的。半导体还可以是硅-锗、锗或砷化镓。根据本申请的实施 例，一般地，碳化硅（SiC)或氮化镓（GaN)是半导体衬底材料的另一示例。
[0024] 在本说明书中所使用的术语"横向"和"水平"旨在描述与半导体衬底或半导体 本体的第一表面平行的方位。这可以是例如晶片或裸片的表面。
[0025] 在本说明书中所使用的术语"垂直"旨在描述被布置为垂直于半导体衬底或半导 体本体的第一表面的方位。
[0026] 如本说明书中所采用的，术语"耦合"和/或"电耦合"并不意味着元件必须直接 耦合在一起--可在"耦合"或"电耦合"的元件之间提供中间元件。术语"电连接"旨在描 述被电连接在一起的元件之间的低欧姆的电连接。
[0027] 附图和说明书通过在掺杂类型"η"或"P"旁边指示或" + "来示出相对掺杂浓 度。例如，"η-"表示比"η"掺杂区的掺杂浓度低的掺杂浓度，而"n+"掺杂区具有比"η"掺 杂区更高的掺杂浓度。相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例 如，两个不同的"η"掺杂区可以具有相同或不同的绝对掺杂浓度。在附图和说明书中，为了 更好的理解，往往掺杂部分被指定为"Ρ"或"η"掺杂。显然可以理解，这种指定不意味着是 限制性的。只要达成了所描述的功能性，掺杂类型可以是任意的。此外，在所有实施例中， 掺杂类型可以是相反的。
[0028] 如本文所使用的，术语"具有"、"含有"、"包括"、"包含"等是开放式术语，表明所阐 述的元件或特征的存在，但并不排除附加元件或特征。冠词"一"，"一个"和"该"旨在包括 复数以及单数，除非上下文另有明确指示。
[0029] 图1Α示出根据一实施例的开关组件的示例。开关组件200包括晶体管阵列，所述 晶体管阵列包括第一晶体管和第二晶体管（图2中进一步示出）。在图1Α中所示的开关 组件200包括多个第一沟槽115和多个第二沟槽125。第一和第二沟槽115、125形成在半 导体衬底的第一主表面中。台面120设置在相邻沟槽之间。第一和第二晶体管的组件设置 在台面120内，以及以如将在图2中进一步示出的方式设置在第一和第二沟槽115、125中。 根据一个实施例，第一和第二沟槽115U25可以是彼此平行的。
[0030] 根据一个实施例，第一沟槽115的数目可以等于第二沟槽125的数目。第一和第 二沟槽可以以交替的次序布置。根据一个实施方式，第一沟槽115和第二沟槽125可以在 结构上相同。
[0031] 根据另一实施例，第二沟槽125的数目可以大于第一沟槽115的数目。在该情况 下，如图1Α所示，一个第一沟槽115可以由若干第二沟槽125跟随。例如，第一和第二沟槽 可以平均地或均匀地分布。
[0032] 第一晶体管的第一栅极电极215被设置在第一沟槽115中，第二晶体管的第二栅 极电极225被设置在第二沟槽125中。设置在第一沟槽115中的第一栅极电极215可以 借助于第一触点245与第一栅极导电线230连接。进一步地，设置在第二栅极沟槽125的 第二栅极电极225可以借助于第二触点247与第二栅极导电线235连接。例如，第一和第 二栅极导电线230、235可以在被布置在垂直于第一和第二沟槽115、125的延伸方向的方向 中。第一和第二触点245、247与第一和第二栅极导电线230、235可被布置在第一和第二沟 槽115、125的相对侧上，以形成一个叉指（inter-digitated)栅极结构。然而，不同的布置 是可能的。例如，第一和第二栅极导体线230、235可设置在第一和第二沟槽114、125的一 侧。
[0033] 图1A的半导体器件进一步包括用于控制施加到第二栅极导电线235的电势的控 制元件240。控制元件240被配置为控制施加到第二栅极导电线235的电势。根据一个实 施例，控制元件240可被配置为基于半导体器件的两个端子之间的信号、流过半导体器件 的电流以及半导体器件的温度中的至少一个来控制电势。
[0034] 例如，如图1A所示，半导体器件可包括源极端子252和漏极端子254。漏极-源极 电压可施加在漏极端子254与源极端子252之间。根据该实施例，例如，控制元件240可基 于漏极-源极电压来控制施加到第二栅极导电线235的电势。
[0035] 根据进一步的实施例，施加到第二栅极导电线235的电势可基于漏极-源极电流 来控制。半导体器件可进一步包括栅极端子250。第一栅极导电线230可与栅极端子250 连接。根据一个实施例，控制元件240可与栅极端子250连接。控制元件240还可被配置 为控制施加到第一栅极导电线230的电势。
[0036] 图1B示出半导体器件200的实施例。图1B的半导体器件与图1A的半导体器件 不同，因为根据图1B，控制元件240被配置为基于栅极端子250与漏极端子254之间的信 号（例如栅极-漏极电压）来控制施加到第二栅极导电线235的电势。图1B的实施例的 另一元件与图1A的半导体器件的相应元件类似。
[0037] 图1C示出另一实施例。与图1A和1B的实施例不同，测量信号260被馈送到控制 元件240。根据该实施例，信号在半导体器件200内被测量。例如，如下文将参照图5所更 详细地解释的，漏极和源极端子之间的电压（V DS)可被测量并输入到控制元件240中。进一 步地，漏极电流ID可被测量并馈送到控制元件240中。根据该实施例，控制元件240被配 置为基于在半导体器件的两个端子之间所测量的测量信号260来控制施加到第二栅极导 电线235的电势。
[0038] 如上面已解释的，根据一个实施例，控制元件240被配置为基于半导体器件的两 个端子之间的信号、流过半导体器件的电流以及半导体器件的温度中的至少一个来控制施 加到第二栅极导电线235的电势。例如，控制元件240可基于施加到半导体器件200的漏 极-源极电压或漏极电流来控制施加到第二栅极导电线235的电势。根据另一实施例，控 制元件240可基于施加到第一栅极导电线230与漏极端子254之间的栅极-漏极电压来控 制施加到第二栅极导电线235的电势。根据另一实施例，控制元件240可以连接到温度传 感器或与温度传感器集成，并且可基于所感测的温度对施加到第二栅极导电线235的电势 进行控制。
[0039] 如将在下面参照图5A至5G所说明的，控制元件240可包括晶体管或若干晶体管， 即可能产生比其输入信号具有更多功率的输出信号的有源器件。根据一个实施例，控制元 件240可工作在两种不同的状态，S卩"导通状态"以及"关断状态"，在"导通状态中使大于第 二晶体管的阈值电压的电压施加到第二栅极电极225,在"关断状态"中使小于第二晶体管 的阈值电压的电压施加到第二栅极电极225。
[0040] 图2示出作为图1A至1C中所示的开关组件的I和I之间的组件的集成电路的横 截面图。集成电路包括晶体管阵列，其包括第一晶体管210和第二晶体管220。第一晶体管 210的第一栅极电极215设置在第一沟槽115中，第二晶体管220的第二栅极电极225设置 在第二沟槽125中。例如硅氧化物的栅极介电层273设置在第一沟槽115和第二沟槽125 中的每一个沟槽的侧壁上，以便使栅极电极215、225与相邻半导体材料绝缘。场板276布 置在沟槽115U25中的每一个沟槽的较低部分中。场板276通过场介电层277与相邻的半 导体材料绝缘。根据另一实施例，场板276可以与第一或第二栅极电极215、225绝缘。
[0041] 第一和第二晶体管210、220中的每一个的源极区270设置为与半导体衬底的第一 主表面110相邻。源极金属化层264设置在源极区270上。源极金属化层264可以与源极 端子252连接。因此，源极区270可以与源极端子252连接。源极区270可以例如被掺杂 有第一导电类型的掺杂剂。进一步地，本体区272设置为与源极区270相邻。本体区272 可被掺杂有第二导电类型的掺杂剂。漂移区274设置在本体区272与半导体衬底的背侧之 间。漂移区274被掺杂有第一导电类型的掺杂剂。在导通状态中，当适当的电压施加到第 一或第二栅极电极215、225时，导电沟道在本体区272与相邻的栅极介电层273之间的界 面处形成。在该情况下，电流可以经由导电沟道和相邻的漂移区274从源极区270流到器 件的背侧端子。
[0042] 例如，如图2所示，漏极区268设置在半导体衬底的背侧。漏极电极266设置为与 漏极区268相邻。例如，漏极区268可被掺杂有第一导电类型的掺杂剂。第一和第二晶体 管210、220实施为功率M0SFET。根据另一实施例，晶体管210、220可以替代地实现为可替 代器件，诸如例如IGBT("绝缘栅双极型晶体管"）或其他。漏极电极266可与漏极端子254 连接。第一栅极电极215可以以例如图1A至1C中示出的方式与第一栅极导电线230连 接。此外，第二栅极电极225可以以例如图1A至1C中示出的方式与第二栅极导电线235 连接。第一栅极导电线230可与栅极端子250连接。根据另一实施例，第一栅极导电线230 可与控制元件240连接。此外，第二栅极导电线235与控制元件240连接。该功率晶体管 也被称为"分裂栅功率晶体管"或"分裂栅功率M0SFET"，由于栅极电极被分裂在不同的晶 体管器件之间。一般来说，"分裂栅功率M0SFET"涉及具有公共漏极、公共源极和多个栅极 的功率M0SFET，其中每个栅极电极控制功率M0SFET的沟道宽度I的一小部分。
[0043] 本公开中所讨论的晶体管大部分是NM0S器件，即包括η掺杂的源极/漏极区和p 掺杂的本体区的晶体管。在这些器件中，电流从漏极流向源极区。显然可以理解，根据另一 实施例，晶体管可由在其中电流从源极流至漏极区的PM0S器件来实现。
[0044] 本说明书的实施例可以以各种方式来实现。例如，控制元件240和晶体管阵列可 在如图1也示出的一个单个半导体衬底100中形成。根据另一实施例，控制元件240可以 在与晶体管阵列分开的器件中实现。例如，功率晶体管的诸如例如热插拔控制器的控制器 可包括控制单元240。根据另一实施例，开关组件可以是进一步包括控制器的系统的组件。 在该实施例中，控制器可以包括控制元件240。根据另一实施例，控制元件240可被实现为 分开的器件，例如适配器，其设置在诸如热插拔控制器的控制器与功率晶体管之间。
[0045] 图3示出根据另一实施例的半导体器件的布局的示例。如所示，半导体器件包括 以交替的方式布置的多个第一和第二栅极导体线230、235。由于存在多个第一栅极导电线 230和第二栅极导电线235,栅极电极的电阻可被进一步降低。在图3的实施例中，第二沟 槽125的第二数目大于第一沟槽115的第一数目。例如，第二沟槽125的数目可以是第一 沟槽115的数目的约5倍或更多。在图3所示的实施例中，第二沟槽125的数目是第一沟 槽115的数目的约9倍。
[0046] 在下文中将更详细地讨论图1至3中所示的基本半导体器件的具体实现方式。
[0047] 示例 1
[0048] 根据示例1，控制元件240可被配置为基于源极端子252与漏极端子254之间的信 号或栅极端子250与漏极端子254之间的信号来控制施加到第二栅极导电线235的电势。 取决于该信号，第二晶体管220被导通或关断。
[0049] -般来说，功率晶体管可被用作在所谓的SMPS(开关模式电源）拓扑中的开关。在 这些相对高频电路中，开关处于导通状态或关断状态。做出了尝试以减少开关损耗。为此， 以快速的方式完成从关断状态切换到导通状态，或反之亦然。进一步地，功率晶体管还可 以例如用作耗散元件。这类耗散元件在导通状态中使功率损耗最小化，并且在出现特殊事 件时保护其他的电路元件或电路板。当例如在操作期间系统组件被交换时，这可以是有用 的。该过程也被称为"热插拔"。如果，例如出于维修或修理的目的，诸如例如RAID驱动器 的模块被交换，那么在将驱动器插入主框架后高浪涌电流将流入在模块的输入端的支撑电 容器。在该情况下，电流将只受电路板的线路的电阻的限制。其结果是，高达数百安培的电 流将是可能的。结果，模块可能被摧毁，整个系统可能处于危险之中。为了避免这类问题， 可相应地限制电流。为了限制电流，功率MOSFET可被用作线性操作的电流限制器。
[0050] 由于功率晶体管例如功率MOSFET为了降低电阻、的而进行的改进，每芯片区域 的功率晶体管的I-V特性曲线的陡度已经显著增加。由于这种增加，线性操作中耗散功率 的能力有所下降。在这个操作区域中，温度系数δ丨D /δτ,即电流的变化与温度的变化的比 是正的。因此，该状态可能是不稳定的。例如，芯片内的热斑将传导更多电流，从而导致温 度增加。由于这些效果，芯片可能被局部熔融并可能被破坏。因此，尝试限制半导体器件内 的热点的形成。
[0051] 如上面已参考图1Α至1C所解释的，根据一个实施例，控制元件240控制施加到第 二栅极导电线235的电势。结果，例如第二晶体管220可以依据所施加的漏极-源极电压 被导通和关断。在低漏极-源极电压处，晶体管210、220二者均导通，导致导通电阻降低。 进一步地，在漏极-源极电压大于某个限度时，第二晶体管220关断，导致晶体管特性的陡 度降低。在下文中，第二晶体管220某一限制处被导通，该限制将被称为"开关电压"。该开 关过程可能存在一些滞后。因此，当公共源极端子和公共漏极端子之间的电势大于第一开 关电压时，第二晶体管220可以被关断。进一步地，在公共源极端子和公共漏极端之间的电 势小于第二开关电压时，第二晶体管220将被导通，第一开关电压与第二开关电压不同。例 如，第一开关电压可以大于第二开关电压。显然可以理解，根据另一实施例，第一和第二电 压也可以是相同的。在类似的方式中，当所述第一栅极端子和公共漏极端子之间的电势执 行开关时，可能存在滞后。
[0052] 图4示出功率晶体管的安全工作区的示例。图4所示的图示出在不同脉冲持续时 间的依据源极-漏极电压的电流的阈值或的上部边界。该示图的目的是确定电流的阈值以 防器件由于例如过热而产生故障。图4所示的图示出不同的操作状态。例如，在漏极-源 极电压V DS达到约IV的左手部分中，电流随所施加的电压增加。示图的该部分涉及导通操 作，反映其中功率晶体管被导通的状态。以约1伏的电压V DS开始的右手部分，是指其中的 功率晶体管被用作一个耗散元件的线性操作。
[0053] 根据一个实施例，取决于所施加的漏极-源极电压或所施加的漏极-栅极电压，仅 操作第一晶体管210,或操作第一和第二晶体管210、220。更详细地，在低漏极-源极电压 处，操作第一和第二晶体管210、220,而在预定开关电压之上的电压处，第二晶体管220被 关断。结果，在开关电压之上的漏极-源极电压处，晶体管的陡度降低，以防止热点的形成。 减小晶体管陡度导致耗散功率的能力增加。另一方面，在低漏极-源极电压处，导通电阻大 幅降低。
[0054] 根据一个实施例，其中设置了第二栅极电极225的第二沟槽125的数目是其中设 置了第一栅极电极215的第一沟槽115的数目的约5倍以上，例如9倍。从而可以更精确 地调整器件在不同的电压范围的特性。
[0055] 因此，通过将取决于漏极-源极电压的两个操作状态分开，功率器件的总体性能 可以得到改进。例如，在图4示出的图中，在给定的漏极-源极电压V DS和给定的脉冲持续 时间处，较高的电流ID是允许的。因此，可耗散较高的功率量。
[0056] 由于其中晶体管被分成以"梳状"方式布置的第一晶体管和第二晶体管的特别配 置，该晶体管的制造过程可以是简单的。进一步地，根据该配置，可以分布第一和第二栅极 电极使得第一栅极电极中的一个栅极电极被第二栅极电极所包围。从而，栅极电极中的任 何一个周围的热电阻率得到改进，并且可防止热点的形成。特别地，其中没有电流流动的沟 槽起到为其中流着电流的沟槽散热的作用。栅极结构越精细，散热效率越高。由于这些原 因，在开关电压之上的漏极-源极电压处，采用上述讨论的特定布局，可由功率晶体管耗散 更多的功率。
[0057] 图5A示出根据另一实施例的开关组件200的示意性电路图。在图5A中，开关组 件200包括集成电路，所述集成电路具有第一晶体管元件2100和第二晶体管元件2200。第 一晶体管元件2100包括例如图1A至1C和2中所示的形式中的多个第一晶体管。第二晶 体管元件2200包括例如图1A至1C和2中所示的形式中的多个第二晶体管。开关组件200 进一步包括源极端子252、漏极端子254、栅极端子250和控制元件240。控制元件240被 配置为控制施加到第二晶体管元件2200的电势。控制元件240与源极端子252和漏极端 子254连接。取决于在源极端子252和漏极端子254之间所测量的电势，电势被施加到第 二晶体管元件2200。施加到第一电位晶体管元件2100的电势与源极端子252和漏极端子 254之间的电势近似无关。
[0058] 根据图5B的配置，开关组件200的控制元件240与栅极端子250和漏极端子254 连接。根据该配置，控制元件240被配置为基于栅极端子250和漏极端子254之间所测量 的信号来控制施加到第二晶体管元件2200的栅极电势。
[0059] 根据进一步的实施例，这两个实现方式可组合。更具体地，漏极-源极电压和漏 极-栅极电压二者均可被用作控制元件240的输入。
[0060] 图5C至5G以等效电路图的方式示出控制元件240的具体实现方式。根据一个实 施方式，控制元件240可以被实现为与晶体管阵列集成或从晶体管阵列分开的器件。换句 话说，图5C的表示控制元件240的等效电路可以与晶体管阵列在相同的半导体衬底上实 现，以便实现开关组件200。例如，电阻器可以由诸如具有某个可通过设定掺杂浓度来调整 的电阻率的多晶硅电路路径的导电路径来实现。另外元件可以由相应的掺杂区来实现。显 然可以理解，根据另一实施例，控制元件240的组件例如电容器、电阻器可以与第一和第二 晶体管元件2100、2200中的任何一个集成。
[0061] 可替代地，集成电路可仅由晶体管阵列实现，进一步包括控制元件240,所述控制 元件240可与例如控制器或另一器件集成，或可被实现为设置在控制器与晶体管阵列之间 的适配器。
[0062] 图5C至5G中所示的集成电路400包括如图1A至1C和图2所示的晶体管阵列。 开关组件200包括与第一晶体管元件2100的栅极电极接触的第一栅极导电线450,以及与 第二晶体管元件2200的栅极电极接触的第二栅极导电线455。开关组件200进一步包括一 个局部源极端子401、局部漏极端子404、与第一栅极导电线450接触的第一栅极端子403 以及与第二栅极导电线455接触的第二栅极端子402。局部源极端子401可经由控制元件 240与完整开关组件200的源极端子252连接。局部漏极端子404可以经由控制元件240 与开关组件200的漏极端子254连接。第一栅极端子403可以经由控制元件240与完整开 关组件200的栅极电极250连接。进一步地，控制元件240被配置为控制施加到第二栅极 端子402的电压。
[0063] 在图5C的实施例中，控制元件240可以包括晶体管410、二极管431、432和电阻器 433、434、435。控制元件240的元件实现功能性，根据所述功能性基于漏极端子254和源极 端子252之间所测量的信号来控制施加到第二栅极端子402的电势。
[0064] 在图5C的实施例中，晶体管410可以被实现为NM0S晶体管。图5C的控制元件 240包括反向器，信号经由分压器（电阻器433、434)被输入到所述反向器。例如，选择电阻 器的电阻值使得晶体管410在一侧上以在漏极和源极之间的开关电压之上的电压被导通。 例如，电阻器433、434、435的电阻值可在约100至lOOOkQ的范围中。然而，可能不可超过 晶体管410的最大栅极-源极电压。可选地，可以与电阻器434串联地布置二极管。电阻 器433的电阻值和晶体管410的输入电容可确定开关动态。例如，晶体管410的输入电容 可能是非常小的，并且电阻器433的电阻率可以被选择为大。结果，漏极和源极之间的泄漏 电流可降低。
[0065] 当VDS降低到低于某一限度或开关电压时，晶体管410被设为关断状态，并且第二 晶体管元件2200的第二栅极电极经由电阻器435和第二栅极端子402充电。例如，可相对 高地选择电阻器435的电阻值，使得控制元件340可以与通常使用的在一定范围内递送电 流的热插拔控制器组合使用。例如，二极管432可将施加在局部第二栅极端子402的电压 快速放电。当控制器输出负的栅极电压时，二极管431可以防止泄漏电流的发生。根据图 5C所示的配置，控制元件240是可操作的以在V DS的低值处导通第二晶体管元件2200来达 成低 RDS, 0N。
[0066] 根据如图?所示的进一步修改，控制元件240可以包括代替NM0S晶体管410的 NPN双极晶体管420。图?的另一元件类似于根据图5C所采用的那些元件。在图?的实 施例中，二极管431可被省略。
[0067] 图5E示出其中晶体管430可以被实现为一个p沟道M0SFET的又一个示例。根据 图5E的实施例，第二栅极端子402与晶体管430的漏极区连接。根据修改，另一高欧姆电 阻器可以设置在第二晶体管元件2200的源极电极和栅极电极之间。在该情况中，例如，当 第一晶体管元件2100导通或者如果漏极-源极电压已经在正栅极电压处有斜面时，第二晶 体管元件2200的栅极电极可放电。
[0068] 图5F示出另一实施例，包括PNP双极晶体管440。根据该实施例，泄漏电流IDSS 可降低。进一步地，电阻器可以设置在第二栅极端子402和源极端子401之间。例如，从而， 当第一晶体管元件2100导通时，可防止第二晶体管元件2200的栅极电极充电。电阻器435 是可选的，并且可限制晶体管440的电流。
[0069] 在上述示例中，通过设定例如晶体管410、420、430、440的开关电压，可确定开关 漏极-源极电压，第二晶体管元件2200在该处导通或关断。
[0070] 图5G示出控制元件240的配置的另一示例。根据该配置，控制元件240可以包括 两个二极管431、432、两个电容器447、446、PM0S晶体管430和NM0S晶体管445。根据该实 施例，PM0S晶体管430是主开关元件。PM0S晶体管430的栅极端子连接到漏极和源极端子 之间的电容分压器的中心节点。电容分压器包括电容器447、446。二极管431、432分别并 联地连接到电容器447、446,允许PM0S晶体管430的栅极-源极电容的快速充电和放电。 大小可以很小的NM0S晶体管445允许在低V DS电压处的导通状态期间将晶体管2200的栅 极放电而没有泄漏电流的惩罚。
[0071] 如上文已经解释的，开关组件200包括控制元件240和集成电路400。集成电路 400包括第一晶体管元件2100以及第二晶体管元件2200,所述第一晶体管元件2100包括 第一晶体管，第一晶体管的栅极电极设置在半导体衬底的第一主表面的第一沟槽中。第二 晶体管元件2200并联地电连接到第一晶体管元件2100。第二晶体管元件2100包括第二晶 体管，第二晶体管的栅极电极设置在第一主表面中的第二沟槽中，并且第二栅极导电线455 与第二沟槽中的栅极电极接触，其中控制元件240被配置为控制施加到第二栅极导电线的 电势。根据一个实施例，热插拔控制器可以包括如上所述的开关组件。
[0072] 示例 2
[0073] 另一实施例涉及集成电路或半导体器件，其中功率晶体管与另一电路元件例如电 流传感器、温度传感器等集成。在这类半导体器件中，可通过用电流传感器测量片上功率 M0SFET的电流和通过调整栅极-源极电压Ves以将电流调节到Ια，来实现电流限制。
[0074] 例如，电流Ια的极限值可能在约10Α至100Α的范围中。由于该限制，可保护芯片 免于由于在诸如短路和过载的故障情况期间出现自热而被破坏。即使采用这类电流限制， 芯片仍可能在故障情况下升温，但速率比不采用该限制时慢。一旦达到临界最高温度，过热 保护电路可以使晶体管关断。例如，这类最高温度可为约170°C。
[0075] 当功率晶体管是在温度补偿点TCP之上操作时，漏极电流ID是由功率M0SFET分 布的并且主要均匀分布在功率M0SFET上。在TCP之下，漏极电流是不均匀分布的。因此， 形成电流和温度的细丝（filament)。更详细地，在温度补偿点之上的温度处，电流跨功率 M0SFET面积均匀地分布，并且用于电流测量的电流传感器的放置不是关键的。在短路事件 期间，泄漏电流被限制在Ια并且功率M0SFET的温度上升。因为dI D/dT是负的，所以Ves随 着温度的上升而增加。
[0076] 然而，在温度补偿点之下的温度处，这类漏极电流的限制是难以达成的。具体来 讲，功率M0SFET中的电流分布是不均匀的。已观察到的是，在功率M0SFET的中心和边缘之 间存在多达3倍的电流密度差。进一步地，围绕热点的电流和功率密度的含量正在发展。一 方面，这导致温度上升比从所测量的温度传感器信号和从纯粹的热模型所预期的更快。另 一方面，电流传感器信号与I D不成比例。例如，如果电流传感器被放置在功率M0SFET器件 的边缘，那么实际信号ID显著高于从所测量的传感器信号所确定的信号。因此，功率耗散 将在脉冲期间增加，并且温度将会比预期的上升更快。如果布置欠佳，那么电流限制可能完 全不工作。
[0077] 例如，电流限制采用若干步骤来实现。在较高的VDS处，Ια较低，限制高V DS处的功 率耗散。这在图6A中示意性地示出。对于电流限制要求比较低的具有低导通电阻的产品， 产品要求可能迫使在高V DS处Ια在温度补偿点之下。图6A所示的特性还可能受到滞后的 影响。具体来讲，可以以与关断的漏极-源极电势不同的漏极-源极电势来完成导通。
[0078] 图6Β示出半导体器件的另一实施例。根据图6Β所示的实施例，第一和第二晶体 管210、220中的每个栅极由其自己的栅极驱动器540、545驱动。栅极驱动器540、545由控 制电路块或控制元件240来控制，所述控制元件240评估在输入端子510处所输入的输入 信号、I D传感器530、VDS传感器520以及保护电路550的状态的信号。根据该实施例，控制 元件240达成复杂的功能性，包括例如通过控制栅极驱动器540、545来控制半导体器件的 各种功能。这可被多种信号影响，诸如ID传感器530、VDS传感器520、保护电路550以及例 如温度传感器的信号。例如，控制元件240可被实现为混合信号电路，即在单一半导体芯片 上包括模拟和数字电路。例如，控制元件240可包括多个晶体管，例如，超过100个，以实现 期望的功能性。图6B中所示的半导体器件进一步包括漏极端子254,其可与电池和可以是 输出端子的源极端子252连接。
[0079] 第一和第二晶体管210、220具有已在上文参考图1和2所解释的结构。在这些配 置中，第一沟槽的数目可以约等于第二沟槽的数目。在常规操作期间，第一和第二栅极电极 以相同的方式被驱动，并且第一和第二晶体管具有与常规功率M0SFET相同的器件面积、沟 道宽度和器件特性。此外，第一和第二晶体管210、220约彼此相等。用于本器件的导通电 阻（R m*A)与用于常规功率M0SFET的一样低。然而，在电流限制期间，两个栅极电极，具体 来讲，两个栅极导电线230、235不再以相同的方式被驱动。对于平均短路电流密度= Ia/w，在温度补偿点的电流密度之下，jTeP = ITeP/w，两个栅极电极中的一个被完全关断。另 一个栅极电极被用来通过调整其Ves来调节电流。由于控制元件控制施加到第二栅极电极 的电势的特征，如果某些V DS步骤被超过，那么控制元件是可操作的以减少有效沟道宽度w。 由于本功率晶体管的沟道宽度与相同面积的常规功率晶体管相比显著减少，本功率晶体管 的沟道中的电流密度和相关联的V es显著提高。因此，电流细丝化和所有相关联的问题不影 响分裂栅功率晶体管。控制电路240可以通过控制Ves来调节I D。通过减少沟道宽度，即使 对于大M0SFET面积，Ves也可以停留在温度补偿点之上。
[0080] 根据该实施例，分裂栅功率M0SFET包括可以是叉指的至少两个区。每个这类区具 有栅极驱动器540、545，其由控制逻辑或控制元件240控制。控制元件240调整不同区的栅 极-源极电压，使得所有区在正常操作期间对R w有所贡献。在电流限制期间，控制元件被 配置为关断第二晶体管从而减少M0SFET的有效通道宽度。因此，M0SFET的有效区操作在 温度补偿点TCP之上进行操作。
[0081] 根据一个实施例，每第η个沟槽可以连接到栅极导电线中的一个栅极导电线。在 该情况下，晶体管的沟道宽度Wi是Wi = W/n。这类情况下的栅极-源极电压的一阶估计由 下面的等式给出：
[0082]

【权利要求】
1. 一种包括控制元件和集成电路的开关组件，所述集成电路包括： 第一晶体管元件，所述第一晶体管元件包括第一晶体管，所述第一晶体管的栅极电极 设置在半导体衬底的第一主表面中的第一沟槽中；以及 第二晶体管元件，所述第二晶体管元件并联地电连接到所述第一晶体管元件，所述第 二晶体管元件包括： 第二晶体管，所述第二晶体管的栅极电极设置在所述第一主表面中的第二沟槽中；以 及 第二栅极导电线，所述第二栅极导电线与所述第二沟槽中的所述栅极电极接触， 其中所述控制元件配置为控制施加到所述第二栅极导电线的电势。
2. 根据权利要求1所述的开关组件，其中所述第一晶体管元件和所述第二晶体管元件 电耦合到公共源极端子和公共漏极端子，并且所述控制元件被配置为基于所述公共源极端 子与所述公共漏极端子之间的电势来控制施加到所述第二栅极导电线的所述电势。
3. 根据权利要求2所述的开关组件，其中所述控制元件被配置为当所述公共源极端子 与所述公共漏极端子之间的所述电势大于第一开关电压时关断所述第二晶体管元件，并且 当所述公共源极端子与所述公共漏极端子之间的所述电势小于第二开关电压时导通所述 第二晶体管元件。
4. 根据权利要求1所述的开关组件，其中所述第一晶体管元件和所述第二晶体管元件 电耦合到公共源极端子和公共漏极端子，并且所述控制元件被配置为基于所述第一栅极电 极与所述公共漏极端子之间的电势来控制施加到所述第二栅极导电线的所述电势。
5. 根据权利要求4所述的开关组件，其中所述控制元件被配置为当所述第一栅极端子 与所述公共漏极端子之间的所述电势大于第一开关电压时关断所述第二晶体管元件，并且 当所述第一栅极端子与所述公共漏极端子之间的所述电势小于第二开关电压时导通所述 第二晶体管元件。
6. 根据权利要求1所述的开关组件，其中所述第一晶体管元件和所述第二晶体管元件 电耦合到公共源极端子和公共漏极端子，并且所述控制元件被配置为基于所述第一栅极电 极与所述公共漏极端子之间的电势、并进一步基于所述公共源极端子与所述公共漏极端子 之间的电势来控制施加到所述第二栅极导电线的所述电势。
7. 根据权利要求1所述的开关组件，其中所述控制元件是所述集成电路的组件。
8. 根据权利要求1所述的开关组件，其中所述控制元件是与所述集成电路分开的组 件。
9. 根据权利要求1所述的开关组件，其中所述第一沟槽和所述第二沟槽以交替的方式 布置。
10. 根据权利要求1所述的开关组件，其中所述第一沟槽和所述第二沟槽在结构上相 同。
11. 根据权利要求1所述的开关组件，其中所述控制元件的组件形成在所述半导体衬 底中。
12. 根据权利要求1所述的开关组件，进一步包括电流传感器，其中所述控制元件被配 置为基于从所述电流传感器所输出的信号来设定施加到所述第二栅极导电线的所述电势。
13. 根据权利要求12所述的开关组件，其中所述控制元件被配置为当由所述电流传感 器所测量的电流超过开关电流时关断所述第二晶体管元件。
14. 一种包括控制器和集成电路的系统，所述集成电路包括： 第一晶体管元件，所述第一晶体管元件包括第一晶体管，所述第一晶体管的栅极电极 设置在半导体衬底的第一主表面中的第一沟槽中； 第二晶体管元件，所述第二晶体管元件并联地电连接到所述第一晶体管元件，所述第 二晶体管元件包括： 第二晶体管，所述第二晶体管的栅极电极设置在所述第一主表面中的第二沟槽中；以 及 第二栅极导电线，所述第二栅极导电线与所述第二沟槽中的所述栅极电极接触；以及 控制元件，所述控制元件被配置为基于从所述控制器所接收的信号来控制施加到所述 第二栅极导电线的电势。
15. 根据权利要求14所述的系统，其中所述控制元件是所述集成电路的组件。
16. 根据权利要求14所述的系统，其中所述控制元件是所述控制器的组件。
17. 根据权利要求14所述的系统，其中所述控制器是热插拔控制器。
18. 根据权利要求14所述的系统，其中所述系统实现电路断路器。
19. 根据权利要求14所述的系统，其中所述系统实现热插拔控制器。
20. -种包括电源元件的电源系统，所述电源元件包括电路断路器，所述电路断路器包 括控制器和开关组件，所述开关组件包括控制元件和集成电路，所述集成电路包括 ： 第一晶体管元件，所述第一晶体管元件包括第一晶体管，所述第一晶体管的栅极电极 设置在半导体衬底的第一主表面中的第一沟槽中；以及 第二晶体管元件，所述第二晶体管元件并联地电连接到所述第一晶体管元件，所述第 二晶体管元件包括： 第二晶体管，所述第二晶体管的栅极电极设置在所述第一主表面中的第二沟槽中；以 及 第二栅极导电线，所述第二栅极导电线与所述第二沟槽中的所述栅极电极接触， 其中所述控制元件被配置为基于由所述控制器所提供的信号来控制施加到所述第二 栅极导电线的电势。
【文档编号】H01L27/02GK104143973SQ201410188400
【公开日】2014年11月12日 申请日期:2014年5月6日 优先权日:2013年5月7日
【发明者】G·诺鲍尔, C·卡陶, D·迪布拉, R·伊玲 申请人:英飞凌科技奥地利有限公司