半导体封装的制作方法
【专利摘要】实施方式的半导体封装具有：基板、第一半导体芯片、第一线、第一模铸材料、第二半导体芯片、第三半导体芯片、第二线及第二模铸材料。所述基板具有第一、第二焊盘。所述第一半导体芯片设置于所述基板上。所述第一线将所述第一焊盘和所述第一半导体芯片电连接。所述第一模铸材料将所述基板上的所述第一半导体芯片及所述第一线密封。所述第二半导体芯片设置于所述第一模铸材料上。所述第三半导体芯片设置于所述第二半导体芯片上。所述第二线将所述第二焊盘和所述第二半导体芯片电连接。所述第二模铸材料将所述基板上的所述第一模铸材料、所述第二、第三半导体芯片及所述第二线密封。
【专利说明】半导体封装
[0001]本申请以美国临时专利申请61/874540号(申请日:2013年9月6日)为基础并享受其优先权。本申请通过参照该在先申请而包括其全部内容。
【技术领域】
[0002]本发明涉及半导体封装。
【背景技术】
[0003]近年来，将多个半导体芯片在一个封装内密封的多芯片封装(MCP) (Mult1-chippackage)以移动设备等电子设备为中心而被广泛使用。例如，将NAND闪存及其控制器配置于基板上并将这些元件用模铸材料密封的模铸型半导体封装正在产品化。
【发明内容】
[0004]本发明提供外形尺寸小的半导体封装。
[0005]实施方式的半导体封装具有:基板、第一半导体芯片、第一线、第一模铸材料、第二半导体芯片、第三半导体芯片、第二线及第二模铸材料。所述基板具有第一、第二焊盘。所述第一半导体芯片设置于所述基板上。所述第一线将所述第一焊盘和所述第一半导体芯片电连接。所述第一模铸材料将所述基板上的所述第一半导体芯片及所述第一线密封。所述第二半导体芯片设置于所述第一模铸材料上。所述第三半导体芯片设置于所述第二半导体芯片上。所述第二线将所述第二焊盘和所述第二半导体芯片电连接。所述第二模铸材料将所述基板上的所述第一模铸材料、所述第二、第三半导体芯片及所述第二线密封。
【专利附图】
【附图说明】
[0006]图1是第一实施方式的半导体封装的俯视图。
[0007]图2是沿图1中的所述半导体封装的2-2线的剖视图。
[0008]图3是所述第一实施方式的第一变形例的半导体封装的剖视图。
[0009]图4是所述第一实施方式的第二变形例的半导体封装的剖视图。
[0010]图5是第二实施方式的半导体封装的剖视图。
[0011]图6是所述第二实施方式的第一变形例的半导体封装的剖视图。
[0012]图7是所述第二实施方式的第二变形例的半导体封装的剖视图。
[0013]图8是所述第二实施方式的第三变形例的半导体封装的剖视图。
[0014]图9是第三实施方式的半导体封装的剖视图。
[0015]图10是所述第三实施方式的第一变形例的半导体封装的剖视图。
[0016]图11是所述第三实施方式的第二变形例的半导体封装的剖视图。
[0017]图12是所述第三实施方式的第三变形例的半导体封装的剖视图。
[0018]图13是第四实施方式的控制器芯片和NAND芯片的俯视图。
[0019]图14是比较例的控制器芯片和NAND芯片的俯视图。
[0020]图15是概要地表示所述实施方式的基板的SATA信号的布线层的剖视图。
[0021]图16A是表示所述实施方式的半导体封装的焊料球的排列的仰视图。
[0022]图16B是所述实施方式的半导体封装的侧视图。
[0023]图16C是图2所示的所述半导体封装的俯视图。
[0024]图17是所述实施方式的半导体封装的焊料球的排列的概要图。
[0025]图18是具有所述实施方式的半导体封装的电子设备的框图。
[0026]图19是表示所述半导体封装10的构成的框图。
【具体实施方式】
[0027]下面参照附图来说明实施方式。在以下的说明中，对于具有相同功能及构成的构成要素，标注相同标记，且仅在必要的情况下进行重复说明。此外，以下所示的各实施方式仅是例示用于使该实施方式的技术思想具体化的装置和/或方法，并没有将构成部件的材质、形状、结构及配置等限定于下述内容。
[0028](第一实施方式)
[0029]图1是第一实施方式的半导体封装的俯视图。图2是沿图1中的所述半导体封装的2-2线的剖视图。
[0030]半导体封装10具备:基板11、控制器芯片12、NAND芯片13A、13B、13C、13D、线14、15A、15B、15C、15D、模铸材料16、17、安装膜18、19A、19B、19C、19D及焊料球21。再有，在图1中省略了线。所述NAND芯片13A-13D是形成有NAND闪存的半导体芯片。控制器芯片12是形成有控制所述NAND闪存的动作的控制器的半导体芯片。
[0031]NAND闪存可以采用在一个单元记录一位(比特)的单层单元(SLC)方式，也可以采用在一个单元记录两位以上的多层单元(MLC)方式。各NAND芯片13A、13B、13C、13D的外形尺寸是例如12 X 10mm。控制器芯片12的外形尺寸是例如6 X 6mm。NAND芯片13A、13B、13C、13D及控制器芯片12的大小并不限于此。各NAND芯片13A、13B、13C、13D的厚度可以相同，也可以不同。
[0032]在所述基板11上，配置有控制器芯片12。控制器芯片12通过安装膜18而固定于基板11上。在控制器芯片12的焊盘和基板11的焊盘之间，结合有线14。线14将控制器芯片12的焊盘和基板11的焊盘间电连接。控制器芯片12的焊盘例如分别沿控制器芯片12的四边配置。例如，沿第一边配置有第一焊盘组，沿第二边配置有第二焊盘组，沿第三边配置有第三焊盘组，沿第四边配置有第四焊盘组。
[0033]在所述基板11上，形成有将控制器芯片12及线14密封的模铸材料16。通过将基板11上的控制器芯片12及线14用模铸材料16密封，而保护控制器芯片12及线14免受来自外部的应力、潮气、污染物质等的影响。可使用厚安装膜来代替模铸材料16。通过以上结构，而形成将控制器芯片12密封的模铸型半导体封装(第一模铸封装(? — > K 〃 ^
一夕))。
[0034]在所述模铸材料16上，将NAND芯片13Α、13Β、13C、13D分别在一端方向上偏移焊盘区域并进行层叠。S卩、NAND芯片13Α通过安装膜19Α而固定于模铸材料16上。NAND芯片13Β通过安装膜19Β而固定于NAND芯片13Α上。NAND芯片13C通过安装膜19C而固定于NAND芯片13Β上。再有，NAND芯片13D通过安装膜19D而固定于NAND芯片13C上。
[0035]在NAND芯片13Α的焊盘和基板11的焊盘之间，结合有线15Α。NAND芯片13Α的焊盘例如仅沿NAND芯片13Α的一边配置。线15Α将NAND芯片13Α的焊盘和基板11的焊盘间电连接。在NAND芯片13B的焊盘和NAND芯片13A的焊盘之间，结合有线15B。NAND芯片13B的焊盘例如仅沿与NAND芯片13A的焊盘相同侧的一边配置。线15B将NAND芯片13B的焊盘和NAND芯片13A的焊盘间电连接。
[0036]在NAND芯片13C的焊盘和NAND芯片13B的焊盘之间，结合有线15C。NAND芯片13C的焊盘例如仅沿与NAND芯片13B的焊盘相同侧的一边配置。线15C将NAND芯片13C的焊盘和NAND芯片13B的焊盘间电连接。再有，在NAND芯片13D的焊盘和NAND芯片13C的焊盘之间，结合有线15D。NAND芯片13D的焊盘例如仅沿与NAND芯片13C的焊盘相同侧的一边配置。线15D将NAND芯片13D的焊盘和NAND芯片13C的焊盘间电连接。
[0037]在所述基板11上，形成有将模铸材料16、NAND芯片13A-13D及线15A-1?密封的模铸材料17。通过将基板11上的所述NAND芯片13A-13D及线15A-1?用模铸材料17密封，而保护这些NAND芯片及线免受来自外部的应力、潮气、污染物质等的影响。再有，在基板11的、与形成有模铸材料17的面相对的背面，形成有外部连接用的焊料球21。通过以上结构，而形成将NAND芯片13A-13D密封的模铸型半导体封装(第二模铸封装)。
[0038]在所述基板11，根据需要而使用多层的布线基板。所述模铸材料16、17可以是含有相同材料的树脂，也可以是含有不同材料的树脂。模铸材料16使用结合用的树脂。模铸材料17使用压铸模(卜9 7 7 7 ? — > F )用的树脂。在使用结合用的树脂的情况下，可设置将应成形的模铸材料的外形包围的框，并向框内喷吐树脂。如果如上述那样设置框来喷吐树脂，则树脂大体上不会流到端部，可保持模铸材料的中央部的平坦性。模铸材料16、17还可使用模具来成形。如果使用模具，则优选保持模铸材料的上表面的平坦性。模铸材料17还可通过压缩成形来成形。
[0039]所述第一实施方式的半导体封装10具有以下结构:基板11上的控制器芯片12由模铸材料16密封，且模铸材料16上的、层叠的NAND芯片13A-13D由模铸材料17密封。这样，通过在控制器芯片12上配置层叠的NAND芯片13A-13D，与将控制器芯片12和NAND芯片13A-13D平置的情况相比，能减小半导体封装的外形尺寸。再有，在将控制器芯片12的焊盘沿四边配置的情况下，难以在控制器芯片12上直接层叠NAND芯片，因此采用本实施方式的半导体封装的结构更优选。
[0040]图3是表示所述第一实施方式的第一变形例的半导体封装的结构的剖视图。
[0041]半导体封装20还具有比所述NAND芯片13Α、13Β、13C、13D外形尺寸大的NAND芯片22A、22B、22C、22D及安装膜23A、23B、23C、23D。在所述模铸材料16上，层叠有NAND芯片22A、22B、22C、22D。再有，控制器芯片12的外形尺寸和NAND芯片22A-22D的外形尺寸可大体相同，或者，NAND芯片22A-22D的外形尺寸可比控制器芯片12的外形尺寸大。
[0042]NAND芯片22A通过安装膜23A固定于模铸材料16上。NAND芯片22B通过安装膜23B而固定于NAND芯片22A上。NAND芯片22C通过安装膜23C而固定于NAND芯片22B上。再有，NAND芯片22D通过安装膜23D而固定于NAND芯片22C上。如图3所示，NAND芯片22A-22D从模铸材料16的侧面突出。换言之，在将基板11、控制器芯片12、NAND芯片22A-22D、模铸材料16、17剖开的剖面中，NAND芯片22A-22D从模铸材料16突出。其他构成及效果与图2所示的半导体封装相同。
[0043]再有，可以如第一实施方式那样仅一部分NAND芯片(上侧两个NAND芯片13C、13D)从模铸材料16的侧面突出，或者，也可如第一变形例那样全部NAND芯片22A-22D都从模铸材料16的侧面突出，或者，还可任何NAND芯片22A-22D均不从模铸材料16的侧面突出。这可根据NAND芯片13A-13D、22A-22D的外形尺寸、控制器芯片12的外形尺寸等来决定。
[0044]图4是表示所述第一实施方式的第二变形例的半导体封装的结构的剖视图。
[0045]半导体封装30还具有在基板11上配置的电子部件24。基板11上的电子部件24由模铸材料17密封。电子部件24包括振荡器、温度传感器、EEPR0M、芯片电阻、芯片电容器等。电子部件24通过例如在基板11的表层或内层构成的布线而与控制器芯片12、NAND芯片13A-13D等连接。其他构成及效果与图2所示的半导体封装相同。
[0046](第二实施方式)
[0047]在第二实施方式中，说明了将基板11上的控制器芯片和DRAM芯片用模铸材料密封且还将所述密封材料上的NAND芯片用模铸材料密封的例子。
[0048]图5是表示第二实施方式的半导体封装的结构的剖视图。
[0049]半导体封装40还具有DRAM芯片25、安装膜26、线27及模铸材料28。DRAM芯片25是形成有动态随机存取存储器(DRAM)的半导体芯片。再有，不限于DRAM，也可形成有静态随机存取存储器(SRAM)、磁阻随机存取存储器(MRAM)等。DRAM芯片25的外形尺寸例如比NAND芯片13A-13D和/或控制器芯片12小。但是，根据所需的DRAM的容量，也可比NAND芯片13A-13D和/或控制器芯片12大。
[0050]在所述基板11上，配置有控制器芯片12及DRAM25。控制器芯片12通过安装膜18固定于基板11上。在控制器芯片12的焊盘和基板11的焊盘之间，结合有线14。DRAM芯片25通过安装膜26固定于基板11上。在DRAM芯片25的焊盘和基板11的焊盘之间，结合有线27。DRAM芯片25的焊盘例如沿芯片的中心线配置(中心焊盘)。线27将DRAM芯片25的焊盘和基板11的焊盘间电连接。
[0051]在所述基板11上，形成有将控制器芯片12、DRAM芯片25及线14、27密封的模铸材料28。通过将基板11上的控制器芯片12、DRAM芯片25及线14、27用模铸材料28密封，而保护控制器芯片12、DRAM芯片25及线14、27免受来自外部的应力、潮气、污染物质等的影响。通过以上结构，而形成将控制器芯片12及DRAM芯片25密封的模铸型半导体封装
(第一模铸封装)。
[0052]在所述模铸材料28上，层叠有NAND芯片13A、13B、13C、13D。NAND芯片13A通过安装膜19A而固定于模铸材料28上。NAND芯片13B通过安装膜19B而固定于NAND芯片13A上。NAND芯片13C通过安装膜19C而固定于NAND芯片13B上。再有，NAND芯片13D通过安装膜19D而固定于NAND芯片13C上。
[0053]在NAND芯片13A的焊盘和基板11的焊盘之间，结合有线15A。在NAND芯片13B的焊盘和NAND芯片13A的焊盘之间，结合有线15B。在NAND芯片13C的焊盘和NAND芯片13B的焊盘之间，结合有线15C。再有，在NAND芯片13D的焊盘和NAND芯片13C的焊盘之间，结合有线15D。
[0054]在所述基板11上，形成有将模铸材料28、NAND芯片13A-13D及线15A-1?密封的模铸材料17。通过将基板11上的所述NAND芯片13A-13D及线15A-1?用模铸材料17密封，而保护该NAND芯片及线免受来自外部的应力、潮气、污染物质等的影响。再有，在基板11的、与形成有模铸材料17的面相对的背面，形成有外部连接用的焊料球21。通过以上结构，而形成将NAND芯片13A-13D密封的模铸型半导体封装(第二模铸封装)。
[0055]所述第二实施方式的半导体封装40具有以下结构:基板11上的控制器芯片12和DRAM芯片25由模铸材料28密封，且模铸材料28上的、层叠的NAND芯片13A-13D由模铸材料17密封。这样，即使在基板11上配置DRAM芯片25的情况下，通过在控制器芯片12上配置层叠的NAND芯片13A-13D，而能减小半导体封装的外形尺寸。其他构成及效果与图2所示的第一实施方式相同。再有，在将DRAM25的焊盘沿中心线配置(中心焊盘)的情况下，难以在DRAM芯片25上直接层叠NAND芯片13A-13D，因此采用本实施方式的半导体封装的结构更优选。
[0056]图6是表示所述第二实施方式的第一变形例的半导体封装的结构的剖视图。
[0057]半导体封装50还具有比所述NAND芯片13A-13D外形尺寸大的NAND芯片22A-22D及安装膜23A-23D。在所述模铸材料28上，层叠有NAND芯片22A-22D。再有，如图6所示，NAND芯片22A-22D重叠至DRAM芯片25的上方。其他构成及效果与图5所示的第二实施方式相同。
[0058]图7是表示所述第二实施方式的第二变形例的半导体封装的结构的剖视图。
[0059]半导体封装60还具有配置于基板11上的电子部件24。基板11上的电子部件24由模铸材料17密封。电子部件24包括振荡器、温度传感器、EEPR0M、电阻、电容器等。其他构成及效果与图5所示的第二实施方式相同。
[0060]图8是表示所述第二实施方式的第三变形例的半导体封装的结构的剖视图。在图5所示的第二实施方式中，将控制器芯片12和DRAM芯片25用同一模铸材料28密封，但是，在该第三变形例中没有将DRAM芯片25用模铸材料28密封，而是用模铸材料17密封。
[0061]在所述基板11上，配置有控制器芯片12及DRAM芯片25。控制器芯片12通过安装膜18而固定于基板11上。DRAM芯片25通过安装膜26而固定于基板11上。再有，在所述基板11上，形成有将控制器芯片12及线14密封的模铸材料16。
[0062]在所述模铸材料16上，层叠有NAND芯片13A-13D。在所述基板11上，形成有将模铸材料16、NAND芯片13A-13D、DRAM芯片25及线15A_15D、27密封的模铸材料17。通过将基板11上的NAND芯片13A-13D、DRAM芯片25及线15A_15D、27用模铸材料17密封，而保护该NAND芯片、DRAM芯片及线免受来自外部的应力、潮气、污染物质等的影响。
[0063]所述第三变形例的半导体封装70具有以下结构:基板11上的控制器芯片12由模铸材料16密封，且模铸材料16上的、层叠的NAND芯片13A-13D及DRAM芯片25由模铸材料17密封。这样，即使在基板11上配置DRAM芯片25的情况下，通过在控制器芯片12上配置层叠的NAND芯片13A-13D，而能减小半导体封装的外形尺寸。其他构成及效果与图5所示的第二实施方式相同
[0064](第三实施方式)
[0065]在第三实施方式中，说明了在模铸材料上层叠更多的NAND芯片并将这些芯片用模铸材料密封的例子。
[0066]图9是表示第三实施方式的半导体封装的结构的剖视图。
[0067]半导体封装80还具有NAND芯片13E、13F、13G、13H、安装膜19E、19F、19G、19H及线15E、15F、15G、15H。
[0068]在所述模铸材料16上，将NAND芯片13A-13D分别在第一方向上偏移焊盘区域并进行层叠。再有，在NAND芯片13D上，NAND芯片13E-13H分别在与所述第一方向相反的第二方向上偏移焊盘区域并进行层叠。换言之，在将基板IUNAND芯片13A-13H、模铸材料16、17剖开的剖面中，NAND芯片13A-13D在所述剖面的所述第一方向上偏移焊盘区域量地配置，NAND芯片13E-13H在所述第二方向上偏移焊盘区域量地分别配置。
[0069]NAND芯片13E通过安装膜19E而固定于NAND芯片13D上。NAND芯片13F通过安装膜19F而固定于NAND芯片13E上。NAND芯片13G通过安装膜19G而固定于NAND芯片13F上。NAND芯片13H通过安装膜19H而固定于NAND芯片13G上。再有，在基板11上配置有电子部件24。
[0070]在NAND芯片13E的焊盘和基板11的焊盘之间，结合有线15E。线15E将NAND芯片13E的焊盘和基板11的焊盘间电连接。在NAND芯片13F的焊盘和NAND芯片13E的焊盘之间，结合有线15F。线15F将NAND芯片13F的焊盘和NAND芯片13E的焊盘间电连接。
[0071]在NAND芯片13G的焊盘和NAND芯片13F的焊盘之间，结合有线15G。线15G将NAND芯片13G的焊盘和NAND芯片13F的焊盘间电连接。再有，在NAND芯片13H的焊盘和NAND芯片13G的焊盘之间，结合有线15H。线15H将NAND芯片13H的焊盘和NAND芯片13G的焊盘间电连接。
[0072]在所述基板11上，形成有将模铸材料16、NAND芯片13A-13H、线15A-15H及电子部件24密封的模铸材料17。通过将基板11上的所述NAND芯片13A-13H、线15A-15H及电子部件24用模铸材料17密封，而保护该NAND芯片、线及电子部件免受来自外部的应力、潮气、污染物质等的影响。再有，在基板11的背面，形成有外部连接用的焊料球21。通过以上结构，而形成模铸型半导体封装(模铸封装)。其他构成及效果与图2所示的第一实施方式相同。再有，为了保证所述半导体封装的厚度较薄，可减小NAND芯片13A-13H的各半导体基板的厚度。
[0073]图10是表示所述第三实施方式的第一变形例的半导体封装的结构的剖视图。该第一变形例的半导体封装90是在模铸材料上层叠更多的NAND芯片并将这些芯片用模铸材料密封的另一例子，NAND芯片的层叠方式与图9的结构不同。
[0074]在所述模铸材料16上，NAND芯片13A-13H分别在第一方向和与所述第一方向相反的第二方向上交替地偏移焊盘区域并层叠。换言之，在将基板IUNAND芯片13A-13H、模铸材料28、17剖开的剖面中，NAND芯片13A-13H分别在所述剖面的所述第一方向和所述第二方向上偏移焊盘区域量地配置。
[0075]在NAND芯片13A的焊盘和基板11的焊盘之间，结合有线15A。线15A将NAND芯片13A的焊盘和基板11的焊盘间电连接。在NAND芯片13B的焊盘和基板11的焊盘之间，结合有线15B。线15B将NAND芯片13B的焊盘和基板11的焊盘间电连接。
[0076]在NAND芯片13C的焊盘和基板11的焊盘之间，结合有线15C。线15C将NAND芯片13C的焊盘和基板11的焊盘间电连接。在NAND芯片13D的焊盘和基板11的焊盘之间，结合有线15D。线I?将NAND芯片13D的焊盘和基板11的焊盘间电连接。
[0077]在NAND芯片13E的焊盘和基板11的焊盘之间，结合有线15E。线15E将NAND芯片13E的焊盘和基板11的焊盘间电连接。在NAND芯片13F的焊盘和基板11的焊盘之间，结合有线15F。线15F将NAND芯片13F的焊盘和基板11的焊盘间电连接。
[0078]在NAND芯片13G的焊盘和基板11的焊盘之间，结合有线15G。线15G将NAND芯片13G的焊盘和基板11的焊盘间电连接。再有，在NAND芯片13H的焊盘和基板11的焊盘之间，结合有线15H。线15H将NAND芯片13H的焊盘和基板11的焊盘间电连接。
[0079]在所述基板11上，形成有将模铸材料16、NAND芯片13A-13H、线15A-15H及电子部件24密封的模铸材料17。通过将基板11上的所述NAND芯片13A-13H、线15A-15H及电子部件24用模铸材料17密封，而保护该NAND芯片、线及电子部件免受来自外部的应力、潮气、污染物质等的影响。通过以上结构，而形成模铸型半导体封装(模铸封装)。其他构成及效果与图2所示的第一实施方式相同。
[0080]图11是表示所述第三实施方式的第二变形例的半导体封装的结构的剖视图。该第二变形例的半导体封装100是将基板11上的控制器芯片和DRAM芯片用模铸材料28密封并在所述模铸材料28上层叠更多的NAND芯片的例子。
[0081]在所述基板11上，配置有控制器芯片12及DRAM25。控制器芯片12通过安装膜18而固定于基板11上。DRAM25通过安装膜26而固定于基板11上。
[0082]再有，在所述基板11上，形成有将控制器芯片12、DRAM芯片25及线14、27密封的模铸材料28。通过将基板11上的控制器芯片12、DRAM芯片25及线14、27用模铸材料28密封，而保护控制器芯片12、DRAM芯片25及线14、27免受来自外部的应力、潮气、污染物质等的影响。
[0083]在所述模铸材料28上，将NAND芯片13A-13D分别在第一方向上偏移焊盘区域并进行层叠。再有，在NAND芯片13D上，NAND芯片13E-13H分别在所述第二方向上偏移焊盘区域并进行层叠。
[0084]在所述基板11上，形成有将模铸材料28、NAND芯片13A-13H、线15A-15H及电子部件24密封的模铸材料17。通过将基板11上的NAND芯片13A-13H、线15A-15H及电子部件24用模铸材料17密封，而保护该NAND芯片、线及电子部件免受来自外部的应力、潮气、污染物质等的影响。再有，在基板11的背面，形成有外部连接用的焊料球21。其他构成及效果与图9所示的第三实施方式相同。
[0085]图12是表示所述第三实施方式的第三变形例的半导体封装的结构的剖视图。该第三变形例的半导体封装110是将基板11上的控制器芯片和DRAM芯片用模铸材料28密封并在所述模铸材料28上层叠更多的NAND芯片的另一例子，NAND芯片的层叠方式不同。
[0086]在所述基板11上，配置有控制器芯片12及DRAM25。控制器芯片12通过安装膜18而固定于基板11上。DRAM25通过安装膜26而固定于基板11上。
[0087]再有，在所述基板11上，形成有将控制器芯片12、DRAM芯片25及线14、27密封的模铸材料28。
[0088]在所述模铸材料28上，NAND芯片13A-13H分别在所述第一方向和所述第二方向上交替地偏移焊盘区域并进行层叠。
[0089]在所述基板11上，形成有将模铸材料28、NAND芯片13A-13H、线15A-15H及电子部件24密封的模铸材料17。通过将基板11上的所述NAND芯片13A-13H、线15A-15H及电子部件24用模铸材料17密封，而保护该NAND芯片、线及电子部件免受来自外部的应力、潮气、污染物质等的影响。通过以上结构，而形成模铸型半导体封装(模铸封装)。其他构成及效果与图10所示的第一变形例相同。
[0090](第四实施方式)
[0091]在第四实施方式中，说明在所述第一一第三实施方式的控制器芯片12和基板11之间经线传输串行高级技术附件(SATA)标准的信号(以下记为SATA信号)的情况下降低噪音对于SATA信号的的影响的例子。再有，描述所述实施方式的半导体封装的端子排列。还有，只要是基于高速接口标准的信号，就能适用与本实施方式的半导体封装的端子排列相同的构成，不一定限于SATA标准。例如，可在传输串行连接小型计算机系统接口(SAS)标准、快捷外设互联(PCIe)标准等的信号的情况下适用。
[0092]图13是从上面观察第四实施方式的控制器芯片和NAND芯片的图。此外，图14是从上面观察比较例的控制器芯片和NAND芯片的图。
[0093]如图14所不,在控制器芯片12的一端,配置有传输SATA信号的线14S。此夕卜,在将控制器芯片12密封的模铸材料上，层叠有NAND芯片13A、13B。在NAND芯片13B的一端，配置有传输信号的线15B。
[0094]这样，在线14S和线15B配置于同一端侧的情况下，线14S和线15B重叠，通过在线15B传输的信号而使噪音作用于(乗3 )在线14S传输的SATA信号。
[0095]于是，在第四实施方式中，如图13所示，使NAND芯片13B的线15B的位置旋转90度，以至少使线14S和线15B不重叠。S卩、NAND13AU3B的线15A、15B配置成不与控制器芯片12的线14S重叠。这样，能降低噪音对在线14S传输的SATA信号施加的影响。
[0096]再有，该例子在NAND芯片的线结合于相对的两端或一端的情况下有效。
[0097]此外，在第一一第三实施方式的半导体封装的基板11，也采取对策以使其他信号不向SATA信号的传输路施加噪音。在下面对该对策进行描述。
[0098]图15是概要地表示所述基板11的SATA信号的布线层的剖视图。此处，基板11是具有六个布线层的多层基板。
[0099]所述基板11的含有焊盘的布线41通过线与控制器芯片的焊盘连接。布线41形成于第一布线层LI。所述布线41通过连接材料而连接于第三布线层L3的布线43。布线43通过连接材料而连接于第六布线层L6的布线45。再有，布线45连接于焊料球21。
[0100]SATA信号在该布线41、连接材料42、布线43、连接材料44及布线45的传输路传输。于是，使布线41、43、45的上层或下层的布线层为接地电位层。这样，将布线41、43、45用接地电位层屏蔽。此外，在布线41、43、45的上层或下层的布线层，没有形成图案。通过该对策，而降低噪音对所述传输路的SATA信号的影响。
[0101]此外，图16A是表示第一一第三实施方式的半导体封装的焊料球的排列的仰视图。图16B是所述半导体封装的侧视图，图16C是图2所示的所述半导体封装的俯视图。
[0102]如图16A所示，焊料球21在基板11的背面排列。示意地表示该焊料球21的分布的是图17。再有，图17所示的球排列基于JEDEC标准。
[0103]图17所示的、由区域31所示的分布是输入输出SATA信号的焊料球。由区域32所示的分布是用于将在所述半导体封装产生的热放出的散热球(*一7 — 由区域33所示的分布是输入输出信号的焊料球，由区域34所示的分布是被供给各种电源电压的焊料球。再有，由区域35所示的分布是被供给基准电压例如接地电位的焊料球，由区域36所示的分布是未连接或虚设、不能进行外部连接的焊料球。
[0104]在图17所示的球排列中，例如，在半导体封装中需要放热，因此配置有很多散热球(*一7 A 40 )。此外，根据向半导体封装供给的电流量来增加电源电压用的球以使在一个球流动的电流不超过允许值。
[0105](第五实施方式)
[0106]所述第一-第四实施方式的半导体封装是例如将固态驱动器(SSD)成为球栅阵列(BGA)的封装。所述半导体封装搭载于个人计算机、服务器、移动电话等电子设备。在第五实施方式中，表示搭载了所述半导体封装的电子设备的一例。
[0107]图18是表示具有所述半导体封装的电子设备的构成的框图。
[0108]电子设备200具备半导体封装(此处为SSD) 10、主控制器51及电源电路52。所述半导体封装10包括SSD，并作为电子设备200的存储装置发挥功能。电源电路52将电子设备200工作用的各种电源向主控制器51及半导体封装10供给。主控制器51控制包括半导体封装10、电源电路52在内的电子设备200的工作。主控制器51包括例如南桥芯片，且在与半导体封装10之间发送接收SATA信号等。
[0109]图19是表示所述半导体封装10的构成的框图。此处，表示了 SSD的构成。
[0110]所述半导体封装10具备控制器芯片12、NAND芯片13A_13D、DRAM芯片25、振荡器(OSC) 24A、电可擦可编程只读存储器(EEPROM) 24B及温度传感器24C。
[0111]NAND芯片(NAND闪存)13A-13D是非易失性存储器，即使不进行电源供给的状态下也能保存数据。DRAM芯片25用于NAND芯片13A-13D的管理信息的保存和/或数据的缓存等。振荡器(OSC) 24A将预定频率的工作信号向控制器供给。EEPR0M24B将控制程序等作为固定信息储存。温度传感器24C检测半导体封装10内的温度，并向控制器通知。控制器12控制半导体封装10内的各部的工作。例如，使用从温度传感器24C接收的温度信息来控制所述各部的工作。
[0112]再有，在所述实施方式及变形例中，作为半导体封装，以由模铸材料密封的模铸型封装为例进行描述，但是，也可适用于由陶瓷材料密封的陶瓷封装等其他封装。
[0113]虽然对本发明的几个实施方式进行说明，但是，上述实施方式仅是例示，并不意在限定本发明的范围。这些新颖的实施方式能以其他各种方式来实施，在不脱离本发明主旨的范围内，能进行各种省略、替换、改变。这些实施方式和变形例包含于本发明的范围和主旨中，同样地，也包含于与记载于请求保护的范围记载的发明等同的范围中。
【权利要求】
1.一种半导体封装，其特征在于，具有: 基板，其具有第一、第二焊盘； 第一半导体芯片，其设置于所述基板上； 第一线，其将所述第一焊盘和所述第一半导体芯片电连接； 第一模铸材料，其将所述基板上的所述第一半导体芯片及所述第一线密封； 第二半导体芯片，其设置于所述第一模铸材料上； 第三半导体芯片，其设置于所述第二半导体芯片上； 第二线，其将所述第二焊盘和所述第二半导体芯片电连接；和第二模铸材料，其将所述基板上的所述第一模铸材料、所述第二、第三半导体芯片及所述第二线密封。
2.根据权利要求1所述的半导体封装，其特征在于， 还具备: 第四半导体芯片，其设置于所述基板上，且被密封于所述第一模铸材料中；和 第三线，其将所述基板上的第三焊盘和所述第四半导体芯片电连接； 所述第三线被密封于所述第一模铸材料中。
3.根据权利要求1所述的半导体封装，其特征在于， 还具备电子部件，其设置于所述基板上，且被密封于所述第二模铸材料中。
4.根据权利要求1所述的半导体封装，其特征在于， 还具备: 第四半导体芯片，其设置于所述基板上，且被密封于所述第二模铸材料中；和 第三线，其将所述基板上的第三焊盘和所述第四半导体芯片电连接； 所述第三线被密封于所述第二模铸材料中。
5.根据权利要求1所述的半导体封装，其特征在于， 所述第一线传输SATA信号，所述第一线和所述第二线俯视观察不重叠。
6.根据权利要求1所述的半导体封装，其特征在于， 在将所述基板、所述第一、第二、第三半导体芯片、所述第一、第二模铸材料剖开的剖面中，所述第二、第三半导体芯片从所述第一模铸材料突出。
7.根据权利要求1所述的半导体封装，其特征在于， 还具备多个第四半导体芯片，其设置于所述第三半导体芯片上且被密封于所述第二模铸材料中， 在将所述基板、所述第一、第二、第三、第四半导体芯片、所述第一、第二模铸材料剖开的剖面中，所述第二、第三半导体芯片在所述剖面的第一方向上偏移焊盘区域量地配置，所述第四半导体芯片在与所述第一方向相反的第二方向上偏移焊盘区域量地分别配置。
8.根据权利要求1所述的半导体封装，其特征在于， 还具备多个第四半导体芯片，其设置于所述第三半导体芯片上且被密封于所述第二模铸材料中， 在将所述基板、所述第一、第二、第三、第四半导体芯片、所述第一、第二模铸材料剖开的剖面中，所述第二、第三、第四半导体芯片在所述剖面的第一方向和与所述第一方向相反的第二方向上交替偏移焊盘区域量地分别配置。
9.根据权利要求1所述的半导体封装，其特征在于， 所述第二、第三半导体芯片包括NAND闪存，所述第一半导体芯片包括控制所述NAND闪存的工作的控制器。
10.根据权利要求2所述的半导体封装，其特征在于， 所述第四半导体芯片包括动态随机存取存储器。
11.一种半导体封装，其特征在于，具有: 第一模铸封装，其设置于所述基板上，且具有:基板上的第一半导体芯片；第一线，其将所述基板上的第一焊盘和所述第一半导体芯片电连接；和第一模铸材料，其将所述基板上的所述第一半导体芯片及所述第一线密封；以及 第二模铸封装，其设置于所述基板及所述第一模铸封装上，且具有:第二及第三半导体芯片，其层叠于所述第一模铸封装上；第二线，其将所述基板上的第二焊盘和所述第二半导体芯片电连接；和第二模铸材料，其将所述基板上的所述第一模铸材料、所述第二半导体芯片、第三半导体芯片及所述第二线密封。
12.根据权利要求11所述的半导体封装，其特征在于， 还具备: 第四半导体芯片，其设置于所述基板上，且被密封于所述第一模铸材料中；和 第三线，其将所述基板上的第三焊盘和所述第四半导体芯片电连接； 所述第三线被密封于所述第一模铸材料中。
13.根据权利要求11所述的半导体封装，其特征在于， 还具备电子部件，其设置于所述基板上，且被密封于所述第二模铸材料中。
14.根据权利要求11所述的半导体封装，其特征在于， 还具备: 第四半导体芯片，其设置于所述基板上，且被密封于所述第二模铸材料中；和 第三线，其将所述基板上的第三焊盘和所述第四半导体芯片电连接； 所述第三线被密封于所述第二模铸材料中。
15.根据权利要求11所述的半导体封装，其特征在于， 所述第一线传输SATA信号，所述第一线和所述第二线俯视观察不重叠。
16.根据权利要求11所述的半导体封装，其特征在于， 在将所述基板、所述第一、第二、第三半导体芯片、所述第一、第二模铸材料剖开的剖面中，所述第二、第三半导体芯片从所述第一模铸材料突出。
17.根据权利要求11所述的半导体封装，其特征在于， 还具备多个第四半导体芯片，其设置于所述第三半导体芯片上且被密封于所述第二模铸材料中， 在将所述基板、所述第一、第二、第三、第四半导体芯片、所述第一、第二模铸材料剖开的剖面中，所述第二、第三半导体芯片在所述剖面的第一方向上偏移焊盘区域量地配置，所述第四半导体芯片在与所述第一方向相反的第二方向上偏移焊盘区域量地分别配置。
18.根据权利要求11所述的半导体封装，其特征在于， 还具备多个第四半导体芯片，其设置于所述第三半导体芯片上且被密封于所述第二模铸材料中， 在将所述基板、所述第一、第二、第三、第四半导体芯片、所述第一、第二模铸材料剖开的剖面中，所述第二、第三、第四半导体芯片在所述剖面的第一方向和与所述第一方向相反的第二方向上交替偏移焊盘区域量地分别配置。
19.根据权利要求11所述的半导体封装，其特征在于， 所述第二、第三半导体芯片包括NAND闪存，所述第一半导体芯片包括控制所述NAND闪存的工作的控制器。
20.根据权利要求12所述的半导体封装，其特征在于， 所述第四半导体芯片包括动态随机存取存储器。
【文档编号】H01L25/065GK104425468SQ201410190721
【公开日】2015年3月18日 申请日期:2014年5月7日 优先权日:2013年9月6日
【发明者】小泽勋 申请人:株式会社东芝