Ldmos器件及其制造方法
【专利摘要】本发明公开了一种LDMOS器件，其漂移区由第一漂移区和第二漂移区组成，第一漂移区由形成于硅衬底的选定区域中的离子注入区组成；第二漂移区由形成于硅衬底表面上的掺杂多晶硅组成，第二漂移区叠加在第一漂移区上，漏区形成在第二漂移区中。本发明的第二漂移区的设置能够使得整个漂移区的厚度增加，从而能降低整个漂移区的寄生电阻越小，并能有效增加器件的线性电流、降低器件的导通电阻；本发明器件还能保持较高的击穿电压且工艺成本低。本发明还公开了一种LDMOS器件的制造方法。
【专利说明】LDMOS器件及其制造方法
【技术领域】
[0001]本发明涉及半导体集成电路制造领域，特别是涉及一种横向场效应晶体管(LDM0S器件；本发明还涉及一种LDMOS器件的制造方法。
【背景技术】
[0002]横向场效应晶体管(LDMOS)是普遍使用的半导体高压器件，其广泛应用于电源管理、IXD及LED驱动、ESD保护等领域。应用方式通常有模拟应用和开关应用两种。当LDMOS用作开关时，需要器件有很低的导通电阻(线性区的器件源漏电阻)，以降低开关功耗。LDMOS中，沟道长度远小于漂移区长度，器件的导通电阻由漂移区电阻主导，因此开关LDMOS都需尽可能增大漂移区掺杂浓度，减小漂移区长度，增加漂移区厚度，以达到减小导通电阻的目的。但LDMOS必须要满足击穿电压的要求，漂移区掺杂浓度的提高和长度的缩小都受到一定的限制。漂移区厚度的增加在非外延工艺中只能通过大能量离子注入和长时间推阱形成，但这样带来过多的横向扩散，引起过大的短沟道效应。外延性的LDMOS可形成厚漂移区，但工艺成本提高。
【发明内容】
[0003]本发明所要解决的技术问题是提供一种LDMOS器件，能有效增加器件的线性电流、降低器件的导通电阻，能保持较高的击穿电压，工艺成本低。为此，本发明还提供一种LDMOS器件的制造方法。
[0004]为解决上述技术问题，本发明提供的LDMOS器件包括:
[0005]第一导电类型掺杂的硅衬底。
[0006]第一漂移区，由形成于所述硅衬底的选定区域中的第二导电类型离子注入区组成。
[0007]沟道区，由形成于所述硅衬底的选定区域中的第一导电类型阱区组成，所述第一漂移区的第一侧和所述沟道区在横向上相接触。
[0008]多晶硅栅，形成于所述沟道区上方，所述多晶硅栅和所述硅衬底间隔离有栅介质层，所述多晶硅栅覆盖部分所述沟道区并延伸到所述第一漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道。
[0009]源区，由形成于所述沟道区中的第二导电类型重掺杂区组成，所述源区和所述多晶娃栅的第一侧自对准。
[0010]第二漂移区，由形成于所述硅衬底表面上的第二导电类型掺杂的多晶硅组成，所述第二漂移区位于所述第一漂移区的上方、且所述第二漂移区的底部和所述第一漂移区相接触并叠加形成LDMOS器件的漂移区；所述第二漂移区的第一侧靠近所述多晶硅栅的第二侧且所述第二漂移区的第一侧和所述多晶硅栅的第二侧相隔一段距离，所述第二漂移区的第二侧向远离所述多晶硅栅的第二侧的方向延伸。
[0011]漏区，由形成于所述第二漂移区选定区域中的第二导电类型重掺杂区组成，所述漏区靠近所述第二漂移区的第二侧且所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
[0012]通过调节所述第二漂移区的厚度调节所述LDMOS器件的导通电阻，所述第二漂移区的厚度越大、所述LDMOS器件的漂移区的寄生电阻越小、所述LDMOS器件的导通电阻越小。
[0013]进一步的改进是，所述第二漂移区的多晶硅和所述多晶硅栅的多晶硅采用相同工艺同时形成。
[0014]进一步的改进是，所述第二漂移区的第一侧底部和所述第一漂移区之间间隔有所述栅介质层，所述第二漂移区的第二侧延伸到位于所述第一漂移区的第二侧外侧的场氧隔离层上，所述第二漂移区底部的所述栅介质层和所述场氧隔离层用作多晶硅刻蚀的终点从而方便所述第二漂移区的多晶硅的刻蚀。
[0015]进一步的改进是，所述第二漂移区的第一侧和所述多晶硅栅的第二侧通过氮化硅侧墙隔离。
[0016]进一步的改进是，所述第二漂移区的杂质在所述第二漂移区的多晶硅淀积时在位掺杂形成或者在淀积后通过离子注入掺杂形成。
[0017]进一步的改进是，所述LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
[0018]进一步的改进是，所述LDMOS器件为非对称器件；或者所述LDMOS器件为对称器件。
[0019]为解决上述技术问题，本发明提供的LDMOS器件的制造方法包括如下步骤:
[0020]步骤一、提供一第一导电类型掺杂的硅衬底；在所述硅衬底上制作场氧隔离层。
[0021]步骤二、在所述硅衬底的选定区域中的进行第一导电类型阱区的离子注入形成沟道区，形成所述沟道区的选定区域由光刻工艺定义。
[0022]步骤三、采用第二导电类型离子注入工艺在所述硅衬底的选定区域中形成第一漂移区，形成所述第一漂移区的选定区域由光刻工艺定义；所述第一漂移区的第一侧和所述沟道区在横向上相接触。
[0023]步骤四、对所述沟道区和所述第一漂移区进行炉管退火处理。
[0024]步骤五、在所述硅衬底表面生长栅介质层。
[0025]步骤六、采用光刻刻蚀工艺对所述栅介质层部分去除，被去除的部分所述栅介质层为位于所述第一漂移区和后续的第二漂移区相接触区域的所述栅介质层。
[0026]步骤七、在所述栅介质层刻蚀后的所述衬底正面淀积多晶硅；在所述多晶硅淀积过程中进行在位第二导电类型杂质掺杂或不掺杂。
[0027]步骤八、采用全面离子注入工艺对所述多晶硅进行第二导电类型杂质掺杂。
[0028]步骤九、采用快速热退火工艺对所述多晶硅的掺杂杂质进行处理。
[0029]步骤十、采用光刻刻蚀工艺对所述多晶硅进行刻蚀同时形成多晶硅栅和第二漂移区。
[0030]所述多晶硅栅位于所述沟道区上方、且所述多晶硅栅覆盖部分所述沟道区并延伸到所述第一漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道。
[0031]所述第二漂移区位于所述第一漂移区的上方、且所述第二漂移区的底部和所述第一漂移区相接触并叠加形成LDMOS器件的漂移区；所述第二漂移区的第一侧靠近所述多晶硅栅的第二侧且所述第二漂移区的第一侧和所述多晶硅栅的第二侧相隔一段距离，所述第二漂移区的第二侧向远离所述多晶硅栅的第二侧的方向延伸；所述第二漂移区的第一侧底部和所述第一漂移区之间间隔有所述栅介质层，所述第二漂移区的第二侧延伸到位于所述第一漂移区的第二侧外侧的所述场氧隔离层上，所述第二漂移区底部的所述栅介质层和所述场氧隔离层用做多晶硅刻蚀的终点从而方便所述第二漂移区的多晶硅的刻蚀。
[0032]通过调节所述第二漂移区的厚度调节所述LDMOS器件的导通电阻，所述第二漂移区的厚度越大、所述LDMOS器件的漂移区的寄生电阻越小、所述LDMOS器件的导通电阻越小。
[0033]步骤十一、对所述多晶硅栅和所述第二漂移区的多晶硅表面进行热氧化形成一热氧化层。
[0034]步骤十二、淀积氮化硅薄膜，对所述氮化硅薄膜进行干法刻蚀在所述多晶硅栅和所述第二漂移区的侧面形成氮化硅侧墙。
[0035]步骤十三、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区形成于所述沟道区中、且所述源区和所述多晶硅栅的第一侧自对准；所述漏区形成于所述第二漂移区选定区域中，所述漏区靠近所述第二漂移区的第二侧且所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
[0036]进一步的改进是，所述LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型，步骤二中所述沟道区的离子注入的杂质为硼或铟，步骤七中所述多晶硅的在位掺杂的杂质为磷，步骤八中所述多晶硅的离子注入杂质为磷；或者，所述LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型，步骤二中所述沟道区的离子注入的杂质为磷或砷，步骤七中所述多晶硅的在位掺杂的杂质为硼，步骤八中所述多晶硅的离子注入杂质为硼，步骤一中的N型掺杂的硅衬底由形成于P型硅衬底上的深N阱组成。
[0037]进一步的改进是，步骤四中的所述炉管退火的温度为900°C?1200°C、时间为0.5小时?5小时；步骤九中的所述快速热退火的温度为1000°C、时间为大于10秒；步骤i^一中形成的所述热氧化层的厚度为20埃?100埃。
[0038]本发明的漂移区由形成于衬底中离子注入扩散区组成的第一漂移区和由多晶硅掺杂组成的第二漂移区叠加而成，和现有技术中的漂移区仅由形成于衬底中离子注入扩散区组成相比，本发明的第二漂移区的设置能够使得整个漂移区的厚度增加，从而能降低整个漂移区的寄生电阻越小，并能有效增加器件的线性电流、降低器件的导通电阻；同时，本发明并不需要通过增加第一漂移区和第二漂移区的掺杂浓度来降低漂移区的寄生电阻，所以本发明器件还能保持较高的击穿电压；本发明的第二漂移区由多晶硅组成，能够和多晶硅栅所采用多晶硅同步形成，所以本发明的工艺成本低。
【专利附图】
【附图说明】
[0039]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0040]图1是本发明实施例一 LDMOS器件的结构示意图；
[0041]图2是本发明实施例二 LDMOS器件的结构示意图；
[0042]图3A是现有LDMOS器件的半导体工艺模拟以及器件模拟工具(TechnologyComputer AidedDesign, TCAD)器件模拟图；
[0043]图3B是本发明实施例一 LDMOS器件的TCAD器件模拟图；
[0044]图3C是本发明实施例一和现有LDMOS器件的TCAD模拟的线性源漏电流和栅压的关系曲线比较图；
[0045]图4A-图41是本发明实施例一方法各步骤中LDMOS器件的结构示意图。
【具体实施方式】
[0046]本发明实施例LDMOS器件包括:
[0047]第一导电类型掺杂的硅衬底。
[0048]第一漂移区，由形成于所述硅衬底的选定区域中的第二导电类型离子注入区组成。
[0049]沟道区，由形成于所述硅衬底的选定区域中的第一导电类型阱区组成，所述第一漂移区的第一侧和所述沟道区在横向上相接触。
[0050]多晶硅栅，形成于所述沟道区上方，所述多晶硅栅和所述硅衬底间隔离有栅介质层，所述多晶硅栅覆盖部分所述沟道区并延伸到所述第一漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道。
[0051]源区，由形成于所述沟道区中的第二导电类型重掺杂区组成，所述源区和所述多晶娃栅的第一侧自对准。
[0052]第二漂移区，由形成于所述硅衬底表面上的第二导电类型掺杂的多晶硅组成，所述第二漂移区位于所述第一漂移区的上方、且所述第二漂移区的底部和所述第一漂移区相接触并叠加形成LDMOS器件的漂移区；所述第二漂移区的第一侧靠近所述多晶硅栅的第二侧且所述第二漂移区的第一侧和所述多晶硅栅的第二侧相隔一段距离，所述第二漂移区的第二侧向远离所述多晶硅栅的第二侧的方向延伸。
[0053]漏区，由形成于所述第二漂移区选定区域中的第二导电类型重掺杂区组成，所述漏区靠近所述第二漂移区的第二侧且所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
[0054]通过调节所述第二漂移区的厚度调节所述LDMOS器件的导通电阻，所述第二漂移区的厚度越大、所述LDMOS器件的漂移区的寄生电阻越小、所述LDMOS器件的导通电阻越小。
[0055]所述第二漂移区的多晶硅和所述多晶硅栅的多晶硅采用相同工艺同时形成。
[0056]所述第二漂移区的第一侧底部和所述第一漂移区之间间隔有所述栅介质层，所述第二漂移区的第二侧延伸到位于所述第一漂移区的第二侧外侧的场氧隔离层上，所述第二漂移区底部的所述栅介质层和所述场氧隔离层用作多晶硅刻蚀的终点从而方便所述第二漂移区的多晶硅的刻蚀。
[0057]所述第二漂移区的第一侧和所述多晶硅栅的第二侧通过氮化硅侧墙隔离。
[0058]所述第二漂移区的杂质在所述第二漂移区的多晶硅淀积时在位掺杂形成或者在淀积后通过离子注入掺杂形成。
[0059]本发明实施例LDMOS器件能为非对称器件或对称器件。
[0060]本发明实施例LDMOS器件能为N型LDMOS和P型LDMOS器件。如图1所示，是本发明实施例一 LDMOS器件的结构示意图；本发明实施例一 LDMOS器件为N型LDMOS器件，第一导电类型为P型，第二导电类型为N型；本发明实施例一 LDMOS器件包括:
[0061]P型掺杂的硅衬底101。在所述硅衬底101上形成有场氧隔离层102。
[0062]第一漂移区103，由形成于所述硅衬底101的选定区域中的N型离子注入区组成。
[0063]沟道区104，由形成于所述硅衬底101的选定区域中的P型阱区组成，所述第一漂移区103的第一侧和所述沟道区104在横向上相接触。
[0064]多晶娃栅106,形成于所述沟道区104上方,所述多晶娃栅106和所述娃衬底101间隔离有栅介质层105，较佳为，所述栅介质层5为栅氧化层；所述多晶硅栅106覆盖部分所述沟道区104并延伸到所述第一漂移区103上方，被所述多晶硅栅106覆盖的所述沟道区104表面用于形成沟道。
[0065]源区108，由形成于所述沟道区104中的N型重掺杂区组成，所述源区108和所述多晶娃栅106的第一侧自对准。
[0066]第二漂移区107，由形成于所述硅衬底101表面上的N型掺杂的多晶硅组成，所述第二漂移区107位于所述第一漂移区103的上方、且所述第二漂移区107的底部和所述第一漂移区103相接触并叠加形成LDMOS器件的漂移区；所述第二漂移区107的第一侧靠近所述多晶硅栅106的第二侧且所述第二漂移区107的第一侧和所述多晶硅栅106的第二侧相隔一段距离，所述第二漂移区107的第二侧向远离所述多晶硅栅106的第二侧的方向延伸。
[0067]所述第二漂移区107的多晶硅和所述多晶硅栅106的多晶硅采用相同工艺同时形成。所述第二漂移区107的掺杂为N型轻掺杂，所述多晶硅栅106的掺杂为N型重掺杂，分别满足作为栅极和漂移区的需要。在所述第二漂移区107和所述多晶硅栅106的表面都形成有热氧化层110，在所述第二漂移区107和所述多晶硅栅106的侧面都形成有氮化硅侧墙111。所述第二漂移区107的第一侧和所述多晶硅栅106的第二侧通过氮化硅侧墙111隔离。所述第二漂移区107的杂质在所述第二漂移区107的多晶硅淀积时在位掺杂形成或者在淀积后通过离子注入掺杂形成。
[0068]漏区109，由形成于所述第二漂移区107选定区域中的N型重掺杂区组成，所述漏区109靠近所述第二漂移区107的第二侧且所述漏区109和所述多晶硅栅106的第二侧相隔一横向距离。
[0069]本发明实施例一中，通过调节所述第二漂移区107的厚度调节所述LDMOS器件的导通电阻，所述第二漂移区107的厚度越大、所述LDMOS器件的漂移区的寄生电阻越小、所述LDMOS器件的导通电阻越小。
[0070]较佳为，所述第二漂移区107的第一侧底部和所述第一漂移区103之间间隔有所述栅介质层105，所述第二漂移区107的第二侧延伸到位于所述第一漂移区103的第二侧外侧的场氧隔离层102上，所述第二漂移区107底部的所述栅介质层105和所述场氧隔离层102用作多晶硅刻蚀的终点从而方便所述第二漂移区107的多晶硅的刻蚀。
[0071]如图2所示，是本发明实施例二 LDMOS器件的结构示意图；本发明实施例二 LDMOS器件为P型LDMOS器件，所述第一导电类型为N型，所述第二导电类型为P型。通过对本发明实施例一的掺杂的导电类型进行P型和N型的互换即可得到本发明实施例二 LDMOS器件结构；具体为，本发明实施例二 LDMOS器件包括:
[0072]N型掺杂的硅衬底200，本发明实施例二所述硅衬底200还是选用P型掺杂结构，通过在P型硅衬底200中形成N型掺杂的深N阱201实现N型掺杂的硅衬底200结构。在所述硅衬底101上形成有场氧隔离层202。
[0073]第一漂移区203，由形成于所述硅衬底200的深N阱201的选定区域中的P型离子注入区组成。
[0074]沟道区204，由形成于所述硅衬底200的深N阱201的选定区域中的N型阱区组成，所述第一漂移区203的第一侧和所述沟道区204在横向上相接触。
[0075]多晶娃栅206,形成于所述沟道区204上方,所述多晶娃栅206和所述娃衬底200的深N阱201间隔离有栅介质层205，较佳为，所述栅介质层205为栅氧化层；所述多晶硅栅206覆盖部分所述沟道区204并延伸到所述第一漂移区203上方，被所述多晶硅栅206覆盖的所述沟道区204表面用于形成沟道。
[0076]源区208，由形成于所述沟道区204中的P型重掺杂区组成，所述源区208和所述多晶硅栅206的第一侧自对准。
[0077]第二漂移区207，由形成于所述硅衬底200的深N阱201表面上的P型掺杂的多晶硅组成；所述第二漂移区207的多晶硅和所述多晶硅栅206的多晶硅采用相同工艺同时形成。所述第二漂移区207的掺杂为P型轻掺杂，所述多晶硅栅206的掺杂为P型重掺杂，分别满足作为栅极和漂移区的需要。
[0078]所述第二漂移区207位于所述第一漂移区203的上方、且所述第二漂移区207的底部和所述第一漂移区203相接触并叠加形成LDMOS器件的漂移区；所述第二漂移区207的第一侧靠近所述多晶硅栅206的第二侧且所述第二漂移区207的第一侧和所述多晶硅栅206的第二侧相隔一段距离，所述第二漂移区207的第二侧向远离所述多晶硅栅206的第二侧的方向延伸。
[0079]在所述第二漂移区207和所述多晶硅栅206的表面都形成有热氧化层210，在所述第二漂移区207和所述多晶硅栅206的侧面都形成有氮化硅侧墙211。所述第二漂移区207的第一侧和所述多晶硅栅206的第二侧通过氮化硅侧墙211隔离。所述第二漂移区207的杂质在所述第二漂移区207的多晶硅淀积时在位掺杂形成或者在淀积后通过离子注入掺杂形成。
[0080]所述第二漂移区207的第一侧底部和所述第一漂移区203之间间隔有所述栅介质层205，所述第二漂移区207的第二侧延伸到位于所述第一漂移区203的第二侧外侧的场氧隔离层202上，所述第二漂移区207底部的所述栅介质层205和所述场氧隔离层202用作多晶硅刻蚀的终点从而方便所述第二漂移区207的多晶硅的刻蚀。
[0081]漏区209，由形成于所述第二漂移区207选定区域中的P型重掺杂区组成，所述漏区209靠近所述第二漂移区207的第二侧且所述漏区209和所述多晶硅栅206的第二侧相隔一横向距离。
[0082]通过调节所述第二漂移区207的厚度调节所述LDMOS器件的导通电阻，所述第二漂移区207的厚度越大、所述LDMOS器件的漂移区的寄生电阻越小、所述LDMOS器件的导通电阻越小。
[0083]如图3A和3B所示，分别是现有LDMOS器件和本发明实施例一 LDMOS器件的TCAD器件模拟图；图3C是本发明实施例一和现有LDMOS器件的TCAD模拟的线性源漏电流和栅压的关系曲线比较图；可知，本发明实施例一 LDMOS器件比现有LDMOS器件增加了一个由多晶硅组成的第二漂移区后，漂移区的厚度会增加、能够降低整个漂移区的寄生电阻，图3C中的曲线301对应于现有LDMOS器件的线性源漏电流和栅压的关系曲线、曲线302对应于本发明实施例一 LDMOS器件的线性源漏电流和栅压的关系曲线，可知本发明实施例一LDMOS器件的线性电流得到增加，器件的导通电阻得到降低；这充分验证了本发明实施例一增加了第二漂移区后确实能有效增加器件的线性电流、降低器件的导通电阻，能保持较高的击穿电压。
[0084]如图4A至图41所示，是本发明实施例一方法各步骤中LDMOS器件的结构示意图。本发明实施例一 LDMOS器件的制造方法包括如下步骤:
[0085]步骤一、如图4A所示，提供一 P型掺杂的硅衬底101 ;在所述硅衬底101上制作场氧隔离层102。场氧隔离层102为局部场氧隔离层(LOCOS)或浅沟槽隔离层(STI)。
[0086]步骤二、如图4B所示，在所述硅衬底101的选定区域中的进行P型阱区的离子注入形成沟道区104，形成所述沟道区104的选定区域由光刻工艺定义。所述沟道区104的离子注入的杂质为硼或铟，能采用多次离子注入形成。
[0087]步骤三、如图4C所示，采用N型离子注入工艺在所述硅衬底101的选定区域中形成第一漂移区103，形成所述第一漂移区103的选定区域由光刻工艺定义；所述第一漂移区103的第一侧和所述沟道区104在横向上相接触。所述第一漂移区103的离子注入的杂质通常为磷，能采用不同能量的多次离子注入形成。
[0088]步骤四、如图4C所示，对所述沟道区104和所述第一漂移区103进行炉管退火处理。较佳为，所述炉管退火的温度为900°C?1200°C、时间为0.5小时?5小时。
[0089]步骤五、如图4D所示，在所述硅衬底101表面生长栅介质层105，较佳为，所述栅介质层105为棚氧化层。
[0090]步骤六、如图4E所示，采用光刻刻蚀工艺对所述栅介质层105部分去除，被去除的部分所述栅介质层105为位于所述第一漂移区103和后续的第二漂移区107相接触区域的所述栅介质层105。
[0091]步骤七、如图4F所示，在所述栅介质层105刻蚀后的所述衬底正面淀积多晶硅106a ;在所述多晶硅106a淀积过程中进行在位N型杂质掺杂或不掺杂，较佳为在位N型掺杂的杂质为磷。
[0092]步骤八、如图4F所示，采用全面离子注入工艺对所述多晶硅106a进行N型杂质掺杂。较佳为，所述多晶硅的离子注入杂质为磷。
[0093]步骤九、如图4F所示，采用快速热退火工艺对所述多晶硅106a的掺杂杂质进行处理。较佳为，所述快速热退火的温度为1000°c、时间为大于10秒。
[0094]步骤十、如图4G所示，采用光刻刻蚀工艺对所述多晶硅进行刻蚀同时形成多晶硅栅106和第二漂移区107。
[0095]所述多晶硅栅106位于所述沟道区104上方、且所述多晶硅栅106覆盖部分所述沟道区104并延伸到所述第一漂移区103上方，被所述多晶硅栅106覆盖的所述沟道区104表面用于形成沟道。
[0096]所述第二漂移区107位于所述第一漂移区103的上方、且所述第二漂移区107的底部和所述第一漂移区103相接触并叠加形成LDMOS器件的漂移区；所述第二漂移区107的第一侧靠近所述多晶硅栅106的第二侧且所述第二漂移区107的第一侧和所述多晶硅栅106的第二侧相隔一段距离，所述第二漂移区107的第二侧向远离所述多晶硅栅106的第二侧的方向延伸；所述第二漂移区107的第一侧底部和所述第一漂移区103之间间隔有所述栅介质层105，所述第二漂移区107的第二侧延伸到位于所述第一漂移区103的第二侧外侧的所述场氧隔离层102上，所述第二漂移区107底部的所述栅介质层105和所述场氧隔离层102用做多晶硅刻蚀的终点从而方便所述第二漂移区107的多晶硅的刻蚀。
[0097]通过调节所述第二漂移区107的厚度调节所述LDMOS器件的导通电阻，所述第二漂移区107的厚度越大、所述LDMOS器件的漂移区的寄生电阻越小、所述LDMOS器件的导通电阻越小。
[0098]步骤^^一、如图4H所示，对所述多晶硅栅106和所述第二漂移区107的多晶硅表面进行热氧化形成一热氧化层110。较佳为，所述热氧化层110的厚度为20埃?100埃。
[0099]步骤十二、如图41所示，淀积氮化硅薄膜，对所述氮化硅薄膜进行干法刻蚀在所述多晶硅栅106和所述第二漂移区107的侧面形成氮化硅侧墙111。
[0100]步骤十三、如图1所示，进行N型重掺杂离子注入形成源区108和漏区109，所述源区108形成于所述沟道区104中、且所述源区108和所述多晶硅栅106的第一侧自对准；所述漏区109形成于所述第二漂移区107选定区域中，所述漏区109靠近所述第二漂移区107的第二侧且所述漏区109和所述多晶硅栅106的第二侧相隔一横向距离。
[0101]以下步骤请参考图2所示，本发明实施例二 LDMOS器件的制造方法包括如下步骤:
[0102]步骤一、提供一 N型掺杂的硅衬底；在所述硅衬底上制作场氧隔离层。本发明实施例中N型掺杂的硅衬底采用P型掺杂的硅衬底200加上形成于P型硅衬底200中的深N阱201替换。
[0103]步骤二、在所述硅衬底200的深N阱201的选定区域中的进行N型阱区的离子注入形成沟道区204，形成所述沟道区204的选定区域由光刻工艺定义。
[0104]步骤三、采用P型离子注入工艺在所述硅衬底200的深N阱201的选定区域中形成第一漂移区203，形成所述第一漂移区203的选定区域由光刻工艺定义；所述第一漂移区203的第一侧和所述沟道区204在横向上相接触。
[0105]步骤四、对所述沟道区204和所述第一漂移区203进行炉管退火处理。较佳为，所述炉管退火的温度为900°C?1200°C、时间为0.5小时?5小时。
[0106]步骤五、在所述硅衬底200的深N阱201表面生长栅介质层205。较佳为，所述栅介质层205为栅氧化层。
[0107]步骤六、采用光刻刻蚀工艺对所述栅介质层205部分去除，被去除的部分所述栅介质层205为位于所述第一漂移区203和后续的第二漂移区207相接触区域的所述栅介质层 205。
[0108]步骤七、在所述栅介质层205刻蚀后的所述衬底正面淀积多晶硅；在所述多晶硅淀积过程中进行在位P型杂质掺杂或不掺杂；较佳为在位P型掺杂的杂质为硼。
[0109]步骤八、采用全面离子注入工艺对所述多晶硅进行P型杂质掺杂。较佳为，所述多晶硅的离子注入杂质为硼。
[0110]步骤九、采用快速热退火工艺对所述多晶硅的掺杂杂质进行处理。较佳为，所述快速热退火的温度为1000°c、时间为大于10秒。
[0111]步骤十、采用光刻刻蚀工艺对所述多晶硅进行刻蚀同时形成多晶硅栅206和第二漂移区207。
[0112]所述多晶硅栅206位于所述沟道区204上方、且所述多晶硅栅206覆盖部分所述沟道区204并延伸到所述第一漂移区203上方，被所述多晶硅栅206覆盖的所述沟道区204表面用于形成沟道。
[0113]所述第二漂移区207位于所述第一漂移区203的上方、且所述第二漂移区207的底部和所述第一漂移区203相接触并叠加形成LDMOS器件的漂移区；所述第二漂移区207的第一侧靠近所述多晶硅栅206的第二侧且所述第二漂移区207的第一侧和所述多晶硅栅206的第二侧相隔一段距离，所述第二漂移区207的第二侧向远离所述多晶硅栅206的第二侧的方向延伸；所述第二漂移区207的第一侧底部和所述第一漂移区203之间间隔有所述栅介质层205，所述第二漂移区207的第二侧延伸到位于所述第一漂移区203的第二侧外侧的所述场氧隔离层上，所述第二漂移区207底部的所述栅介质层205和所述场氧隔离层用做多晶硅刻蚀的终点从而方便所述第二漂移区207的多晶硅的刻蚀。
[0114]通过调节所述第二漂移区207的厚度调节所述LDMOS器件的导通电阻，所述第二漂移区207的厚度越大、所述LDMOS器件的漂移区的寄生电阻越小、所述LDMOS器件的导通电阻越小。
[0115]步骤十一、对所述多晶硅栅206和所述第二漂移区207的多晶硅表面进行热氧化形成一热氧化层210。较佳为，所述热氧化层210的厚度为20埃?100埃。
[0116]步骤十二、淀积氮化硅薄膜，对所述氮化硅薄膜进行干法刻蚀在所述多晶硅栅206和所述第二漂移区207的侧面形成氮化硅侧墙211。
[0117]步骤十三、进行P型重掺杂离子注入形成源区208和漏区209，所述源区208形成于所述沟道区204中、且所述源区208和所述多晶硅栅206的第一侧自对准；所述漏区209形成于所述第二漂移区207选定区域中，所述漏区209靠近所述第二漂移区207的第二侧且所述漏区209和所述多晶硅栅206的第二侧相隔一横向距离。
[0118]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种LDMOS器件，其特征在于，包括: 第一导电类型掺杂的娃衬底； 第一漂移区，由形成于所述硅衬底的选定区域中的第二导电类型离子注入区组成；沟道区，由形成于所述硅衬底的选定区域中的第一导电类型阱区组成，所述第一漂移区的第一侧和所述沟道区在横向上相接触； 多晶硅栅，形成于所述沟道区上方，所述多晶硅栅和所述硅衬底间隔离有栅介质层，所述多晶硅栅覆盖部分所述沟道区并延伸到所述第一漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道； 源区，由形成于所述沟道区中的第二导电类型重掺杂区组成，所述源区和所述多晶硅栅的第一侧自对准； 第二漂移区，由形成于所述硅衬底表面上的第二导电类型掺杂的多晶硅组成，所述第二漂移区位于所述第一漂移区的上方、且所述第二漂移区的底部和所述第一漂移区相接触并叠加形成LDMOS器件的漂移区；所述第二漂移区的第一侧靠近所述多晶硅栅的第二侧且所述第二漂移区的第一侧和所述多晶硅栅的第二侧相隔一段距离，所述第二漂移区的第二侧向远离所述多晶硅栅的第二侧的方向延伸； 漏区，由形成于所述第二漂移区选定区域中的第二导电类型重掺杂区组成，所述漏区靠近所述第二漂移区的第二侧且所述漏区和所述多晶硅栅的第二侧相隔一横向距离；通过调节所述第二漂移区的厚度调节所述LDMOS器件的导通电阻，所述第二漂移区的厚度越大、所述LDMOS器件的漂移区的寄生电阻越小、所述LDMOS器件的导通电阻越小。
2.如权利要求1所述LDMOS器件，其特征在于:所述第二漂移区的多晶硅和所述多晶硅栅的多晶硅采用相同工艺同时形成。
3.如权利要求1或2所述LDMOS器件，其特征在于:所述第二漂移区的第一侧底部和所述第一漂移区之间间隔有所述栅介质层，所述第二漂移区的第二侧延伸到位于所述第一漂移区的第二侧外侧的场氧隔离层上，所述第二漂移区底部的所述栅介质层和所述场氧隔离层用作多晶硅刻蚀的终点从而方便所述第二漂移区的多晶硅的刻蚀。
4.如权利要求1或2所述LDMOS器件，其特征在于:所述第二漂移区的第一侧和所述多晶硅栅的第二侧通过氮化硅侧墙隔离。
5.如权利要求1或2所述LDMOS器件，其特征在于:所述第二漂移区的杂质在所述第二漂移区的多晶硅淀积时在位掺杂形成或者在淀积后通过离子注入掺杂形成。
6.如权利要求1或2所述LDMOS器件，其特征在于:所述LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
7.如权利要求1或2所述LDMOS器件，其特征在于:所述LDMOS器件为非对称器件；或者所述LDMOS器件为对称器件。
8.一种LDMOS器件的制造方法，其特征在于，包括如下步骤: 步骤一、提供一第一导电类型掺杂的娃衬底；在所述娃衬底上制作场氧隔离层； 步骤二、在所述硅衬底的选定区域中的进行第一导电类型阱区的离子注入形成沟道区，形成所述沟道区的选定区域由光刻工艺定义； 步骤三、采用第二导电类型离子注入工艺在所述硅衬底的选定区域中形成第一漂移区，形成所述第一漂移区的选定区域由光刻工艺定义；所述第一漂移区的第一侧和所述沟道区在横向上相接触； 步骤四、对所述沟道区和所述第一漂移区进行炉管退火处理； 步骤五、在所述硅衬底表面生长栅介质层； 步骤六、采用光刻刻蚀工艺对所述栅介质层部分去除，被去除的部分所述栅介质层为位于所述第一漂移区和后续的第二漂移区相接触区域的所述栅介质层； 步骤七、在所述栅介质层刻蚀后的所述衬底正面淀积多晶硅；在所述多晶硅淀积过程中进行在位第二导电类型杂质掺杂或不掺杂； 步骤八、采用全面离子注入工艺对所述多晶硅进行第二导电类型杂质掺杂； 步骤九、采用快速热退火工艺对所述多晶硅的掺杂杂质进行处理； 步骤十、采用光刻刻蚀工艺对所述多晶硅进行刻蚀同时形成多晶硅栅和第二漂移区；所述多晶硅栅位于所述沟道区上方、且所述多晶硅栅覆盖部分所述沟道区并延伸到所述第一漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道； 所述第二漂移区位于所述第一漂移区的上方、且所述第二漂移区的底部和所述第一漂移区相接触并叠加形成LDMOS器件的漂移区；所述第二漂移区的第一侧靠近所述多晶硅栅的第二侧且所述第二漂移区的第一侧和所述多晶硅栅的第二侧相隔一段距离，所述第二漂移区的第二侧向远离所述多晶硅栅的第二侧的方向延伸；所述第二漂移区的第一侧底部和所述第一漂移区之间间隔有所述栅介质层，所述第二漂移区的第二侧延伸到位于所述第一漂移区的第二侧外侧的所述场氧隔离层上，所述第二漂移区底部的所述栅介质层和所述场氧隔离层用做多晶硅刻蚀的终点从而方便所述第二漂移区的多晶硅的刻蚀； 通过调节所述第二漂移区的厚度调节所述LDMOS器件的导通电阻，所述第二漂移区的厚度越大、所述LDMOS器件的漂移区的寄生电阻越小、所述LDMOS器件的导通电阻越小； 步骤十一、对所述多晶硅栅和所述第二漂移区的多晶硅表面进行热氧化形成一热氧化层； 步骤十二、淀积氮化硅薄膜，对所述氮化硅薄膜进行干法刻蚀在所述多晶硅栅和所述第二漂移区的侧面形成氮化硅侧墙； 步骤十三、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区形成于所述沟道区中、且所述源区和所述多晶硅栅的第一侧自对准；所述漏区形成于所述第二漂移区选定区域中，所述漏区靠近所述第二漂移区的第二侧且所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
9.如权利要求8所述方法，其特征在于:所述LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型，步骤二中所述沟道区的离子注入的杂质为硼或铟，步骤七中所述多晶硅的在位掺杂的杂质为磷，步骤八中所述多晶硅的离子注入杂质为磷；或者，所述LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型，步骤二中所述沟道区的离子注入的杂质为磷或砷，步骤七中所述多晶硅的在位掺杂的杂质为硼，步骤八中所述多晶硅的离子注入杂质为硼，步骤一中的N型掺杂的硅衬底由形成于P型硅衬底上的深N阱组成。
10.如权利要求8或9所述方法，其特征在于:步骤四中的所述炉管退火的温度为900°C?1200°C、时间为0.5小时?5小时；步骤九中的所述快速热退火的温度为1000°C、 时间为大于10秒；步骤十一中形成的所述热氧化层的厚度为20埃?100埃。
【文档编号】H01L21/265GK104518027SQ201410262236
【公开日】2015年4月15日 申请日期:2014年6月13日 优先权日:2014年6月13日
【发明者】钱文生 申请人:上海华虹宏力半导体制造有限公司