由杂质离子植入调整的通道半导体合金层成长的制作方法

由杂质离子植入调整的通道半导体合金层成长的制作方法
【专利摘要】本发明涉及由杂质离子植入调整的通道半导体合金层成长，提供一种改良的方法，用于形成薄的半导体合金层在半导体层顶部上。所提出的方法是依靠在实行半导体合金薄膜沉积之前，适当的杂质物种的植入。对在沉积之后在该装置表面上实行湿式和干式蚀刻而言，该植入的物种使得该半导体合金层较为稳定。因此，若在实行该植入之后沉积该薄膜，可以实质地增加该半导体合金层薄膜的厚度均匀性。另一方面，已发现某些植入的杂质会降低该半导体合金层的成长速率。因此，通过选择性地植入适当的杂质在晶圆的预定区域中，可使用单一的沉积步骤来形成具有可以局部任意调整的厚度的半导体合金层。
【专利说明】由杂质离子植入调整的通道半导体合金层成长

【技术领域】
[0001] 一般而言，本发明是关于集成电路，且尤其是关于包含有沉积在晶体管的有源区 域的表面上的硅/锗合金层的晶体管。

【背景技术】
[0002] 电子产品朝向越来越复杂的集成电路的趋势需要降低电子装置的尺寸以达成越 来越高的集成密度。
[0003] 晶体管是目前集成电路中的主要电路组件。目前，可以设置数百万个晶体管在当 前可得的复杂集成电路（例如，微处理器、CPU、存储芯片等等）中。随之而来，关键的是包 含在集成电路中的晶体管的典型尺寸要尽可能的小，以使得高集成密度能够达成。
[0004] 晶体管通常形成在有源区域中，该有源区域定义在由衬底支撑的半导体层内。目 前，该半导体层在大部分的集成电路中是由硅所制成，其可以由单晶、多晶或非晶形式提 供。其他材料，譬如掺杂剂原子或离子可以被引入该原始的半导体层中。
[0005] 金氧半导体场效晶体管（metal-oxide-semiconductor field effect transistor，M0SFET)或更一般而言，场效晶体管（FET)，不管是N通道晶体管或P通道晶体 管，均包含源极和漏极区域，其高度掺杂有相同物种的掺杂剂。逆掺杂或弱度掺杂的通道区 域随后设置在该源极和漏极区域之间。通过在该通道区域附近形成栅极电极并以薄的绝缘 层将他们分开，可以控制该通道区域的导电性，也就是，该导电通道驱动电流的能力。在其 他事情中，该通道区域的导电性是依据该电荷载子的移动力以及沿着该晶体管宽度方向在 该源极和漏极区域之间的距离（又称为通道长度）而定。举例而言，通过降低该通道长度， 降低通道的电阻率。因此，通过降低该晶体管通道长度可以达成晶体管的增多的切换速率 和较高的驱动电流能力。
[0006] 当制造具有典型的栅极尺寸在50nm以下的晶体管时，所谓的"高k/金属栅极 (high-k/metal gate，HKMG)"现在已成为新的制造标准。依据HKMG的制程流程，包含在 该栅极电极中的该绝缘层是由高k材料所组成的。这是为了对比于传统的氧化物/多晶 娃（oxide/polysilicon, poly/SiON)方法，其中该栅极电极绝缘层典型地由是氧化物所组 成，在硅基的装置中，较佳的是二氧化硅或氮氧化硅。高k材料是指具有介电常数"k"高 于10的材料。在栅极电极中用做为绝缘层的高k材料的例子有氧化钽（Ta 205)、氧化钛锶 (SrTi03)、氧化铪（Hf02)、氧化硅铪（HfSiO)、氧化锆（Zr0 2)等等。
[0007] HKMG使得在该栅极电极中的该绝缘层的厚度能够增加，从而显着地降低通过该栅 极的漏电流（leakage current),即使该晶体管通道的典型尺寸低于30nm或更小。然而， HKMG的实施带来了新的技术挑战并需要相对于传统poly/SiON技术的新型集成架构。
[0008] 举例而言，为了调整该栅极电极物种的功函数（work function)，需要发现新材料 以调整该晶体管的阈值电压到想要的电平（level)。为了这个目的，薄的"功函数金属"层 被插入到该高k电介质和置于该高k电介质上的栅极材料之间。可因此通过改变该金属层 的厚度来调整该阈值电压。
[0009]目前，存在两种不同的方案用来在半导体制程流程中实现HKMG。在第一种方法中， 称为先柵极（gate-first)，该制程流程类似于以下的传统poly/SiON方法。首先实行包含该 高k电介质薄膜和功函数金属薄膜的该栅极电极的形成，接着是晶体管制造的连续步骤， 例如，定义源极和漏极区域、硅化部分的该衬底表面、金属化等等。另一方面，依据第二种方 案，也称为后栅极（gate-last)或替代栅极（replacement gate),例如掺杂物离子植入、源 极和漏极区域的形成和衬底硅化的制造阶段是在存在有可牺牲的伪栅极下实行的。在执行 该高温的源极/漏极形成和所有的硅化物退火循环之后，该伪栅极由真实栅极替代。
[0010] 为了进一步调整该晶体管的阈值电压，外延半导体合金薄膜被引入到该晶体管通 到区域。当使用先柵极的HKMG方法时，该外延半导体合金薄膜特别有利于降低该阈值电 压。在硅基装置的情况下，该半导体合金薄膜典型地是实施成硅锗（SiGe)合金薄膜外延成 长在部分的包含通道区域的衬底表面上。如上所述所形成的硅锗层，或更一般而言，半导体 合金层，在本文之后将被分别称为"通道硅锗层"或"通道半导体合金层"。
[0011] 图la显示在制程的早期阶段的半导体结构100的剖面图。如图所示，该装置100 包含衬底101，譬如半导体材料等等，在其上形成有半导体层102。该半导体层102典型地 是由单晶硅所制作。该半导体层102横向地被分开为复数个有源区域102a，其应被了解成 一个或多个晶体管会形成在其中或其上的半导体区域。为了方便起见，例示了单一个有源 区域102a。未显示在图中的分离区域可横向地限定有源区域102a的界限。举例而言，分离 区域可以由浅沟槽隔离（shallow trench isolation)来实施。
[0012] 依据整体装置的需求而定，该衬底101和该半导体层102,举例而言先设定成 硅材料，当被覆盖的绝缘材料（未图示）直接形成在该半导体层102之下时，可形成 SOI (si 1 icon-on-insulator，绝缘层上覆娃）结构。在其他情况下，当块材结构被用于该装 置100时，初始的该半导体层102代表该衬底101的结晶材料的一部分。
[0013] 半导体合金层104,典型的是硅锗层，位在该半导体层102的上表面的顶部上。特 别是，该半导体合金层104典型地是以沉积制程形成在有源区域102a内的该硅层102的上 表面。该半导体合金层104将其上表面104u曝露在外。该半导体合金层104是形成在该 半导体层102上，使得其一部分将包含在该晶体管的该通道区域内，以部分形成在该半导 体层102内且部分形成在该半导体层102上。因此，该半导体合金104是通道半导体合金 层。
[0014] 在此指出，在一些方法中，是在定义该有源区域102a和分离区域之后形成该半导 体合金层104。另一方面，在其他方法中，可实行该半导体合金层104的提早沉积在该半导 体层102的表面上，接着实行该有源区域102a和需要的分离区域的定义。
[0015] 如图lb所示，清洁制程182典型地接在该通道半导体合金层104的形成之后。为 了在该半导体合金层104的表面形成优良质量的栅极氧化物，该清洁制程182是关键的。
[0016] 该清洁制程182可包含湿式蚀刻。该湿式蚀刻可包含使用一种或多种酸。举例而 言，可使用氢氟酸（HF)。该湿式蚀刻也可以使用溶剂来实施。举例而言，可以使用丙酮或甲 醇。再者，湿式蚀刻可包含使用水中的氢氧化物的溶液。替代的或额外的，该清洁制程182 可包含干式蚀刻。举例而言，可使用基于等离子的蚀刻。
[0017] 在清洁制程182中，该半导体结构100曝露出该半导体合金层104的上表面104u。 结果显示，该半导体合金层104的上表面104u极度不稳定，且可能被清洁182伤害或侵蚀， 特别是当该半导体合金层104是由硅锗合金所组成时。通常，被清洁182侵蚀或蚀刻的该表 面140u的程度并不是均匀的分布在整个装置表面。反之，依据在整个层表面的位置而定， 该半导体合金层104可能被该清洁182侵蚀到不同的程度。结果，该半导体合金层104具 有依据在该层的部位而定的不同厚度。如以下将解释的，既然FET的阈值电压对该通道半 导体合金层104的厚度是极度敏感的，该半导体合金层104的这样的特征是不良的。该层 104显着的厚度变动可能造成制造在同一个装置的不同区域的两个FET具有不同的阈值电 压，或甚至是单一个FET的阈值电压不是如所设计的被清楚定义。
[0018] 图lc显示接续在图lb之后制程阶段的该半导体结构100的剖面图。晶体管150 已经部分形成在该半导体层的有源区域l〇2a中且部分形成在该半导体层的有源区域102a 上。特别是，栅极电极结构160已经被形成在该半导体层102上。该栅极电极结构160已 经被形成在该通道半导体合金层104上，且更特定的是，在该通道半导体合金层104的上表 面104u上。
[0019] 该栅极电极160包含栅极电极材料162,其可以是，例如多晶硅。该栅极电极160 可以具有任何适当的几何结构，例如关于长度和宽度。举例而言，该栅极长度，也就是在图 lc中，该栅极电极材料162的水平延伸，可以是50nm或更小。绝缘层161物理性地和电性 地将该栅极电极材料162和该晶体管150的通道区域分开。
[0020] 该栅极结构160可能已经依据HKMG方法来形成。HKMG方法通常较佳地是用于大 约50nm或更小的栅极长度。在这个情况下，该绝缘层161可能是本【技术领域】中众所周知的 高k栅极介电材料中的一个。举例而言，上述已经提供可能用在晶体管栅极的高k材料的 非穷举式的清单。
[0021] 该栅极电极结构160可能也包含栅极金属层162a，例如氮化钽等等的形式，且可 能和功函数金属的种类，例如铝等等结合。该栅极金属层162a典型地形成在该绝缘层161 上，从而调整适当的功函数和该晶体管150的阈值电压。再者，该栅极电极结构可能由间隔 结构163横向地限定范围，该间隔结构163可能包含一种或多种介电材料，譬如氮化硅、二 氧化硅、氮氧化硅等等。举例而言，该间隔结构163可能包含适当的保护用地衬垫材料用于 横向地包围封住敏感的栅极材料，譬如该绝缘层161，且特别是和该金属层162a。
[0022] 通过实行后续的操作，该装置的制程流程可以随后继续传统的方式，其包含：实行 一个或超过一个离子植入以定义该FET的源极和漏极区域，一个或多个硅化步骤，以及在 该装置表面的一个或多个的绝缘层沉积。
[0023] 如上所述，该通道半导体合金层的厚度是影响FET，特别是P通道FET的阈值电压 的关键参数。举例而言，当使用硅锗合金层的时候，在薄膜中的锗的集中典型地是依据该薄 膜的厚度而定。一般而言，该半导体层的不同厚度可能关键性地影响该晶体管的阈值电压， 因为相对于该薄膜厚度的能带结构和能带隙的变化。
[0024] 为了使该阈值电压对于包含在该半导体装置中的全部晶体管能够假设成一个且 相同的值，需要该通道半导体合金层的厚度遍布整个装置表面是均匀的。
[0025] 影响该通道半导体合金层的均匀性的两个主要因素，明确地说，是沉积制程和在 该层的沉积之后在该装置表面上的清洁步骤的质量。
[0026] 通过使用高度的共形沉积（conformal deposition)技术，可以最小化直接在沉积 之后的该通道半导体合金层的厚度的波动。在这个方向上已经有各种尝试，已达成基于沉 积具有令人满意的厚度均匀性的半导体合金层，例如，硅锗合金层。
[0027] 然而，在该通道半导体合金层被沉积之后，装置表面，例如晶圆表面，典型地会经 历一个或多个清洁步骤。这些清洁步骤可以包含湿式或干式蚀刻，如上所述。该半导体合 金层被证实是对由清洁引起的蚀刻特别敏感。因此，作为表面清洁的结果，显着的厚度波动 被观察到遍布整个通道半导体合金层。
[0028] 另一个问题是该半导体合金层的厚度的变化是依据该装置表面的特定区域而定。 即使使用发展完备且高度的完形成长方法，该通道半导体合金层仍被证实在不同的装置区 域具有不同的厚度。该厚度变化主要依据形成在不同装置的有源区域通常延伸成不同的宽 度，因此具有不同的表面面积的事实而定。例如，由于小的岛尺寸（island size)，形成在对 应是静态随机存取内存（SRAM)区域的装置区域的晶体管，典型地具有大约比形成在由中 央处理单元（CPU)占据的区域的晶体管厚3nm的通道半导体合金层。
[0029] 这个效应，又被称作上拉问题（pull-up issue)或蘑燕头（mushroom head)，是因 为在沉积的半导体合金（例如硅锗）和将该有源区域划定界线的分离区域的边缘之间的交 互作用而发生的。让我们假设半导体合金层沉积在其上面的衬底的表面是位在一个水平面 上。通常，位在该有源区域和隔离区域之间的边界附近的半导体合金层的部分形成一个凸 块，造成该部分的层具有比层的平均厚度大的厚度。具有增加的厚度的该部分以某个长度 延伸到整个水平面朝向该有源区域的中心。如果该有源区域以和包含凸块的该部分的层相 匹配或较小的长度或宽度延伸跨过该水平面，则从沿着该有源区域的边界的不同点起源的 凸块可能彼此交互作用。特别是，从该有源区域的的不同点所形成的凸块可能互相重迭，因 此造成在该有源区域表面的中心部分的半导体合金层的膨起。
[0030] 该半导体合金层的厚度变化无法由依据该表面上的不同位置的区域而定的不同 厚度来沉积半导体层而补偿。既然通道半导体合金层是在晶圆层级处理的，一般来说不可 能依据半导体合金层形成在上面的特定装置区域来调整半导体合金层的厚度。相反的，该 通道半导体合金层，例如通道硅锗层，需要在单一沉积制程中成长，其中，厚度无法相对于 该晶圆上的位置局部的控制。这意味着，除非使用沉积掩模，该通道半导体合金层只能由遍 布整个晶圆表面地均匀沉积相同的材料量来形成。这造成依据该装置的局部几何而定的所 沉积的层的可变厚度。
[0031] 因此，允许制造者成长具有不依据装置清洁制程而改变的均匀厚度的通道半导体 合金层的方法是需要的。也想要拥有即使是以单一步骤制程沉积该通道半导体合金层时， 依据特定的装置区域局部调整该通道半导体合金层厚度的选择。


【发明内容】

[0032] 以下呈现了本发明的简化概要以便提供对本发明的一些方面的基本理解。此概要 并非本发明的详尽综述。此概要并非意在标识本发明的关键要件，也并非意在描绘本发明 的范围。该概要的唯一目的是以简化的形式呈现本发明的一些概念，以作为稍后呈现的更 详细描述的前序。
[0033] 本发明是基于一种创新的想法，即当外延成长硅锗合金薄膜在结晶硅表面时，在 硅中的特定量的杂质物种可影响该硅锗的成长和稳定性。特别是，本发明是基于在外延形 成硅锗合金薄膜前，在硅层中植入杂质物种，从而调整该硅锗薄膜的成长速率和提供具有 较高的韧性来抵抗由后续清洁步骤所造成的侵蚀和蚀刻的生长硅锗薄膜的创新想法。
[0034] 依据这些想法，提供一种形成晶体管结构的方法。该方法包含提供半导体层、植入 杂质离子到该半导体层、以及在实行该杂质离子植入之后，形成半导体合金层在该半导体 层的表面上。
[0035] 依据一具体实施例，该方法包含在植入该杂质离子之后并在形成该半导体合金层 之前，对该晶体管结构进行退火。在植入该杂质离子之后的退火允许该半导体层在植入引 起的伤害之后再结晶。
[0036] 依据一具体实施例，在沉积该半导体合金层之前植入的物种是中性物种。依据一 特定具体实施例，该植入的杂质离子的物种包含氖、氩和锗中的至少一个。
[0037] 依据本发明的又一具体实施例，在形成该半导体合金层之前，可植入能够改变该 晶体管的阈值电压的一种或多种物种。特别是，依据本发明的一具体实施例，可植入氟或氮 的至少一个。

【专利附图】

【附图说明】
[0038] 通过参考以下叙述结合附图可以更了解本揭露，其中类似的参考编号意指类似的 组件，且其中：
[0039] 图la到图lc示意地显示依据先前技术，在制造过程的连续阶段中包括晶体管的 半导体结构的剖面图；
[0040] 图2a到图2e示意地显示依据本发明的一实施例，在制造过程的随后阶段中的半 导体结构的剖面图；
[0041] 图3a到图3b示意地显示依据本发明的进一步实施例，在制造过程的连续阶段中 的半导体结构的剖面图；
[0042] 图4a显示一图表，其中，硅锗层的厚度是绘示成植入的杂质的浓度的函数；以及
[0043] 图4b显示一条状图，比较依据本发明的硅锗层的厚度波动和依据先前技术的硅 锗层的厚度波动。
[0044] 虽然本文所揭露的标的容许各种的修改及替代形式，但其特定的实施例已通过附 图中的例子来显示，并在本文中详细描述。然而，应该了解的是，本文中特定实施例的描述 不是为了要限制本发明所披露的特定形式，相反地，本发明欲涵盖落入本发明的精神与范 畴内的所有修改物、相等物、以及替代物，其将如附加的权利要求书所定义。
[0045] 符号说明
[0046] 100, 200, 300 半导体结构
[0047] 101, 201 衬底
[0048] 102, 202 半导体层
[0049] 102a, 202a, 302a 有源区域
[0050] 302b 分离区域
[0051] 302c 有源区域
[0052] 104, 204, 304 半导体合金层
[0053] 104u, 204u 半导体合金层的上表面
[0054] 150, 250 晶体管
[0055] 220 应力材料层
[0056] 230 中介介电层
[0057] 234 图案化掩模
[0058] 251 源极或漏极区域
[0059] 25 Id 深井区
[0060] 251e 延伸区域
[0061] 255 通道区域
[0062] 272,274 通孔开口
[0063] 160,260 栅极电极结构
[0064] 161,261 介电绝缘层
[0065] 162,262 栅极电极材料
[0066] 162a 栅极金属层
[0067] 262b 金属半导体层
[0068] 163, 263 间隔结构
[0069] 182, 282 清洁制程
[0070] 284, 384 离子布植
[0071] 304b 半导体合金层的膨起部分
[0072] 33 掩模
[0073] 410,412,414 点
[0074] 420a-420d, 422a-422d, 424a-424d 长条。

【具体实施方式】
[0075] 下面将说明本发明的例示性实施例。为了清楚起见，本说明书中并不记载实际实 施方式中的所有特征。当然，应该理解，在研发任何这种实际实施例的过程中，必须考虑许 多具体的实施因素来达到研发人员的特定目的，诸如符合系统相关以及商业相关的约束， 这些约束在各个实施方式中都是不同的。而且，应该理解，这种研发的努力可能是复杂并且 耗时的，虽然如此，本领域技术人员受益于本公开内容也能正常地实现。
[0076] 现在参照附图描述本发明主题。附图中示意的各种结构、系统及装置只是出于解 释目的并用以避免由本领域技术人员已知的细节模糊本揭露。但是，该些附图被包括来描 述并解释本揭露的实施例。这里所用的词语和词组的意思应当解释为与相关领域技术人员 对该些词语及词组的理解一致。在本文中的连贯使用的术语或词组并不意图隐含特别的定 义，也就是与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有 特定意义，也就是不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地 提供该术语或词组的特定定义的定义方式明确表示于说明书中。
[0077] 应注意到，当适合的时候，用来描述例示在图2a到图2e中的各种组件的参考编号 实质上对应于以上用来描述例示在图la到图lc中的对应组件的参考编号，除了用于对应 的特征的开头号码从1改成2。举例而言，半导体结构100对应于半导体结构200、栅极电 极160对应于栅极电极260、半导体合金层104对应于半导体合金层204、清洁制程182对 应于清洁制程282等等。因此，使用来指明本发明的一些组件的参考编号名称可能在图2a 到图2e中例示，但可能不会在以下的说明书中特别描述。在这些例子中，应了解到，未在以 下详细描述的显示在图2a到图2e中的被编号的组件实质上对应于显示在图la到图lc中 具有相似编号的组件，并且已经描述在以上的相关的说明书中。
[0078] 相似的，用来描述例示在图3a到图3b中的各种组件的参考编号实质上对应于以 上用来描述例示在图la到图lc和图2a到图2e中的对应组件的参考编号，除了用于对应 的特征的开头号码从1或2改成3。举例而言，半导体结构100对应于半导体结构300、杂 质植入284对应于杂质植入384、半导体合金层204对应于半导体合金层304等等。当显示 在图3a到图3b中的组件未被详细描述时，应了解到该描述已经用在参考图la到图lc和 图2a到图2e而适用显示在图3a到图3b的该些组件的对应组件，除非另有注明。
[0079] 再者，应该注意的是，除非特别指出，任何关于位置或方向的术语例如"上部"、"下 部"、"在…上"、"邻接"、"上"、"下"、"在…之上"、"在…之下"、"顶部"、"底部"、"垂直"、"水 平"等等，应该建立在该术语在参考图式中的关于构件或组件的正常或日常意思的描述上。 举例而言，参考例示在图2b中的半导体装置200的示意剖面图，应了解到半导体合金层204 是形成在该衬底201 "之上"，并且在该半导体层202的有源区域202a "上"。相似的，该半 导体层202是在该半导体合金层204 "之下"或"下方"。
[0080] 图2a到图2e显示依据本发明的一实施例的半导体结构200及其制造方法。
[0081] 依据本发明的一具体实施例，该半导体层202包括硅。依据一特定具体实施例，该 半导体层202包括单晶硅。
[0082] 该半导体结构200可以形成在衬底201上，如以上参考图la到图lc所解释的。如 参考该装置100所指明的，该衬底201可以代表任何适合的载板材料，且该半导体层202依 据整体制程和装置的需求，可形成SOI结构或块材结构。另外，复数个有源区域可以被隔离 区域横向地界定。为了方便起见，在图2a中例示单一个有源区域202a。在所显示的具体实 施例中，该有源区域202a可以对应于将被形成在上述有源区域202a中或有源区域202a上 的P通道晶体管或N通道晶体管的有源区域。有源区域可以被隔离区域（未图标）横向地 界定。举例而言，浅沟槽隔离可以被形成在半导体区域202中以定义有源区域202a。
[0083] 虽然未显示在图2a中，一个或多个植入制程已经在该有源区域202上被执行，以 定义适当种类的井结构（well structure)。尤其是，若将要形成在该半导体结构200中的 FET是P通道FET，则N型井结构会以N型掺杂物轻度植入该有源区域202a来建立。相反 地，若将要形成在该半导体结构200中的FET是N通道FET，则P型掺杂物会被以小剂量植 入该有源区域202a以定义P型井结构。
[0084] 离子植入284随后被实行在该半导体层202上。该离子植入284可以在该井植入 的实施之前或之后执行。再者，离子植入284可以在空白衬底201上实行，在形成该半导体 层202之前或在定义该有源区域202a之前。
[0085] 实施离子植入284是为了将能够改善在植入284之后沉积的半导体合金层204的 质量的杂质物种引入该半导体层202之中，如图2b中所示。特别是，由植入284植入的杂 质物种达成了本质上的双折效应（two-fold effect)。另一方面，当半导体合金层204外延 沉积在该半导体层202上时，由制程284所植入的杂质的存在降低了该半导体合金层204 的成长速率。另一方面，外延成长在具有植入的杂质该半导体层202上的该半导体合金层 204,相较于成长在未植入的结晶半导体层202上的该半导体合金层204显示了远大于的稳 定性和对于一般表面清洁程序（例如，湿式或干式蚀刻）的抗性。
[0086] 由植入制程284所植入的杂质物种可以包含一种或多种中性物种，也就是，一种 或多种物种不会造成在该半导体层202中自由电荷载子的形成。因此，依据本发明的一具 体实施例，植入制程284所植入的杂质物种可包含下列物种中的至少一个：氖和氩。如果半 导体层202包含硅，也可以植入锗作为中性物种。
[0087] 另外，可以用植入制程284植入能够影响形成在半导体结构200中的FET的阈值 电压的一种或多种物种。植入的物种可以提高或降低阈值电压。举例而言，依据本发明的 一具体实施例，通过植入制程284植入的杂质物种可包含氟或氮的至少一个。这些物种可 能影响硅基晶体管的阈值电压。因此，依据后者的这个具体实施例，杂质植入制程284提供 一种用于调整FET的阈值电压到想要的值的进一步的工具。
[0088] 应了解到该术语"能够影响FET的阈值电压的物种"是指一种物种，当其植入到给 定厚度半导体合金层之中时，造成FET的阈值电压的变化是因为半导体合金的带结构改变 而不需要是因为该半导体合金层的厚度变化。然而，此处要指出即使是以上称为"中性"的 物种也已经被观察到能影响FET的阈值电压，当其被植入到该通道半导体合金层时。这主 要是因为该些"中性物种"带给该半导体合金层厚度上的变化，相应地其造成该层的带结构 的变化。
[0089] 因此，依据进一步的具体实施例，中性的和改变阈值电压的物种两者都可以用植 入制程284的方式来植入。举例而言，通过植入一种或多种中性物种在一些阶段并且在其 他阶段植入一种或多种改变阈值电压的物种，可以用数个步骤来实施植入制程284。为了 补偿由一个植入阶段带来的晶体管阈值电压的改变，以两个或更多的阶段来执行植入制程 284是有利的。举例而言，若第一物种的第一植入造成阈值电压的上升，可以接着植入已知 会造成阈值电压降低的第二物种。在一更特定范例中，该第一物种可以是中性物种，而该第 二物种可以是阈值电压改变物种。
[0090] 由该植入制程284植入的杂质离子的剂量较佳的是在1015到3xl015cnT 2的范围内。 一般而言，较佳的剂量是依据该植入离子的种类而定。依据经验法则，随着该植入离子或原 子的尺寸增加，所需要剂量跟着降低。在植入制程284中，杂质离子较佳地是以约5-lOkeV 的范围内的能量植入。
[0091] 既然杂质植入制程284是在相对高剂量下执行，所植入的杂质离子很可能造成半 导体层202的晶格的大量伤害。因此，一退火步骤有益地在植入制程284之后直接被执行。 该退火步骤造成半导体层202从该植入伤害回复并且晶格会重新形成。特别是，作为退火 的结果，该半导体层202的曝露出来的表面重新获得其原本的结晶结构。在杂质植入之后， 该半导体结构200可以在约650-1505°C间的温度被退火。
[0092] 在退火之后，观察到植入的杂质一般占据在半导体层202的结晶结构中的空隙位 置（interstitial site)而非晶格位置（lattice site) 〇
[0093] 如图2b所示，在实行杂质植入制程284,以及若需要时的退火步骤之后，半导体合 金层204被沉积在该半导体层202上。依据本发明的较佳的具体实施例，该半导体合金层 204包含硅锗合金。举例而言，该半导体合金层204可包括具有锗浓度在大约30-45%范围 内的娃锗合金。
[0094] 该半导体合金层204可以用发展完备的沉积技术外延成长在该半导体层202 上。可以使用的一些外延成长方法的范例包含：化学气相沉积（CVD)、等离子强化化学气 相沉积（PECVD)、原子层沉积（ALD)、物理气相沉积（PVD)、分子束外延（molecular beam epitaxy，MBE)等等。较佳地是使用高度完形沉积技术，以使得半导体合金层204可以具有 尽可能均匀的厚度来形成。该半导体合金层204较佳地是具有大约4 - 10nm的范围内的厚 度。
[0095] 若是沉积相等的材料量，已发现在经过杂质植入制程284的半导体层202上成长 半导体合金层204造成半导体合金层204的厚度小于在没有先接受杂质植入制程284的半 导体层202上所成长的半导体合金层204。换言之，植入到半导体层202中的杂质离子的存 在造成该半导体合金层204的成长速率降低。一般而言，越高的植入杂质的剂量，此效应越 加显着。
[0096] 图4a显不一系列实验的结果，其中，相同量的娃锗合金被沉积到植入有不同剂量 的杂质离子的结晶硅衬底上。所植入的物种在所有的例子中都是氟。除了所植入杂质的剂 量之外，用于实验的硅衬底具有相同的特征和表面特性。
[0097] 在图中的点410代表沉积在没有植入杂质的半导体层202上的半导体合金层204 的厚度分布。点412显示在剂量是2 X1015cnT2的氟植入之后沉积的硅锗层的厚度是和沉积 在没有植入杂质的衬底上硅锗层的厚度在实验误差内而无法分辨。然而，如点414所示，增 加所植入的氟的剂量到2. 5X1015cnT2造成在植入之后成长的硅锗层的厚度比没有任何预先 杂质植入（点410)而成长的硅锗层的厚度小超过1 A。通过进一步增加所植入的氟的剂量 到3X1015cnT2 (点416)，硅锗层的厚度相对于没有植入杂质（点410)而成长的硅锗层的厚 度显着的降低大约10%。
[0098] 由图4a的所总结的实验清楚指出，当沉积的量相等时，半导体合金层204的厚度 随着由植入制程284所植入的杂质剂量增加而降低。
[0099] 现请回头参考图2b。因此，在沉积通道半导体合金层204之前，半导体合金层204 中存在有植入的杂质时，该半导体合金层204的成长速率会降低。此效应可能由该杂质的 存在所引起的半导体合金的晶格变形所造成，该杂质如上所述，倾向于占据在衬底的晶格 中的空隙位置。植入的杂质也可能造成缺陷形成在该半导体层202的晶格中。
[0100] 在典型的成长或沉积制程中，制作该半导体合金层204的物种，例如，硅和锗，是 以气体型态混合并且被吸附在该衬底或半导体层202的表面上。一旦吸附之后，成长的物 种可以扩散到整个表面。在衬底表面的晶格中的缺陷或应力引起的变形的存在非常可能影 响该成长物种的吸附及/或扩散以造成成长速率被降低。举例而言，如果该衬底表面是处 于应力下或是存在表面缺陷，该成长物种的吸附速率及/或扩散速率可能降低。
[0101] 由于该植入的杂质的存在所造成的该通道半导体合金的成长速率降低的效应可 以被利用来用单一沉积制程成长在该半导体结构200的不同部分具有预定的厚度的半导 体合金层204,例如，通道硅锗合金层。举例而言，若半导体合金层204被沉积在晶圆表面， 可能会想要该半导体合金层204的成长速率依据该晶圆表面的不同部分而不同。举例而 言，当沉积在对应SRAM的区域时以较慢的速率且在由CPU占去的区域以较快的速率来形成 半导体合金层204成长可能是有益的。这可能可以补偿上述关于当沉积半导体合金层204 在具有不同尺寸的许多有源区域的装置表面上时所观察到的厚度变化。
[0102] 因此，依据一具体实施例，杂质植入制程284是在掩模存在下实行。较佳地，该掩 模覆盖半导体合金层204的成长速率较高的区域并保留半导体合金层204的成长速率较低 的区域未被覆盖。因此，被掩模曝露出来的区域接受植入的杂质，反之，被屏蔽的区域保持 不被该杂质植入制程284改变。在杂质植入制程284在有掩模存在下被实行之后，该半导 体合金层204被外延成长在该半导体层202上，例如，用上列的技术之一。由于在半导体层 202中不同的杂质浓度，半导体合金层204的成长速率在对应由掩模覆盖的半导体层202的 表面区域较快，且在对应保持被掩模曝露出来的半导体层202的表面区域较慢。
[0103] 也可能实行多于一个的杂质植入284。一个或多个植入制程284可以在存在适当 图案化以保持曝露该半导体层202的表面的预定部分的掩模下被实行。因此，杂质可以不 同的浓度植入在半导体层202的预定位置，其造成该半导体合金层204依据不同的杂质浓 度在半导体层202的不同位置具有不同的成长速率。
[0104] 考虑以上定义的制程流程，其指出在半导体装置的预定部分中形成具有想要的厚 度的半导体合金层204是可能的。可以通过使用发展完备的外延成长技术以单一沉积步骤 来完成半导体合金层204的成长。因此，单一杂质植入或复数个杂质植入284使得使用现有 的沉积技术来局部调整该半导体合金层204的厚度是可能的。在传统沉积技术可能不容易 改善来得到具有依据表面上的位置而定的可调整的厚度的薄膜中，这是特别有益处的。相 反的，植入制程一般来说是容易实行且可能关于样品的预定区域是节约成本的。
[0105] 依据未显示在图标中的一具体实施例，该杂质植入制程284、该半导体合金层204 的退火和沉积的连续过程是在形成该有源区域202a之前被实行。依据此具体实施例，杂质 植入制程284实行在裸的（bare)半导体层202上。可以依据上述的任何具体实施例来实 行杂质植入制程284。杂质植入制程284之后较有利的是接着一个退火步骤，如上所述。在 执行杂质植入制程284和退火步骤之后，外延沉积该半导体合金层204,同样如上所述。依 据正在讨论的具体实施例，在沉积该半导体合金层204之后，该有源区域202a被定义在该 半导体层202中。该有源区域202a可以由隔离区域和邻接的有源区域分开，如先前所讨论 的。当需要时，一个或多个植入可以在随后实行以定义P井结构或N井结构，分别依据是要 在有源区域202a中形成N通道晶体管或P通道晶体管而定。
[0106] 图3a和图3b显示参考图2a和图2b而例示的方法的一特定具体实施例。依据图 3a和图3b所示的具体实施例，在沉积该半导体合金层之前实施杂质植入时，使用掩模。此 具体实施例提供所请求的方法的一种应用的范例给包括至少两个或复数个装置的半导体 结构。包含在半导体结构中的装置典型的是FET。
[0107] 图3a显示半导体结构300的剖面图，其中，至少二个有源区域302a和302c分别 被定义在半导体层302中。该半导体层302较佳地包含单晶硅。有源区域302a和302c由 分离区域302b的邻近的有源区域分开。举例而言，分离区域302b可以由浅沟槽隔离来实 现。有源区域302a和302c适用于形成各别的半导体装置，例如晶体管。
[0108] 有源区域302a具有显着小于有源区域302c长度的长度（沿图3a和图3b的水平 方向的尺寸）。举例而言，有源区域302a可以被包含在设置SRAM的半导体结构300的区域 中，同时有源区域302c可以被包含在含有CPU的半导体结构300的区域中。由于有源区域 之间的尺寸不同，沉积在半导体结构300上的半导体合金层的沉积在有源区域302a上的部 分会比沉积在有源区域302c上的部分厚。如上所述，此效应也称为上拉效应或是蘑菇头。
[0109] 为了消除此问题，依据正在讨论的具体实施例，在掩模336存在下，杂质植入制程 384在该半导体结构300上被实施。植入制程384可以由关于植入制程284在以上所描述 的任何方法来实行。植入制程384是在将半导体合金层沉积到该半导体结构300的表面上 之前实行的。
[0110] 该掩模336较佳地覆盖对应于在执行杂质植入制程384之后将要沉积具有较低成 长速率的半导体合金层的表面区域的半导体结构300的表面区域。对称地，该掩模336较 佳地将半导体合金层的成长速率一般较高的半导体结构300的表面区域曝露出来。在图3a 所示的范例实施例中，该掩模336覆盖较大的有源区域302c并将较小的有源区域302a保 持曝露。
[0111] 可以调整该杂质植入制程384的参数（例如，杂质物种、剂量、植入能量等等），以 使得成长在由掩模336保持曝露出来的该半导体结构300的表面区域上的该半导体合金层 的部分具有想要的厚度。一般而言，在执行植入制程384之后，相对于未预先执行植入制程 384的成长制程中所观察到的速率，该半导体合金层的成长速率降低。因此，通过选择适当 的植入制程384的参数，在所植入的表面区域可以依照意愿调整该半导体合金层的成长速 率。
[0112] 在实行杂质植入制程384之后，移除该掩模336并沉积半导体合金层304。该半导 体合金层304较佳地包括硅锗合金。较佳地是以使用举例而言一种发展完备的技术（譬如 参考以上各者之一）的单一沉积制程来沉积该半导体合金层304。
[0113] 依据图3b所示的具体实施例，该植入制程384的参数被调整来使得成长在有源区 域302a和有源区域302c的该半导体合金层304的部分具有相等的厚度。在此方法中，均 匀的半导体合金层304可以成长成具有遍布整个半导体结构300的表面的实质上恒定的厚 度。
[0114] 图3b显不沉积在有源区域302a的半导体合金层的部分的表面位在和沉积在有源 区域302c的半导体合金层的部分的表面实质上相同的平面P。还显示在图3b中的是半导 体合金层304的膨起部分304b包含形成在对应于有源区域302a、302c和分离区域302b之 间的边界的凸块。因为选择性植入，沉积在有源区域302a上的半导体合金层304的部分的 成长速率相对于沉积在有源区域302c上的部分的成长速率被降低。这避免形成在有源区 域302a的相对侧的凸块304b彼此交互作用并增加不想要的该半导体合金层304的蘑菇头 形状。
[0115] 因此，通过使用发展完备的单一步骤沉积制程，可以成长高度共形（conformal) 的均匀半导体合金层304在含有不同尺寸的有源区域的半导体结构的表面上。
[0116] 若需要，植入制程384可以在半导体合金层的预定位置具有比其他位置大的厚度 的方式下使用掩模336来实行。
[0117] 图2c显示在半导体结构制造流程中接续图2b所示的阶段之后的阶段。又指出显 示在图2c至图2e中的制造阶段也可以接续在依据图3a和图3b所示的具体实施例的制造 阶段之后。
[0118] 如图2c所示，在沉积该半导体合金层204之后，一个或多个清洁程序282被执行 以清洁该半导体结构200的表面。如上所述，清洁程序282可以包含本【技术领域】中现有的 任何清洁程序的组合。举例而言，清洁程序282可以包含一个或多个湿式蚀刻。替代地或 额外地，清洁程序282可以包含干式蚀刻。如上所述，执行清洁程序282是为了帮助形成好 质量的栅极绝缘层在该半导体合金层204的表面上。
[0119] 已发现用植入制程284植入在半导体层202中的杂质的存在造成在清洁程序282 之后的半导体合金层204的厚度波动相对于沉积在未接受植入制程284的半导体层202上 的半导体合金层204显着的降低。
[0120] 图4b所示的条形图比较具有不同厚度且成长在存在以及不存在由植入制程284 或384植入的杂质下的半导体合金层的厚度波动。该实验是通过以不同的厚度在结晶硅衬 底上沉积硅锗合金层来实行。
[0121] 垂直轴呈现以埃(Angstroms，A)表示的厚度分布的标准偏差。长条420a到420d 是关于在成长80 A厚的薄膜之后所获得的半导体合金层、长条422a到422d是关于在成长 90 A厚的薄膜之后所获得的半导体合金层、以及长条424a到424d是关于在成长1〇〇 A厚的 薄膜之后所获得的半导体合金层。长条420a (420b)、422a (422b)和424a (424b)是关于在 植入制程284或384之后所成长（没有先前植入制程而成长）的半导体合金层，并显示沉 积后的薄膜的厚度分布，也就是在执行清洁程序282之前。长条420c (420d)、422c (422d) 和424c (424d)是关于在植入制程284或384之后所成长（没有先前植入制程而成长）的 半导体合金层，并显示在执行清洁程序282之后的薄膜的厚度分布。
[0122] 如图4b所示，植入制程284或384不会在沉积之后直接剧烈地影响半导体合金层 的厚度分布，举例而言，是和没有先执行植入制程284或384而以相同厚度成长的层比较。 然而，所植入的杂质的效果在执行清洁程序282之后被证明。在所有的沉积厚度，如果已经 先执行植入制程284或384,半导体合金层的厚度分布证实是显着的小于没有先实行植入 制程284或384而沉积的情况。特别是，在沉积的厚度是100 A的情况，植入制程284或384 可以在清洁程序282之后将半导体合金层的厚度分布降低约70%，如长条424c和424d所 /_J、1 〇
[0123] 因此，杂质植入制程284或384除了降低沉积在半导体层202上的半导体合金层 204的成长速率之外，还造成半导体合金层204对在半导体合金层204的沉积之后所执行的 表面清洁程序282更有回复力并且较不敏感。
[0124] 通过利用这个效果，本发明提供一种便利且节约成本的方法，用于在接续在完成 半导体合金层的沉积后的全部清洁程序之后，改善该半导体合金层204(例如，硅锗合金 层）的均匀性。这是高度需要的，因为虽然直接接在沉积之后的厚度均匀性可以通过使用 例如高度共形成长方法来相对良好的控制，目前还不可能在清洁之后降低通道半导体合金 层的厚度分布。更为均匀的半导体合金层（例如，硅锗合金层）造成FET的阈值电压能以 高准确度来控制并且改善FET的效能。
[0125] 在执行清洁程序282之后，半导体结构200的制造接着是以参考图lc所叙述的传 统方法来继续。
[0126] 图2d显示接续在如图2c所示的阶段之后的制造过程的阶段中的半导体结构200。 在执行清洁程序282之后，形成晶体管250的栅极结构260,如参考图lc所叙述者。依据一 具体实施例，该晶体管250是FET。
[0127] 该栅极电极结构260包含栅极电极材料262,其可以包含硅，举例而言，多晶硅。再 者，该栅极电极结构260设置有介电绝缘层261在该栅极电极材料262和在半导体层202 的有源区域202a中的晶体管的通道区域之间。该栅极电极结构260较佳的是依据HKMG技 术来形成，且特别是依据先柵极HKMG技术。
[0128] 因为植入制程284,晶体管250的栅极结构260形成在其上的半导体合金层204 在整个有源区域202a上没有显现显着的厚度变化。特别是，半导体合金层204曝露一个实 质上平坦的表面204u，即使在已经执行清洁程序282之后。因此，对比于如图lc所示的本

【技术领域】中现有的方法，栅极结构260可以形成在均匀的、实质上平坦的半导体合金层204 上。
[0129] 图2e显示接续在如图2d所示的阶段之后的制造过程的进一步阶段中的半导体结 构 200。
[0130] 在形成栅极电极结构260之后，可以执行一个或多个植入制程来形成包含在源极 或漏极区域251中的高度掺杂的延伸区域251e，如图2e所示。因此，定义了晶体管250的 通道区域255。该通道区域255包含部分的半导体合金层204。
[0131] 接着，可以扩大该栅极电极260的间隔物结构263且实行第二植入制程以定义深 井区域（deep region) 251d。之后，可以施加适当的退火制程以对植入制程所引起的伤害进 行再结晶并激发掺杂的作用剂（agent)。这样完成了晶体管250的源极和漏极区域251的 形成。
[0132] 耐火金属层（未图不）随后被沉积到该半导体结构200的表面上。该耐火金属较 佳地包含镍。在沉积该耐火金属层之后，施加一硅化制程（例如，热处理），造成形成金属 半导体层262b在该栅极电极260的上缘以及金属半导体层253在对应的源极/漏极区域 251。金属半导体层253和262b较佳的是硅镍层，虽然他们可包含其他物种。
[0133] 如图2e所示，在形成硅化物层253和262b之后，应力材料层220被沉积到该半导 体结构200的表面上。接着，以400到500°C范围的温度施加 UV固化制程。
[0134] 中介介电层230接着被沉积到该应力材料层220上。然后施加蚀刻制程，举例而 言，透过图案化掩模234以形成通孔开口 272和274。开口 272将接触源极和漏极区域251 的金属半导体层253的预定部分曝露出来。另一方面，开口 274将接触该栅极电极材料262 的金属半导体层262b的预定部分曝露出来。
[0135] 最后，可以金属，例如钨，填充该通孔开口 272和274以形成到源极和漏极区域和 到该晶体管250的栅极电极材料的电性接触。
[0136] 本发明实现了外延成长在结晶半导体层上的薄半导体合金层的改良。本发明是依 靠在实行该半导体合金薄膜的沉积之前植入适当的杂质物种。该植入的物种造成半导体合 金层对于在沉积之后实施在该装置表面上的湿式或干式蚀刻是较为稳定的。因此，在执行 半导体合金薄膜沉积之后所需要的清洁程序之后，如果该薄膜是在执行植入制程之后沉积 的，可以实质上增加该半导体合金薄膜的厚度均匀性。另一方面，某些植入的杂质已经被发 现会降低该半导体合金层的成长速率。因此，通过选择性地植入适当的杂质在晶圆的预定 部分，可以使用单一的沉积步骤来形成具有能够依照意愿局部调整厚度的半导体合金层。
[0137] 本发明是特别有益于，但不限于，包含用于调制晶体管的功函数的通道硅锗层的 FET的制造。举例而言，这需要使用从32nm技术开始的HKMG技术来实现，特别是先柵极 HKMG方法。该硅锗层也有利于引入压应力组件到P通道FET的通道区域中。然而，本发明 不限于次-45nm之下的技术或是HKMG技术，而可以应用到所有的半导体制造方法。
[0138] 所请求的在该半导体合金层的外延成长之后的杂质植入的顺序可以被实行在FET 或M0SFET的制造流程中的不同阶段。例如，可以在制造阶段中非常初始的基段实行该顺序 在一空白晶圆上，在定义该有源区域和分隔区域之前。另外，该顺序可以被实行在定义该有 源区域之后和形成栅极电极之前。
[0139] 应了解到本发明不限于在通道区域包含半导体合金层（例如，硅锗层）的晶体 管。相反的，本发明可以应用到其制造流程需要外延成长半导体合金层到半导体表面上 (例如在硅表面上成长硅锗层）的所有半导体装置。举例而言，本发明可以被应用到例如 Si-SiGe-Si技术的三明治结构。另外，本发明可以有利地被实现在硅锗装置中，只要硅锗层 被外延沉积到半导体表面上，例如娃表面。
[0140] 以上所述的具体实施例仅是说明性的，因为本发明可以以不同的但等效的方式修 改和实施，这些方式对于获得这里讲授的益处的本领域的技术人员是显然的。举例而言，可 以不同的顺序实行所述的制程步骤。此外，除在权利要求书中描述的之外，不打算限制这里 表示的构造或设计的细节。因此证实，以上公开的具体实施例可以改变或修改，并且所有这 样的变化认为在本发明的范围和精神内。因而，这里寻求的保护在权利要求书中叙述。
【权利要求】
1. 一种形成晶体管结构的方法，包括： 提供半导体层； 植入杂质离子到该半导体层；以及 在实行该杂质离子植入之后，形成半导体合金层在该半导体层的表面上。
2. 如权利要求1所述的方法，还包括在植入该杂质离子之后并在形成该半导体合金层 之前，对该晶体管结构进行退火。
3. 如权利要求2所述的方法，其中，该退火是在大约650 - 1050°C的温度范围内实行。
4. 如权利要求1所述的方法，其中，该杂质离子是植入在该半导体层中存在有掩模屏 蔽的预定表面的部分。
5. 如权利要求1所述的方法，还包括： 在该半导体层中定义有源区域；以及 形成井结构在该半导体层的该有源区域中。
6. 如权利要求1所述的方法，还包含在沉积该半导体合金层之后，清洁该晶体管结构 的表面。
7. 如权利要求6所述的方法，其中，该清洁包含湿式蚀刻。
8. 如权利要求6所述的方法，其中，该清洁包含干式蚀刻。
9. 如权利要求6所述的方法，还包含在该清洁之后，形成栅极电极结构在该半导体合 金层上。
10. 如权利要求9所述的方法，其中，该栅极电极结构是根据先柵极的高k/金属栅方法 来形成。
11. 如权利要求9所述的方法，还包含形成漏极和源极区域在该井结构中，从而定义在 该漏极区域和该源极区域之间的晶体管通道区域。
12. 如权利要求11所述的方法，其中，该晶体管的该通道区域包含一部分的该半导体 合金层。
13. 如权利要求1所述的方法，其中，该半导体层包含结晶硅。
14. 如权利要求1所述的方法，其中，该半导体合金层包含硅锗合金。
15. 如权利要求1所述的方法，其中，该半导体合金层具有4-10nm范围内的厚度。
16. 如权利要求1所述的方法，其中，该半导体合金层是由外延沉积到该半导体层的该 表面上的方式来形成。
17. 如权利要求1所述的方法，其中，该植入的杂质离子的物种包含中性物种。
18. 如权利要求1所述的方法，其中，该植入的杂质离子的物种包含氖、氩和锗中的至 少一个。
19. 如权利要求1所述的方法，其中，该植入的杂质离子的物种包含能够影响该晶体管 结构的阈值电压电平的物种。
20. 如权利要求1所述的方法，其中，该植入的杂质离子的物种包含氟或氮的至少一 个。
21. 如权利要求1所述的方法，其中，该杂质离子是在5-lOkeV范围内的能量下植入。
22. 如权利要求1所述的方法，其中，形成该半导体合金层的该步骤包含外延成长该半 导体合金层到该半导体层的该表面上。
23. 如权利要求1所述的方法，其中，在植入该杂质离子时，植入剂量是在1015到 3xl015cnT 2的范围内。
24. -种半导体结构，包括： 半导体层； 至少一第一和一第二有源区域，形成在该半导体层中并适用于分别形成第一装置和第 二装置的一部分，该第一有源区域的尺寸小于该第二有源区域的尺寸，该第一有源区域包 含预定物种的植入杂质；以及 半导体合金层，外延形成在该半导体层上，该半导体合金层形成在该第一有源区域上 的部分具有和该半导体合金层形成在该第二有源区域上的部分实质上相同的厚度。
25. 如权利要求24所述的半导体结构，其中，该杂质物种包含氖、氩、锗、氟和氮中的至 少一个。
26. 如权利要求24所述的半导体结构，还包括： 第一晶体管，部分形成在该第一有源区域中且部分形成在该第一有源区域上，该半导 体合金层的第一部分被包含在该第一晶体管的通道区域中；以及 第二晶体管，部分形成在该第二有源区域中且部分形成在该第二有源区域上，该半导 体合金层的第二部分被包含在该第二晶体管的通道区域中。
【文档编号】H01L21/265GK104299910SQ201410336601
【公开日】2015年1月21日 申请日期:2014年7月15日 优先权日:2013年7月15日
【发明者】R·严, J·舍尼凯斯, J·亨治尔 申请人:格罗方德半导体公司