包括衬底的多芯片器件的制作方法
【专利摘要】本发明提供了一种包括衬底的多芯片器件，该器件包括包括电绝缘芯的衬底、布置在衬底的第一主表面上的第一导电材料，以及布置在衬底的与第一主表面相对的第二主表面上的第二导电材料。该器件进一步包括从第一主表面延伸至第二主表面并且电耦合第一导电材料与第二导电材料的导电连接、布置在第一主表面上并且电耦合至第一导电材料的第一半导体芯片，以及布置在第二主表面上并且电耦合至第二导电材料的第二半导体芯片。
【专利说明】包括衬底的多芯片器件
【技术领域】
[0001]本公开涉及包括衬底的多芯片器件及制造该多芯片器件方法。
【背景技术】
[0002]电子器件可包括多芯片半导体芯片和装配该半导体芯片的衬底。多芯片器件及其制造方法必须不断地改进。改进多芯片器件的性能和质量，这可能是所期望的。特别地，期望增加多芯片器件的集成密度和改进热量管理。
【发明内容】
[0003]本发明公开了一种器件，包括:包括电绝缘芯的衬底；布置在所述衬底的第一主表面上的第一导电材料；布置在所述衬底的与所述第一主表面相对的第二主表面上的第二导电材料；电耦合所述第一导电材料与所述第二导电材料的导电连接；布置在所述第一主表面上并且电耦合至所述第一导电材料的第一半导体芯片；以及布置在所述第二主表面上并且电耦合至所述第二导电材料的第二半导体芯片。
[0004]本发明还公开了一种器件，包括:包括电绝缘芯的衬底，布置在所述衬底的第一主表面上的第一导电材料，和布置在所述衬底的第二主表面上的第二导电材料；布置在所述第一主表面上的第一半导体芯片；以及布置在所述第二主表面上的第二半导体芯片。
[0005]本发明还公开了一种器件，包括:直接铜键合(DCB)衬底；布置在所述DCB衬底的第一主表面上的第一半导体芯片；布置在所述DCB衬底的第二主表面上的第二半导体芯片；以及至少部分地封装所述DCB衬底的封装材料。
【专利附图】
【附图说明】
[0006]附图包含在本说明书中以提供对本发明方面的进一步理解，且并入本说明书并构成说明书的一部分。附图举例说明了本发明的方面，并且与【具体实施方式】一起用来解释这些方面的原理。通过参考下面的【具体实施方式】能更好地理解本发明，将容易领会其他的方面和这些方面的预期优点。附图中的元件不一定是按彼此的比例绘制。相似的附图标记可指相应的类似的部分。
[0007]图1示意性地示出了一种依照本公开的器件的剖视图；
[0008]图2示意性地示出了一种依照本公开的另一种器件的剖视图；
[0009]图3示意性地示出了一种依照本公开的另一种器件的剖视图；
[0010]图4A至图4D示意性地示出了一种依照本公开的另一种器件的制造方法的剖视图；
[0011]图5A至图5G示意性地示出了一种依照本公开的另一种器件的制造方法的剖视图；
[0012]图6示意性地示出了一种依照本公开的另一种器件的剖视图；。
[0013]图7示意性地示出了一种依照本公开的另一种器件的剖视图；
[0014]图8示意性地示出了一种依照本公开的另一种器件的剖视图；
[0015]图9示出了半桥电路的示意图
【具体实施方式】
[0016]在下文中，将说明预制模、麦克风组件以及制造预制模的方法的进一步的示例性实施例。应当注意的是，在上下文中描述的预制模、麦克风组件或者制造预制模的方法的实施例也可与其他类别的实施例结合。
[0017]在下面【具体实施方式】中，参考了附图，附图举例说明了本公开可以实施的特定的方面。对此，方向性术语比如“顶(top)”、“底(bottom)，，、“前(front)”、“后(back)”等，可参考所述附图的方向一起使用。由于所述器件的部件可放置在多个不同方向上，因此方向性术语仅是用于举例说明的目的，而绝不是限制性的。不脱离本公开的范围，可利用其他的方面和作出结构或者逻辑上的变化。因此下面的【具体实施方式】不应被视作限制意义，而且本公开的范围由所附权利要求限定。
[0018]如本说明书中所用，术语“I禹接(coupled) ”和/或者“电f禹接(electricallycoupled) ”不是为了表示元件必须要直接耦接在一起。可在“耦接的”或者“电耦接的”元件之间提供中间元件。
[0019]本文中描述了器件及其制造方法。与所述器件有关的描述也可对相应的方法适用，反之亦然。例如，当描述一种器件的特定部件时，制造该器件的相应方法可包括以适当的方式提供该部件的行为，即使未明确地描述或者在附图中举例说明该行为。如果技术上可能，所描述的方法的行为的相继顺序可以交换。方法中的至少两个行为可至少部分地同时执行。总之，本文中描述的各种示例性方面的特征可彼此结合，除非另有明确说明。
[0020]依照本公开的器件可包括一个或者多个半导体芯片。该半导体芯片可是不同类型的和可由不同技术制造。例如，该半导体芯片包括集成电路、光电或机电电路或者无源器件。集成电路可设计为逻辑集成电路、模拟集成电路、混合信号集成电路、功率集成电路、存储器电路、集成无源器件、微机电系统等。半导体芯片可由任何适当的半导体材料制造，例如娃S1、碳化娃SiC、娃锗SiGe、砷化镓GaAs、氮化镓GaN等中的至少一种。另外，半导体芯片可包括不是半导体的无机材料和/或者有机材料，例如绝缘体、塑料、金属等中的至少一种。半导体芯片可以是封装的或不封装的。
[0021]特别地，该半导体芯片中的一个或者多个可包括功率半导体。该功率半导体可具有垂直结构，也即半导体芯片可制造为以使电流可在垂直于该半导体芯片的主面的方向上流通。具有垂直结构的半导体芯片可在它的两个主面上(即在它的顶面和底面上)具有电极。特别地，功率半导体芯片可具有垂直结构并且在两个主面上可具有负载电极。例如垂直的功率半导体芯片可配置为功率MOSFET (金属氧化物半导体场效应晶体管)、IGBT (绝缘栅双极型晶体管)、JFET(结型栅极场效应晶体管)、超结器件、功率双极型晶体管等。功率MOSFET的源电极和栅电极可位于一个面上，而功率MOSFET的漏电极可布置在另一面上。此夕卜，本文所描述的器件可包括控制功率半导体芯片的集成电路的集成电路。
[0022]半导体芯片可包括接触垫(或者接触端)，其允许与包括在半导体芯片中的集成电路形成电接触。在功率半导体芯片中，接触垫可对应栅电极、源电极或者漏电极。接触垫可包括一个或多个可应用于半导体材料中的金属层或者金属合金层。金属层可以以任何期望的几何形状和任何期望的材料成分制造。
[0023]依照本公开的器件可包括衬底。该衬底可配置为提供布置在该衬底上的电子部件和/或半导体芯片之间的相互电连接，以形成电子电路。对此，衬底可充当类似于印刷电路板(PCB)。衬底材料可选择为支持布置在该衬底上的电子部件的冷却。衬底可配置为承载闻电流并提供闻电压(例如闻达几千伏)隔尚。衬底可进一步配置为在闻达150°C，特别是高达200V或者甚至更高温度下运行。由于衬底可特别地用于功率电子中，所以也可以称为“功率电子衬底”。
[0024]衬底可包括电绝缘芯，该电绝缘芯可包括陶瓷材料和塑料材料中的至少一种。例如，电绝缘芯可包括氧化铝、氮化铝、氧化铍等中的至少一种。衬底可包括一个或多个主表面，其中每个主表面可形成为在其上可布置一个或者多个半导体芯片。特别地，该衬底可包括第一主表面和布置为与第一主表面相反的第二主表面。第一主表面和第二主表面可实质上彼此平行。电绝缘芯可具有在约50 μ m(微米)和1.6毫米之间的厚度。
[0025]依照本公开的器件可包括布置在衬底的第一主表面上(over或on)的第一导电材料。此外，该器件可包括布置在与第一主表面相反的衬底的第二主表面上(over或on)的第二导电材料。本文使用的术语“衬底”可以指电绝缘芯，但也可以指包括布置在芯上的导电材料的电绝缘芯。导电材料可包括金属和金属合金中的至少一种，例如铜和/或铜合金。为了提供布置在衬底上的电子部件之间的相互电连接，导电材料可被成形或构建。对此，导电材料可包括导电线、导电层、导电表面、导电区域等。例如，导电材料可具有在约0.1毫米和约0.5毫米之间的厚度。
[0026]在一个示例中，衬底可相当于(或者可包括)直接铜键合(DCB)或直接键合铜(DBC)衬底。DCB衬底可包括陶瓷芯和布置在陶瓷芯的一个或者两个主表面上(over或on)的铜片或者铜层。陶瓷材料可包括热导系数约24W/mK至约28W/mK的氧化铝(Al2O3)、热导系数大于150W/mK的氮化铝(AlN)、氧化铍(BeO)等中的至少一种。与纯铜相比，衬底可具有类似或者等于硅的热膨胀系数。
[0027]例如，使用高温氧化工艺可使铜与陶瓷材料键合。这里，铜和陶瓷芯可在含有约30ppm氧气的氮气气氛中加热至控制温度。在这些条件下，可形成与铜和氧均键合的可用作衬底芯的铜-氧共晶(copper-oxygen eutectic)。布置在陶瓷芯上的铜层可在烧制之前预成形，或者可使用印刷电路板技术进行化学蚀刻以形成电路。为了允许导电线和通孔连接衬底的前主表面和后主表面，相关技术可采用种晶层、光成像和附加镀铜。
[0028]在进一步的示例中，衬底可相当于(或可包括)活性金属钎焊(AMB)衬底。在AMB技术中，金属层可附接至陶瓷板。特别地，可在约800°C至约1000°C的高温下使用焊膏将金属箔焊接至陶瓷芯。
[0029]还在进一步的示例中，衬底可相当于(或可包括)绝缘金属衬底(MS)。MS可包括被薄的介电层和铜层覆盖的金属基板。例如，金属基板可由铝和铜中的至少一种制成为或者可包括，而介电层可以是基于环氧的层。铜层可具有约35微米(μπι)至约200微米(μπι)或者甚至更高的厚度。介电层例如可以是基于FR-4的，且具有约100 μπι(微米)的厚度。
[0030]依照本公开的器件可包括至少一个可从衬底的第一主表面延伸至衬底的第二主表面的导电连接。特别地，该导电连接可配置为电连接布置在第一主表面上的第一导电材料与布置在第二主表面上的第二导电材料。以这种方式，可提供与第一导电材料接触的第一半导体芯片和与第二导电材料接触的第二半导体芯片之间的电连接。
[0031]在包括导电连接的衬底中的开口可通过任何适当的技术来制造，例如通过采用钻孔、错射钻孔、蚀刻、湿蚀刻、等离子蚀刻(plasma etching)等中的至少一种。该开口的轮廓或边沿可是任意形状的，例如圆形的、矩形的、正方形的、多边形的等。开口可具有约50μπι(微米)至约2.6_的宽度。在开口中可布置导电材料，以提供导电连接。例如，导电材料可包括金属和金属合金中的至少一种。可使用任何适合的技术制造导电连接，例如通孔(through-hole)技术或者导通孔(via)技术。
[0032]依照本公开的器件可包括覆盖该器件的一个或多个部件的封装材料。例如，封装材料可至少部分地封装衬底。封装材料可以是电气绝缘的，并且可形成封装主体。封装材料可包括热凝物、热塑塑料或杂化材料、模制化合物、叠层板(预浸材料)、硅凝胶等。各种技术可用于采用封装材料封装部件，例如模压成型、注射成型、粉体成型、液体成型、层压等中的至少一种。
[0033]依照本公开的器件可包括一个或多个导电元件。在一个示例中，导电元件可提供与该器件的半导体芯片的电气连接。例如，导电元件可连接至封装半导体芯片，并突出于封装材料之外。因此，这就可以经由导电元件从封装材料的外部电接触封装半导体芯片。在进一步的示例中，导电元件可提供器件的部件之间的电气连接，例如在两个半导体芯片之间。导电元件和例如半导体芯片的接触垫之间的接触可通过任何适当的技术建立。在示例中，导电元件可焊接(例如通过采用扩散锡焊工艺)至另一个部件。
[0034]在一个示例中，导电元件可包括一个或多个片(clip)(或者接触片)。片的形状不一定限于特定的尺寸或特定的几何形状。该片可通过冲压、冲孔、压制、切割、锯切、碾轧和任何其他适当的技术其中的至少一种制造。例如，它可由金属和/或金属合金制造，特别地是铜、铜合金、镍、铁镍合金(iron nickel)、铝、铝合金、钢、不锈钢等中的至少一种。在进一步的示例中，导电元件可包括一根或者多根导线(或接合线或焊线)。该导线可包括金属或者金属合金，特别是金、铝、铜或者它们的合金中的一种或多种。此外，导线可包括或者不包括涂层。导线具有约15 μπι(微米)至约1000 μπι(微米)的厚度，具有更特别的约50 μ m(微米)至约500 μ m(微米)的厚度。
[0035]图1至图3举例说明了依照本公开的器件100至器件300。下文中对类似于器件100至器件300的多芯片器件及其制造方法进行了更加详细地描述。所描述的器件和方法的特征可彼此结合，除非另有明确地说明。
[0036]图1示意性地示出了依照本公开的器件100的剖视图。器件100可包括包括电绝缘芯11的衬底10。器件100进一步包括布置在衬底10的第一主表面13上的第一导电材料12。器件100可进一步包括布置在与第一主表面13相对的衬底10的第二主表面15上的第二导电材料14。器件100可进一步包括从第一主表面13延伸至第二主表面15的导电连接16。导电连接16可电耦接第一导电材料12与第二导电材料14。器件100可进一步包括布置在第一主表面13上并且电耦接至第一导电材料12的第一半导体芯片17。器件100可进一步包括布置在第二主表面15上并且电耦接于第二导电材料14的第二半导体芯片18。
[0037]图2示意性地示出了依照本公开的器件200的剖视图。器件200可包括包括电绝缘芯11的衬底10。器件200可进一步包括布置在衬底10的第一主表面13上的第一导电材料12。器件200可进一步包括布置在衬底10的第二主表面15上的第二导电材料14。器件200可进一步包括布置在第一主表面13上的第一半导体芯片17和布置在第二主表面15上的第二半导体芯片18。
[0038]图3示意性地示出了依照本公开的器件300的剖视图。器件300可包括DCB衬底19。器件300可进一步包括布置在DCB衬底19的第一主表面13上的第一半导体芯片17和布置在DCB衬底19的第二主表面15上的第一半导体芯片18。器件300可进一步包括可至少部分地封装DCB衬底19的封装材料20。为了简单，封装材料20通过围合器件300的部件的简单的矩形线来表示。器件300可包括一个或多个电接触元件(未图示)，该电接触元件可提供从封装材料20的外部电接触被封装的部件的可能性。
[0039]图4A至图4D示意性地示出了一种制造依照本公开的器件的方法。图4D中举例说明了由该方法制得的器件400的横截面。例如，器件400可类似于图1的器件100。在图4A中，可提供包括电绝缘芯11的衬底10。衬底10可具有第一主表面13和与第一主表面13相对的第二主表面15。在图4B中，可提供导电连接16，其中导电连接16可从第一主表面13延伸至第二主表面15。在图4C中，在第一主表面13上可布置第一导电材料12,而在第二主表面15上可布置第二导电材料14。导电连接16可电稱接第一导电材料12与第二导电材料14。在图4D中，在第一主表面13上可布置第一半导体芯片17，其中第一半导体芯片17可电耦接至第一导电材料12。此外，在第二主表面15上可布置第二半导体芯片18，其中第二半导体芯片18可电耦合至第二导电材料14。
[0040]图5A至图5G示意性地示出了一种制造依照本公开的器件的方法。图5G中示出了由该方法制得的示例性制造的器件500的横截面。依照描述的方法制造的器件的细节可同样地应用于依照本公开的任何其他器件中。此外，图5A至图5G中所示的方法可视为图4A至图4D中举例说明的方法的实施。因此下面描述的制造方法的细节可同样地应用于图4A至图4D的方法。
[0041]在图5A中，可提供包括电绝缘芯11的衬底10。电绝缘芯11可包括陶瓷材料和塑料材料中的至少一种。特别地，电绝缘芯11可包括氧化铝、氮化铝、氧化铍、钛酸铝、氮化硅、氧化锆、碳化硅、氧化钛等中的至少一种。电绝缘芯11可包括第一主表面13和布置为与第一主表面13相反的第二主表面15。电绝缘芯11可具有从约50 μ m(微米)至约1.6毫米的厚度A。
[0042]在图5B中，可提供在电绝缘芯11中的开口 21。开口 21可贯穿电绝缘芯11从第一主表面13延伸至第二主表面15。例如，开口 21可通过使用以下技术中的至少一种来制造:钻孔、镭射钻孔、蚀刻、湿蚀刻、等离子蚀刻等。开口 21在第一主表面13和第二主表面15上的轮廓或者边沿可以是任意形状的，例如圆形的、矩形的、正方形的、多边形的等。开口 21可具有在第一主表面13上的第一宽度W1和第二主表面15上的第二宽度w2。第一宽度W1和第二宽度W2中每一个可位于约μπι微米(μπι微米)至约2.6毫米的范围内。术语“宽度(width)”可指开口 21在各自的主表面上的最大横向延伸。导电连接16可位于开口21中。例如，导电连接16可包括金属和金属合金中的至少一种。
[0043]在图5C中,第一导电材料12可布置在第一主表面13上(over或on)。例如，第一导电材料12可包括金属和金属合金或其他任何适当的导电材料中的至少一种。特别地，第一导电材料12可包括铜和铜合金中的至少一种。第一导电材料12可结构化，并可包括第一部分12A和第二部分12B。但是,第一导电材料12还可包括其它部分(未图不)，该其它部分的形状和布置可特别地取决于稍后将布置在第一主表面13上的电子部件的数量和类型。例如，第一部分12A和第二部分12B可沉积为具有厚度t2和t3的层。每个厚度t2和t3可在约0.1毫米至约0.5毫米的范围内。在一个示例中，厚度〖2和t3可相等，但在另一个示例中它们也可以不同于彼此。第二段12B可电耦接于导电连接16。
[0044]在第二主表面15上(over或on)可布置第二导电材料14。与第一导电材料12相关的描述也可对第二导电材料14适用。第二导电材料14可包括第一部分14A和第二部分14B。例如，第一部分14A和第二部分14B可分别地沉积为具有厚度t4和厚度t5的层，其中每个厚度t4和厚度t5可位于约0.1毫米至约0.5毫米的范围内。厚度t4和厚度t5在一个示例中可相等，但在另一个示例中也可以不同于彼此。第二部分14B可电连接至导电连接16。因此，导电连接16可提供第一导电材料12的第二部分12B与第二导电材料14的第二部分14B之间的电连接。
[0045]术语“衬底”可指电绝缘芯11，但也可以指包括第一导电材料12和第二导电材料14的电绝缘芯11。例如，图5C的衬底10对应于DCB衬底，其中电绝缘芯11可构成于或可包括氧化铝(Al2O3)、氮化铝(AlN)、氧化铍(BeO)等中的至少一种。第一导电材料12和的第二导电材料14中的每一个可由铜制成或者可包括铜。
[0046]在图中，在第一导电材料12的第二部分12B上(over或on)可布置第一半导体芯片17。在图的示例中，第一半导体芯片可相当于或可包括功率半导体芯片，例如IGBT芯片。第一半导体芯片17可包括面向第二部分12B的第一主表面22和面向远离第二部分12B的对面的第二主表面23。在第一主表面22上(over或on)可布置第一电接触24。特别地，第一电接触24可包括第一半导体芯片17的漏电极。漏电极24可覆盖第一主表面22的主要部分，并且更特别地是漏电极24可完全覆盖第一主表面22。第一半导体芯片17的主表面22、23的面积可大于100mm2。例如，第一半导体芯片17的主表面22、23可以是矩形或正方形，其中矩形或者正方形的每一边可具有约10毫米至约13毫米的长度。
[0047]漏电极24可电耦接至第一导电材料12的第二部分12B。在一个示例中，漏电极24可与第二部分12B直接物理接触。在进一步的示例中，在漏电极24和第二部分12B之间可布置其它的导电材料。例如，漏电极24与第一导电材料12的第二部分12B之间的连接可通过使用烧结工艺、扩散锡焊工艺、键合工艺等中的至少一种来提供。
[0048]在第一半导体芯片17的第二主表面23上(over或on)可布置第二电接触25和第三电接触26。第二电接触25可相当于或者可包括第一半导体芯片17的栅电极，而第三电接触26可相当于或者可包括第一半导体芯片17的源电极。特别地，栅电极25和源电极26可彼此电气绝缘。
[0049]在第一导电材料12的第二部分12B上(over或on)可布置第一可选的二极管27。特别地，第一二极管27可以是与第一半导体芯片17并联电连接的续流二极管(flybackd1de)。第一二极管27可包括面向第二部分12B的布置在第一二极管27的第一主表面上(over或on)的第一电接触(未图示)，和面向远离第二部分12B的布置在第一二极管27的第二主表面上(over或on)的第二电接触(未图示)。第一二极管27的第一电接触可电连接至第一导电材料12的第二部分12B。
[0050]在图5E中，可提供第一导电元件28。在图5E的示例中，第一导电元件28可相当于或者可包括片28。夹28可电耦合至源电极26和第一二极管27的第三电接触。例如，可通过使用烧结工艺、扩散锡焊工艺、键合工艺等中的至少一种来提供相应的电气连接。因此，可能经由片28电接触源电极26。另外，可提供第二导电元件29。在图5E的示例中，第二导电元件29可相当于或者可包括导线29。导线29可提供栅电极25与第一导电材料12的第一段12A之间的电气连接。
[0051]在图5F中，可在第二导电材料14的第二部分14A和第二部分14B上(over或on)布置第二半导体芯片18。在图5F的示例中，第二半导体芯片18可相当于或者可包括功率半导体芯片，例如IGBT芯片。特别地，第二半导体芯片18可类似于第一半导体芯片17。第二半导体芯片18可包括面向第二导电材料14的第一主表面30和面向远离第二导电材料14的对面的第二主表面31。第一电接触32可布置在第二主表面31上(over或on)。特别地，第一电接触32可包括第二半导体芯片18的漏电极。
[0052]在第二半导体芯片18的第一主表面30上(over或on)可布置第二电接触33和第三电接触34。第二电接触33可相当于或者可包括第二半导体芯片18的栅电极，而第三电接触34可相当于或者可包括第二半导体芯片18的源电极。特别地，栅电极33和源电极34可彼此电气绝缘。栅电极33可电耦接至第二导电材料14的第一部分14A，而源电极34可电耦接至第二导电材料的第二部分14B。因此，第二半导体芯片18的源电极34可经由第二导电材料14的第二部分14B、导电连接16和第一导电材料12的第二部分12B，电连接至第一半导体芯片17的漏电极24。电极33、34和第二导电材料14之间的电连接可类似于先前描述的电连接。
[0053]在第二导电材料14的第二段14B上(over或on)可布置第二可选的二极管35。特别地，第二二极管35可以是与第二半导体芯片18并联电连接的续流二极管。第二二极管35可包括布置在面向第二导电材料14的第二二极管35的第一主表面上(over或on)的第一电接触(未图不)，和布置在与第一主表面相对的第二二极管35的第二主表面上(over或on)的第二电接触(未图示)。第二二极管35的第一电接触可电连接至第二导电材料14的第二部分14B。
[0054]在图5G中，可提供第三导电元件36。在图5G的示例中，第三导电元件36可相当于或者可包括片36。片36可电耦接至第二半导体芯片18的漏电极32和第二二极管35的第二电接触。例如，可通过使用烧结工艺、扩散锡焊工艺、键合工艺等中的至少一种来提供关联的电连接。因此，可能经由片36电接触第二半导体芯片18的漏电极32。
[0055]本文中描述的方法可包括未明确地举例说明的进一步的行为。在可选的行为中，在第一主表面13和/或第二主表面15上(over或on)可布置进一步的电子部件。在进一步的可选的行为中，可由封装材料(未图示)来封装器件500中的一个或者器件500的部件。这种情况下，可提供各种电接触元件，以使从封装材料的外部来接触部件的电接触或者电极。片28和片36可至少部分地未被封装材料覆盖，以使可从封装材料的外部可电接触第一半导体芯片17的源电极26和第二半导体芯片18的漏电极32。器件500可包括电接触元件(未图示)，该电接触元件至少部分地未被封装材料覆盖，并提供从封装材料的外部至第一半导体芯片17的栅电极25的电耦接。此外，器件500可包括另外的电接触元件(未图示)，该另外的电接触元件至少部分地未被封装材料覆盖并提供从封装材料的外部至第二半导体芯片18的栅电极33的电耦接。另外，器件500可包括进一步的电接触元件(未图示)，该进一步的电接触元件至少部分地未被封装材料覆盖并提供从封装材料的外部至第一半导体芯片17的漏电极24和第二半导体芯片18的源电极34的电耦接。在一个示例中，可形成片28、26中的至少一个和所描述的电接触元件，以使器件500经由片28、26中的至少一个和所描述的电接触元件可装配或者可电连接至PCB。
[0056]在图5G的示例中，半导体芯片17、18和二极管27、35布置在衬底10的不同的主表面13、15上。当从垂直于衬底10的方向被查看时，第一半导体芯片17的覆盖区(footprint)可与第二半导体芯片18的覆盖区重叠。这可能制造具有电气性能类似于器件500的器件，但是其中半导体芯片17、18和二极管27、35可仅布置在衬底10的一个主表面上。与该替代器件相比，由于半导体芯片17、18的覆盖区的可能的重叠，器件500的主表面13、15可具有减少的表面积。与该替代器件相比，主表面13、15的表面积可以根据一个因子(factor)来降低，例如约2。与将半导体芯片17、18和二极管27、35仅布置在衬底10的一个主表面上相比，将半导体芯片17、18和二极管27、35布置在衬底10的两个主表面上可增加器件500的集成密度。甚至当电子部件被布置在衬底10的两个侧面上时，其还可以以一种还能够从两个侧面冷却器件500的方式将电子部件布置在衬底10上。
[0057]多芯片器件500可配置为作为半桥电路运行。半桥电路900的示例性示意图将结合图9进行描述。特别地，半桥电路可包括高压侧开关和低压侧开关。当将图5G的多芯片器件500用作半桥电路时，第一半导体芯片17可包括低压侧开关，并且第二半导体芯片18可包括高压侧开关。
[0058]依照本公开的器件并不受限制于仅作为半桥电路运行。其他的电子电路也可以通过采用依照本公开的器件来实现。在此，与先前描述的器件类似，电子部件可再次布置在衬底的两个侧面上。依照本公开的进一步的器件可包括半导体芯片、有源电子部件、无源电子部件等结合。例如，依照本公开的进一步的器件可配置为作为任何其他桥电路(例如全桥电路)运行。
[0059]图6示意性地示出了依照本公开的进一步的器件600的剖视图。器件600可类似于器件500，因此与图5A至图5G有关的描述也可以适用于图6。类似于图5G，第一半导体芯片17和第一二极管27可布置在衬底10的第一主表面13上(over或on),而第二半导体芯片18和第二二极管35可布置在衬底10的第二主表面15上(over或on)。与图5G对t匕，当从垂直于衬底10的方向被查看时，第一半导体芯片17的覆盖区可布置在第二半导体芯片18的覆盖区的外侧。在图6的示例中，半导体芯片17、18的覆盖区并不相交。另外，片26、36被导线取代。器件600可包括一个或者多个提供电接触半导体芯片17、18的电极的电接触元件。可能的电接触元件已在先前结合器件500进行了描述。
[0060]器件600可包括第一导电材料12的第三部分12C和第二导电材料14的第三部分14C。部分12C和部分14C可特别地被配置为支持在远离第一半导体芯片17和第二半导体芯片18中的至少一个的方向上的散热。例如，在器件600的运行期间，在第一半导体芯片17和第二半导体芯片18处可产生热量。
[0061]图7示意性地示出了依照本公开的另外的器件700的剖视图。特别地，器件700可包括类似于器件600的部件。与图6相比，器件700可包括第三半导体芯片37和第三二极管38，其可并联电连接并可例如被布置为邻近第二半导体芯片18。特别地，第三半导体芯片37和第三二极管38可类似于图5G中的第一半导体芯片17和第一二极管27。也就是说，第三半导体芯片37可例如包括半桥电路的低压侧开关。对此，第三半导体芯片37可电耦接至包括高压侧开关的另外的半导体芯片(未图示)，以使器件700可包括两个半桥电路。
[0062]图8示意性地示出了依照本公开的进一步的器件800的剖视图。特别地，器件800可类似于器件700。与图7相比，器件800可包括覆盖器件800的各种部件的封装材料20。器件800的一些部件可保留未被封装材料20覆盖。在图8的示例中，第二导电材料14的第三段14C可保持未被封装材料20覆盖。未覆盖的部分可配置为支持在远离第一半导体芯片17、第二半导体芯片I8和第三半导体芯片37中的至少一个的方向上的散热。器件800可包括一个或者多个可提供从封装材料20的外部电接触至被封装部件的电接触元件。可能的电接触元件已结合器件500进行讨论。
[0063]图9举例说明了半桥电路900的示意图。依照本公开的器件可被配置为作为这样的半桥电路运行。半桥电路900可布置在节点NI和节点N2之间。半桥电路900可包括串联连接的开关SI和开关S2。功率半导体芯片17、18 (例如在器件500的图5中所示的)可实施为开关SI和开关S2。可以施加恒定的电位给节点NI和节点N2。例如，高电位(比如10V、50V、100V、200V、500V或1000V或任何其他电位)可施加至节点NI，而低电位(例如0V)可施加至节点N2。因此，第一半导体芯片17可配置为作为低压侧开关，然而第二半导体芯片18可配置为作为高压侧开关。开关SI和开关S2可以在IkHz至10MHz范围内的频率切换，但切换频率也可以在此范围以外。这意味着在该半桥电路运行期间，不同的电位可施加至布置在开关SI和开关S2之间的节点N3。节点N3的电位可在低电位和高电位之间的范围内变化。
[0064]半桥电路例如可以在用于转换直流(DC)电压的电子电路(所谓的DC-DC转换器)中实施。DC-DC转换器可用于将由电池或者可充电电池提供的DC输入电压转换与下游连接的电子电路的需求匹配的DC输出电压。DC-DC转换器可体现为输出电压小于输入电压的降压转换器，或输入电压大于输入电压的升压转换器。DC-DC转换器可应用数兆赫兹或者更高的频率。另外，高达50A甚至更高的电流可流经DC-DC转换器。
[0065]虽然本文公开的特别的特征或者方面仅涉及数个实施的其中一个，但这种特征或者方面可与期望的并有利于任何给定或特别的应用的其他实施的一个或多个其他特征或者方面结合。另外，在某种程度上，用于【具体实施方式】或者权利要求中的术语“包括(include) ” “具有(have、with) ”及其变体，这些术语旨在是包含性的，以类似于术语“包括(comprise) ”的方式。并且,术语“示例性(examplary) ”仅仅意味着作为示例,而非最好的或者最佳的。还应当理解的是，本文中描述的特征和/或元件，以相对彼此的特定尺寸来举例说明，是以简单和易于理解为目的，并且实际的尺寸可实质上不同于本文中举例说明的。
[0066]虽然本文中举例说明和描述了特定的示例，但不脱离本公开的范围，本领域的普通技术人员将能领会可代替所示和所描述的特定方面的各种各样的交替的和/或等价的实施。本申请旨在覆盖任何本文中讨论的特定方面的任何改编或者变化。因此，本公开旨在仅由权利要求及其等价物限制。
【权利要求】
1.一种器件，包括: 包括电绝缘芯的衬底； 布置在所述衬底的第一主表面上的第一导电材料； 布置在所述衬底的与所述第一主表面相对的第二主表面上的第二导电材料； 电耦合所述第一导电材料与所述第二导电材料的导电连接； 布置在所述第一主表面上并且电耦合至所述第一导电材料的第一半导体芯片；以及 布置在所述第二主表面上并且电耦合至所述第二导电材料的第二半导体芯片。
2.如权利要求1所述的器件， 其中所述第一半导体芯片和所述第二半导体芯片中的至少一个包括功率半导体。
3.如权利要求1所述的器件， 其中所述电绝缘芯包括陶瓷材料和塑料材料中的至少一种。
4.如权利要求1所述的器件， 其中所述电绝缘芯包括氧化招、氮化招、钛酸招、氮化娃、氧化错、碳化娃、氧化钛和氧化铍中的至少一种，并且 其中所述第一导电材料和所述第二导电材料中的至少一种包括铜。
5.如权利要求1所述的器件， 其中所述衬底包括直接铜键合(DCB)衬底。
6.如权利要求1所述的器件，进一步包括: 至少部分地封装所述衬底的封装材料。
7.如权利要求6所述的器件， 其中所述第一导电材料和所述第二导电材料的至少一部分保持从所述封装材料暴露，其中所述暴露部分被配置为支持在远离所述第一半导体芯片和所述第二半导体芯片中的至少一个的方向上散热。
8.如权利要求1所述的器件， 其中所述第一半导体芯片包括电耦接至所述第一导电材料的漏极接触，且所述第二半导体芯片包括电耦接至所述第二导电材料的源极接触。
9.如权利要求1所述的器件， 其中所述第一半导体芯片包括第一功率晶体管，所述第二半导体芯片包括第二功率晶体管，并且所述器件进一步包括: 并联电连接至所述第一功率晶体管的第一二极管和并联电连接至所述第二功率晶体管的第二二极管中的至少一个二极管。
10.如权利要求1所述的器件，进一步包括: 包括低压侧开关和高压侧开关的半桥电路，其中所述第一半导体芯片包括所述低压侧开关，并且所述第二半导体芯片包括所述高压侧开关。
11.如权利要求1所述的器件， 其中当以垂直于所述衬底的方向被查看时，所述第一半导体芯片的覆盖区与所述第二半导体芯片的覆盖区重叠。
12.如权利要求1所述的器件， 其中当以垂直于所述衬底的方向被查看时，所述第一半导体芯片的覆盖区被布置在所述第二半导体芯片的覆盖区的之外。
13.如权利要求1所述的器件， 其中所述电绝缘芯具有在50微米和1.6毫米之间的厚度。
14.如权利要求1所述的器件， 其中所述导电连接从所述第一主表面延伸至所述第二主表面并且贯穿所述电绝缘芯的开口，其中所述开口具有在50微米和2.6毫米之间的宽度。
15.如权利要求1所述的器件， 其中所述第一导电材料和所述第二导电材料中的每一个均具有在0.1毫米和0.5毫米之间的相应厚度。
16.如权利要求1所述的器件，进一步包括: 至少一个另外的半导体芯片，其被布置在邻近所述第一半导体芯片的所述第一主表面上或者邻近所述第二半导体芯片的第二主表面上。
17.如权利要求1所述的器件，进一步包括: 被配置为提供与所述第一半导体芯片或者所述第二半导体芯片的电耦接的导电元件。
18.如权利要求17所述的器件， 其中所述导电元件包括键合线和片中的至少一种。
19.一种器件，包括: 包括电绝缘芯的衬底，布置在所述衬底的第一主表面上的第一导电材料，和布置在所述衬底的第二主表面上的第二导电材料； 布置在所述第一主表面上的第一半导体芯片；以及 布置在所述第二主表面上的第二半导体芯片。
20.一种器件，包括: 直接铜键合(DCB)衬底； 布置在所述DCB衬底的第一主表面上的第一半导体芯片； 布置在所述DCB衬底的第二主表面上的第二半导体芯片；以及 至少部分地封装所述DCB衬底的封装材料。
【文档编号】H01L25/18GK104392985SQ201410380144
【公开日】2015年3月4日 申请日期:2014年8月4日 优先权日:2013年8月5日
【发明者】K·霍塞尼, J·马勒, I·尼基廷 申请人:英飞凌科技股份有限公司