半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本公开涉及半导体器件及其制造方法。半导体器件的性能得到了改善。半导体器件具有在像素区域中形成的光电二极管和转移晶体管。此外，半导体器件具有在外围电路区域中形成的第二晶体管。转移晶体管包括第一栅电极以及由在第一栅电极上方形成的厚的硬掩模膜形成的膜部件。第二晶体管包括第二栅电极、源极/漏极区域、在第二栅电极的上表面以及源极/漏极区域的上表面处形成的硅化物层。
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]2013年9月13日提交的日本专利申请N0.2013-190808的公开内容，包括说明书、附图和摘要，通过引用整体合并于此。

【技术领域】
[0003]本发明涉及半导体器件及其制造方法，并且优选适用于包括例如固态图像感测元件的半导体器件及其制造方法。

【背景技术】
[0004]作为固态图像感测元件，已经发展了使用CMOS (互补金属氧化物半导体)的CMOS图像传感器。CMOS图像传感器包括多个像素，每个像素具有光电二极管和转移晶体管。在半导体衬底的像素区域形成光电二极管和转移晶体管。另一方面，在半导体衬底的外围电路区域，有用于形成逻辑电路的晶体管，即，逻辑晶体管。
[0005]包括作为固态图像感测元件的CMOS图像传感器的半导体器件的制造步骤具有向半导体衬底中掺入离子的步骤，以在像素区域形成光电二极管。在离子掺入步骤中，例如，向在半导体衬底的上表面一侧形成的P型讲中，例如，从半导体衬底的上表面一侧掺入η型杂质离子，由此在P型阱内部形成η型阱。这导致具有在P型阱和η型阱之间的ρη结的光电二极管的形成。
[0006]此外，包括CMOS图像传感器的半导体器件的制造步骤具有在像素区域和外围电路区域中形成硅化物层的步骤。在硅化物层形成步骤中，在像素区域中形成光电二极管之后，在外围电路区域，在逻辑晶体管的栅电极的上表面和栅电极相对两侧的源极/漏极区域的上表面处形成硅化物层。
[0007]日本未审专利公开N0.2010-40636(专利文献I)公开了下列技术:以在像素区域中的转移晶体管的栅电极上方留下的抗蚀剂图案作为掩模，向半导体衬底中掺入离子，由此形成光电二极管。
[0008]专利文献
[0009][专利文献I]
[0010]日本未审专利公开N0.2010-40636


【发明内容】

[0011]在CMOS图像传感器中，为了接收包括红光的光，有效率地生成电子，并且有效率地捕获所生成的电子，光电二极管的Pn结期望布置在离半导体衬底的上表面深的位置处。因此，关于形成光电二极管的ρη结的P型阱和η型阱，对于在P型阱的上层部分处形成的η型阱，η型阱的下表面期望布置在尽可能深的位置。
[0012]然而，当与栅电极对准地掺入离子时，离子可能穿透栅电极，掺入到栅电极下方的栅极绝缘膜和半导体衬底中。在这种情况下，为了防止或抑制离子被掺入到栅电极下方的栅极绝缘膜和半导体衬底中，例如，可以考虑在栅电极上形成有绝缘膜时进行离子掺杂。
[0013]然而，在外围电路区域，在栅电极的上表面以及源极/漏极区域的上表面处形成硅化物层。因此，在掺入离子和形成光电二极管之后，需要去除外围电路区域中的栅电极上方的绝缘膜。然而，当通过例如湿法蚀刻来去除外围电路区域的栅电极上方的厚绝缘膜时，可能部分地去除元件隔离区域或栅极绝缘膜。因此，在形成光电二极管之后，难以去除外围电路区域的栅电极上方的绝缘膜。
[0014]S卩，为了容易地形成硅化物层，不能在栅电极上方形成厚绝缘膜，并且不能将η型杂质离子掺入到距离光电二极管形成区域的半导体衬底的上表面深的位置。结果，在距离半导体衬底的上表面浅的位置处形成光电二极管。相应地，在半导体衬底的上表面的附近形成的P+型半导体区域的杂质离子扩散到光电二极管内部。于是，降低光电二极管中的饱和电子数，这可能会降低CMOS图像传感器的灵敏度，导致半导体器件的性能退化。
[0015]此外，在CMOS图像传感器中，当光电二极管包括大量晶体缺陷时，光电二极管被确定为用光照射，尽管没有被光照射。结果，导致错误照明，从而形成白点。半导体衬底的上表面附近的部分其中包括大量晶体缺陷。因此，在距离半导体衬底的上表面浅的位置处形成光电二极管。这导致在没有施加光的情况下白点的形成(即，像素缺陷的形成)频率增大。这可能会降低CMOS图像传感器的性能，导致半导体器件的性能的退化。
[0016]通过此说明书的描述以及各个附图，其他目的以及新颖特点将变得显而易见。
[0017]根据一实施例，半导体器件具有在半导体衬底的上表面一侧的像素区域中形成的光电二极管和转移晶体管。此外，半导体器件具有在半导体衬底的上表面一侧的外围电路区域中形成的晶体管。转移晶体管包括第一栅电极，以及由在第一栅电极上方形成的厚的硬掩模膜形成的第一膜部件。在外围电路区域中形成的晶体管包括第二栅电极、源极/漏极区域、以及在第二栅电极的上表面以及在源极/漏极区域的上表面处形成的硅化物层。此外，半导体器件具有以覆盖转移晶体管的方式形成的层间绝缘膜。
[0018]此外，根据另一实施例，在用于制造半导体器件的方法中，在半导体衬底的上表面一侧的像素区域中，形成由在导电膜上方形成的厚硬掩模膜形成的第一膜部件；在半导体衬底的上表面一侧的外围电路区域中，形成由在导电膜上方形成的薄的硬掩模膜形成的第二膜部件。然后，通过蚀刻导电膜，留下用第一膜部件覆盖的导电膜，由此形成第一栅电极，留下用第二膜部件覆盖的导电膜，由此形成第二栅电极。然后，在布置于第一栅电极的第一侧的P型阱的一部分内，通过离子注入法与第一栅电极对准地形成η型阱，由此形成包括P型阱和η型阱的光电二极管。然后，去除第二膜部件。然后，在布置于第一栅电极的与第一侧相反的一侧的P型阱的第二部分中，形成漏极区域，由此形成包括第一栅电极、漏极区域以及第一膜部件的转移晶体管。此外，在外围电路区域中，在P型阱中，形成源极/漏极区域，由此形成包括第二栅电极和源极/漏极区域的晶体管。然后，在第二栅电极的上表面以及在源极/漏极区域的上表面处形成硅化物层。
[0019]根据一实施例，可以改善半导体器件的性能。

【专利附图】

【附图说明】
[0020]图1是示出第一实施例的半导体器件的配置示例的电路框图；
[0021]图2是示出像素的配置示例的电路图；
[0022]图3是示出第一实施例的半导体器件的配置的剖视图；
[0023]图4是示出第一实施例的半导体器件的配置的剖视图；
[0024]图5是示出第一实施例的半导体器件的某些制造步骤的制造工艺流程图；
[0025]图6是示出第一实施例的半导体器件的其他制造步骤的制造工艺流程图；
[0026]图7是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0027]图8是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0028]图9是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0029]图10是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0030]图11是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0031]图12是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0032]图13是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0033]图14是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0034]图15是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0035]图16是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0036]图17是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0037]图18是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0038]图19是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0039]图20是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0040]图21是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0041]图22是示出制造步骤期间的第一实施例的半导体器件的剖视图；
[0042]图23是示出比较示例I的半导体器件的配置的剖视图；
[0043]图24是示出制造步骤期间的比较示例I的半导体器件的剖视图；
[0044]图25是示出制造步骤期间的比较示例I的半导体器件的剖视图；
[0045]图26是示出制造步骤期间的比较示例I的半导体器件的剖视图；
[0046]图27是示出第二实施例的半导体器件的配置的剖视图；
[0047]图28是示出第二实施例的半导体器件的配置的剖视图；
[0048]图29是示出制造步骤期间的第二实施例的半导体器件的剖视图；
[0049]图30是示出制造步骤期间的第二实施例的半导体器件的剖视图；
[0050]图31是示出制造步骤期间的第二实施例的半导体器件的剖视图；
[0051]图32是示出制造步骤期间的第二实施例的半导体器件的剖视图；
[0052]图33是示出制造步骤期间的第二实施例的半导体器件的剖视图；
[0053]图34是示出制造步骤期间的第二实施例的半导体器件的剖视图；
[0054]图35是示出制造步骤期间的第二实施例的半导体器件的剖视图；
[0055]图36是示出制造步骤期间的第二实施例的半导体器件的剖视图；
[0056]图37是示出制造步骤期间的第二实施例的半导体器件的剖视图；以及
[0057]图38是示出制造步骤期间的第二实施例的半导体器件的剖视图。

【具体实施方式】
[0058]在下面的各实施例中，如果为了方便需要的话，描述可分成多个章节或多个实施例。然而除非另作说明，否则这些章节或实施例不是彼此独立的，而是成这样的关系，即，一个章节(实施例)是另一章节(实施例)的一部分或全部的修改示例、详细说明、互补解释坐寸O
[0059]此外，在下面的各实施例中，当引用元件的数量，等等(包括数字，数值，数量，范围等等)时，元件的数量不仅限于特定的数字，但是，可以大于或小于特定的数字，除非另作说明，或数字原则上显然仅限于特定的数字的情况。
[0060]此外，在下面的各实施例中，天然地可以理解，结构元件(包括元件台阶，等等)并不总是必需的，除非另作说明，或它们显然被视为原则上是必需的情况除外，或其他情况除夕卜。类似地，在下面的各实施例中，当引用结构元件等等的形状、位置关系，等等时，应该理解，它们包括基本上类似于形状等等的东西，除非另作说明，或除非被视为原则上显然的，或其他情况除外。这也适用于前面的数值和范围。
[0061]下面，将参考各个附图来详细地描述相应的各实施例。顺便说明的是，在用于描述各实施例的所有附图中，具有相同功能的部件被给予相同附图标记，并省略了重复的描述。此外，在下面的各实施例中，将不重复相同或类似的部分的描述，除非需要的话。
[0062]此外，在用于各实施例的各个附图中，为了便于理解附图，甚至可以在断面中省略阴影线。
[0063]此外，在剖视图中，每个部件的大小不对应于实际设备的大小。为便于理解附图，可以以相对放大的比例尺示出特定的部件。
[0064]第一实施例
[0065]下面将参考各附图详细地描述本第一实施例的半导体器件。
[0066]<半导体器件的配置>
[0067]图1是示出第一实施例的半导体器件的配置示例的电路框图。图2是示出像素的配置示例的电路图。顺便说明的是，图1示出了按4行4列的阵列排列的16个像素。然而，当第一实施例的半导体器件应用于诸如例如摄像机之类的电子设备时，提供数百像素。
[0068]在图1所示的像素区域IA中，以阵列排列了多个像素W。在其周边，布置有诸如垂直扫描电路102和水平扫描电路105之类的驱动电路。即，本第一实施例的半导体器件具有包括以阵列排列的多个像素PU的像素阵列。换言之，本第一实施例的半导体器件具有以阵列排列的多个像素W。
[0069]各个像素PU分别布置在选择线SL和输出线OL的交叉点处。选择线SL与垂直扫描电路102耦合，输出线OL与列电路103耦合。列电路103分别通过开关Sw与输出放大器104耦合。各个开关Sw与水平扫描电路105耦合，并且由水平扫描电路105控制。
[0070]例如,通过输出线OL和输出放大器104输出从由垂直扫描电路102和水平扫描电路105选择的像素读取的电信号。
[0071]例如，如图2所示，像素PU包括光电二极管H)和四个MOSFET。MOSFET是η沟道类型。RST是复位晶体管，TX是转移晶体管，SEL是选择晶体管，AMI是放大晶体管。转移晶体管TX转移由光电二极管H)所生成的电荷。顺便说明的是，除了这些晶体管外，还可以包括其他晶体管或元件，诸如电容元件。此外，作为晶体管的耦合形式，可以使用各种修改示例。然后，MOSFET是金属氧化物半导体场效应晶体管的缩写，也可被描述为MISFET(金属绝缘体半导体场效应晶体管)。此外，FET(Field Effect Transistor)是场效应晶体管的缩写。
[0072]在图2所示的电路示例中，在像素I3U中，光电二极管ro和转移晶体管TX串联耦合在地电势GND和节点η I之间。复位晶体管RST耦合在节点η I和电源电势VDD之间。电源电势VDD是电源电势线的电势。选择晶体管SEL和放大晶体管AMI串联耦合在电源电势VDD和输出线OL之间。放大晶体管AMI的栅电极与节点η I耦合。复位晶体管RST的栅电极与复位线LRST耦合。然后，选择晶体管SEL的栅电极与选择线SL耦合，转移晶体管TX的栅电极与输送线LTX f禹合。
[0073]例如，输送线LTX和复位线LRST上升并且设置在H电平，使得转移晶体管TX和复位晶体管RST被置于ON状态。结果，光电二极管ro中的电荷被提取，并且耗尽。然后，使转移晶体管TX处于OFF状态。
[0074]此后，打开诸如摄像机之类的电子设备的诸如机械快门之类的快门。然后，在快门打开时段期间，在光电二极管F1D中，由入射光生成电荷,并且被累积。换言之，光电二极管PD接收入射光并且生成电荷。
[0075]然后，在关闭快门之后，复位线LRST下降并且设置在L电平，使得复位晶体管RST处于OFF状态。此外，选择线SL和输送线LTX上升并且设置在H电平，使得选择晶体管SEL和转移晶体管TX呈现在ON状态。结果，由光电二极管H)所生成的电荷被转移到转移晶体管TX的节点nl—侧的末尾(稍后所描述的图3所示出的浮动扩散区域FD)。在此步骤中，来自浮动扩散区域FD的信号，S卩，其电势，变成与从光电二极管H)转移的电荷对应的值。信号的值被放大晶体管AMI放大，并被输出到输出线0L。来自输出线OL的信号，即，其电势，充当电信号(光接收信号)，并且通过列电路103和开关Sw被读取为来自输出放大器104的输出信号。
[0076]<像素区域和外围电路区域的元件结构>
[0077]然后，将描述像素区域和外围电路区域的元件结构。图3和4每个示出了第一实施例的半导体器件的配置的剖视图。顺便说明的是，在图3和4中，一起示出了像素区域的元件结构和外围电路区域的元件结构。在图4中，未示出图3的层间绝缘膜ILl上方的部分。
[0078]如图3所示，本第一实施例的半导体器件具有半导体衬底1S，有源区域AcTP、AcAS以及AcR，它们是在半导体衬底IS的作为主要表面的上表面的一侧形成的像素区域IA中形成的半导体区域，以及有源区域AcH和AcL，它们是在半导体衬底IS的上表面一侧形成的外围电路区域2A中形成的半导体区域。
[0079]本第一实施例的半导体器件在像素区域IA中具有光电二极管H)、转移晶体管TX、放大晶体管AM1、选择晶体管SEL以及复位晶体管RST。
[0080]在有源区域AcTP中形成光电二极管ro，并通过光电转换来生成电荷。在有源区域AcTP中形成转移晶体管TX，并转移由光电二极管ro所生成的电荷。在有源区域AcAS形成放大晶体管AMI，并且根据转移晶体管TX转移的电荷来放大信号。在有源区域AcAS中形成选择晶体管SEL，并选择包括光电二极管ro和转移晶体管TX的像素PU(参见图1和2)。换言之，选择晶体管SEL选择放大晶体管AMI。在有源区域AcR中形成复位晶体管RST，并且擦除光电二极管ro中的电荷。
[0081]本第一实施例的半导体器件具有晶体管LTH和晶体管LTL，作为在外围电路区域2A中形成逻辑电路的逻辑晶体管。外围电路区域2A中的逻辑电路包括使用电子作为载流子的η沟道型MISFET，以及使用空穴作为载流子的P沟道型MISFET。在图3中，作为其示例，示出了晶体管LTH和LTL，它们是在外围电路区域2Α中形成逻辑电路的晶体管的η沟道型 MISFET。
[0082]在有源区域AcH中形成晶体管LTH，并在有源区域AcL中形成晶体管LTL。晶体管LTH的驱动电压大于晶体管LTL的驱动电压。晶体管LTH的驱动电压是例如3.3V，晶体管LTL的驱动电压是例如1.5V。即，在外围电路区域2A，形成了具有不同的驱动电压的多种类型的η沟道型晶体管。顺便说明的是，虽然未示出，但是在外围电路区域2Α中，可以形成具有不同的驱动电压的多种类型的P沟道型晶体管。
[0083]半导体衬底IS是包含诸如磷(P)或砷(As)之类的η型杂质的单晶硅。在有源区域AcTP、AcAS、AcR、AcH以及AcL的相应的外边缘，排列了元件隔离区域LCS。如此，由半导体衬底IS的上表面一侧的元件隔离区域LCS包围的相应的部分充当诸如有源区域AcTP、AcAS, AcR、AcH以及AcL之类的有源区域。
[0084]在像素区域IA中，在有源区域AcTP的其中形成了光电二极管H)的部分中，形成由P型阱PWl作为掺入了诸如硼(B)之类的P型杂质的半导体区域。此外，在像素区域IA中，在有源区域AcTP的其中形成了光电二极管H)的部分之外的部分中，以及有源区域AcAS和AcR，形成由P型阱PW2作为掺入了诸如硼(B)之类的P型杂质的半导体区域。而在外围电路区域2A中，在有源区域AcH和AcL中，形成由P型阱PW3作为掺入了诸如硼⑶之类的P型杂质的半导体区域。顺便说明的是，在本说明书中，P型阱PWl和P型阱PW2笼统地定义为半导体区域PW。
[0085]P型阱PW1、PW2以及PW3中的每个的p型杂质浓度没有特定限制，可以设置为给定值。在此情况下，有源区域AcH的P型阱PW3中的P型杂质浓度可设置为不同于有源区域AcL的P型阱PW3中的P型杂质浓度。
[0086]在有源区域AcTP上方，通过栅极绝缘膜G0X1，跨P型阱PWl上方到p型阱PW2上方形成栅电极GEt。栅电极GEt是转移晶体管TX的栅电极。在平面图中，在栅电极GEt的一侧(图3的左侧)，形成有光电二极管H)。而在平面图中，在栅电极GEt的另一侧(图3的右侧)，即，在栅电极GEt的与光电二极管F1D —侧相对的一侧,形成有具有作为电荷积聚部件或浮动扩散层功能的浮动扩散区域FD。
[0087]在P型阱PWl内，形成有η型阱NW作为掺入了诸如磷⑵或砷(As)之类的η型杂质的半导体区域。具体而言，在P型阱PWl的上层部分中形成η型阱NW。P型阱PWl和η型阱NW形成光电二极管H)。S卩，光电二极管H)包括在有源区域AcTP中形成的P型阱PWl以及在P型阱PWl内形成的η型阱NW。此外，光电二极管H)包括P型阱PWl和η型阱NW之间的ρη结。
[0088]在η型阱NW的上表面的部分中，形成有P+型半导体区域PR。形成P+型半导体区域PR以便抑制基于在半导体衬底IS的上表面中形成的大量界面态的电子生成。即，在半导体衬底IS的上表面附近的部分处，在界面态的影响下，甚至在不用光照射时也可生成电子，由此导致暗电流的增大。因此，在使用电子作为多数载流子的η型阱NW的上表面中，形成有使用空穴作为多数载流子的P+型半导体区域PR。结果，可以抑制不施加光时电子的生成，这可抑制暗电流的增大。即，光电二极管H)具有在η型阱NW的上表面的一部分中形成的P+型半导体区域PR。
[0089]在栅电极GEt上方，形成有膜部件FPt。膜部件FPt包括由厚的硬掩模HMl形成的膜部件FPtl (参见稍后描述的图13)作为绝缘膜，以及侧壁SWt作为侧壁部件，每个侧壁部件由在膜部件FPtl的侧表面处形成的薄的硬掩模膜HM2形成(参见稍后描述的图13)。
[0090]此处，硬掩模膜HMl的膜厚度TH5(参见稍后描述的图13)是例如大约200到300nm。硬掩模膜HM2的膜厚度TH6 (参见稍后描述的图13)是例如大约20nm。膜部件FPt和膜部件FPtl每个的厚度(参见稍后描述的图13)等于硬掩模膜HMl的膜厚度TH5(参见稍后描述的图13)。侧壁SWt的宽度(参见稍后描述的图13)等于硬掩模膜HM2的膜厚度TH6(参见稍后描述的图13)。
[0091]在本第一实施例中，在栅电极GEt上方形成有膜部件FPt。结果，当例如掺入η型杂质离子以形成光电二极管ro的η型阱NW时，杂质离子会被阻止或抑制穿透栅电极GEt，并被阻止或抑制被掺入到栅电极GEt下面的栅极绝缘膜GOXl以及P型阱PWl中。相应地，η型离子杂质离子可以被掺入到距离P型阱PWl的上表面深的位置处，以便可以在距离P型阱PWl的上表面深的位置处形成η型阱NW。结果，可以防止或抑制光电二极管H)中的饱和电子数量的减少。这在降低了没有施加光时白点的形成(即，像素缺陷的形成)的频率。
[0092]从半导体衬底IS的上表面到η型阱NW的下表面(即，η型阱NW中的半导体衬底IS的与其上表面一侧相对的表面，参见稍后描述的图15)的距离ΤΗ7可大于栅电极GEt的膜厚度ΤΗ4(参见稍后描述的图15)。甚至在这样的情况下，根据本第一实施例，当例如掺入η型杂质离子以形成η型阱NW时，杂质离子会被阻止或抑制穿透栅电极GEt，并被阻止或抑制被掺入到栅电极GEt下面的栅极绝缘膜GOXl以及P型阱PWl中。顺便说明的是，栅电极GEt的膜厚度TH4是例如大约200nm。
[0093]优选地，作为形成膜部件FPt的厚的硬掩模膜HMl (参见稍后描述的图13)，可以使用绝缘膜，该绝缘膜是包括硅氧化物(S12)膜、硅氮化物(SiN)膜和硅氮氧化物(S1N)膜之一的单层膜或包括其中的两层或更多层的叠层膜。在使用膜部件FPt作为用于掺入杂质离子的掩模的本第一实施例中，与例如使用抗蚀剂膜代替膜部件FPt的情况相比，可以防止或阻止膜部件FPt被改变或变性。
[0094]进一步优选地，作为形成膜部件FPt的厚的硬掩模膜HM1，可以使用硅氧化物膜。结果，甚至在硬掩模膜HMl厚的情况下，也可以轻松地执行图案化。
[0095]另一方面，作为形成膜部件FPt的薄的硬掩模膜HM2(参见稍后描述的图13)，可以使用绝缘膜，该绝缘膜是包括硅氧化物膜、硅氮化物膜和硅氮氧化物膜之一的单层膜或包括其中的两层或更多层的叠层膜。
[0096]此外，膜部件FPt可具有台阶部件STP(参见稍后描述的图18)。在此情况下，膜部件FPt的从台阶部件STP起与其光电二极管ro —侧相反的一部分的膜厚度小于膜部件FPt的从台阶部件STP起在光电二极管ro —侧的一部分的膜厚度TH5 (参见稍后描述的图13)。
[0097]从P+型半导体区域PR的上表面到膜部件FPt的上表面形成盖帽绝缘膜CAP。形成盖帽绝缘膜CAP以用于使η型阱NW和P+型半导体区域PR的上表面处的特征保持为有利。盖帽绝缘膜CAP也充当增透膜ARF。即，光电二极管H)具有在η型阱NW和P+型半导体区域PR上方形成的增透膜ARF。
[0098]顺便说明的是，在栅电极GEt的与其光电二极管H)侧相对的侧表面，以及在膜部件FPt的与其光电二极管ro侧相对的侧表面，形成有由绝缘膜形成的侧壁sw。
[0099]在栅电极GEt的与其光电二极管H)侧相对的一侧，S卩，在有源区域AcTP的其中形成了 P型阱PW2的上层部分中，形成掺入了诸如磷(P)或砷(As)之类的η型杂质的η型高浓度半导体区域NR。η型高浓度半导体区域NR是作为浮动扩散区域FD的半导体区域，也是转移晶体管TX的漏极区域。即，转移晶体管TX包括在有源区域AcTP上方形成的栅电极GEt以及η型高浓度半导体区域NR，其是与有源区域AcTP的上层部分中的栅电极GEt对准地形成的漏极区域。
[0100]在有源区域AcAS的P型阱PW2上方，分别通过栅极绝缘膜GOXl形成栅电极GEa和栅电极GEs。栅电极GEa是放大晶体管AMI的栅电极。栅电极GEs是选择晶体管SEL的栅电极。在栅电极GEa上方，形成膜部件FPa，而在栅电极GEs上方，形成膜部件FPs。膜部件FPa包括由厚的硬掩模HMl形成的作为绝缘膜的膜部件FPal (参见稍后描述的图13)，以及作为侧壁部件的侧壁SWa，每个侧壁部件由在膜部件FPal的侧表面处形成的薄的硬掩模膜HM2形成(参见稍后描述的图13)。膜部件FPs包括由厚的硬掩模膜HMl形成的作为绝缘膜的膜部件FPsl (参见稍后描述的图13)，以及作为侧壁部件的侧壁SWs，每个侧壁部件由在膜部件FPsl的侧表面处形成的薄的硬掩模膜HM2形成(参见稍后描述的图13)。
[0101]形成膜部件FPal的硬掩模膜HMl (参见稍后描述的图13)是与形成膜部件FPt I的硬掩模膜HMl在相同层形成的绝缘膜(参见稍后描述的图13)。形成侧壁SWa的硬掩模膜HM2(参见稍后描述的图13)是与形成侧壁SWt的硬掩模膜HM2在相同层形成的绝缘膜(参见稍后描述的图13)。形成膜部件FPsl的硬掩模膜HMl (参见稍后描述的图13)是与形成膜部件FPt的硬掩模膜HMl在相同层形成的绝缘膜(参见稍后描述的图13)。形成侧壁SWs的硬掩模膜HM2(参见稍后描述的图13)是与形成侧壁SWt的硬掩模膜HM2在相同层形成的绝缘膜(参见稍后描述的图13)。
[0102]在栅电极GEa和膜部件FPa的相对侧的侧表面处，分别形成有由绝缘膜形成的侧壁SW。在栅电极GEs和膜部件FPs的相对侧的侧表面处，分别形成有由绝缘膜形成的侧壁
Sffo
[0103]在包括在其相对侧的侧表面处形成的侧壁SW的栅电极GEa的更外相对两侧的部分P型阱PW2中，与栅电极GEa对准地形成放大晶体管AMI的源极/漏极区域SD。源极/漏极区域具有LDD (轻掺杂漏极)结构，每个源极/漏极区域由η型低浓度半导体区域匪(即，η_型半导体区域NM)以及η型高浓度半导体区域NR( S卩，η+型半导体区域NR)形成。而在每个η型高浓度半导体区域NR的上表面处，形成有由诸如镍硅化物之类的金属硅化物层形成的硅化物层SIL。即，在每个η型高浓度半导体区域NR的上层部分处，形成有硅化物层SIL。
[0104]顺便说明的是，在本说明书中，源极/漏极区域SD表示作为源极区域或漏极区域的半导体区域。
[0105]此外，在包括在其相对侧的侧表面处形成的侧壁SW的栅电极GEs的更外相对两侧的部分P型阱PW2中，与栅电极GEs对准地形成选择晶体管SEL的源极/漏极区域SD。源极/漏极区域SD具有LDD结构，每个区域由η型低浓度半导体区域匪以及η型高浓度半导体区域NR形成。选择晶体管SEL和放大晶体管AMI彼此串联地耦合，因此，共同地具有一个源极/漏极区域SD。
[0106]在有源区域AcR的P型阱PW2上方，通过栅极绝缘膜GOXl，形成栅电极GEr。栅电极GEr是复位晶体管RST的栅电极。在栅电极GEr上方，形成膜部件FPr。膜部件FPr包括由厚的硬掩模膜HMl形成的作为绝缘膜的膜部件FPrl (参见稍后描述的图13)，以及作为侧壁部件的侧壁SWr，每个侧壁部件由在膜部件FPrl的侧表面处形成的薄的硬掩模膜HM2形成(参见稍后描述的图13)。
[0107]形成膜部件FPrl的硬掩模膜HMl (参见稍后描述的图13)是与形成膜部件FPt的硬掩模膜HMl在相同层形成的绝缘膜(参见稍后描述的图13)。形成侧壁SWr的硬掩模膜HM2(参见稍后描述的图13)是与形成侧壁SWt的硬掩模膜HM2在相同层形成的绝缘膜(参见稍后描述的图13)。在栅电极GEr和膜部件FPr的相对侧的侧表面处，形成有侧壁SW。
[0108]此外，在包括在其相对侧的侧表面处形成的侧壁SW的栅电极GEr的更外相对两侧的部分P型阱PW2中，与栅电极GEr对准地形成源极/漏极区域SD。源极/漏极区域SD具有LDD结构，每个区域由η型低浓度半导体区域匪以及η型高浓度半导体区域NR形成。此外，在η型高浓度半导体区域NR的上表面处，形成有由诸如镍硅化物之类的金属硅化物层形成的硅化物层SIL。即，在η型高浓度半导体区域NR的上层部分中，形成有硅化物层SIL。
[0109]S卩，放大晶体管AMI具有栅电极GEa、源极/漏极区域SD、膜部件FPa、以及分别在源极/漏极区域SD的上表面处形成的硅化物层SIL。而选择晶体管SEL具有栅电极GEs、源极/漏极区域SD、膜部件FPs、以及分别在源极/漏极区域SD的上表面处形成的硅化物层SIL。此外，复位晶体管RST具有栅电极GEr、源极/漏极区域SD、膜部件FPr、以及分别在源极/漏极区域SD的上表面处形成的硅化物层SIL。
[0110]另一方面，在有源区域AcH的P型阱PW3上方，通过栅极绝缘膜G0X2形成栅电极GEH0栅电极GEH是晶体管LTH的栅电极。在栅电极GEH的相对两侧的侧表面处，形成有由绝缘膜形成的侧壁SW。
[0111]此外，在有源区域AcL的P型阱PW3上方，通过栅极绝缘膜G0X3形成栅电极GEL。栅电极GEL是晶体管LTL的栅电极。在栅电极GEL的相对两侧的侧表面处，形成有由绝缘膜形成的侧壁SW。
[0112]栅极绝缘膜G0X2的膜厚度TH2 (参见稍后描述的图9)大于栅极绝缘膜G0X3的膜厚度TH3 (参见稍后描述的图9)。结果，晶体管LTH的驱动电压可设置为大于晶体管LTL的驱动电压。顺便说明的是，栅极绝缘膜GOXl的膜厚度THl (参见稍后描述的图9)可以设置为等于例如栅极绝缘膜G0X2的膜厚度TH2 (参见稍后描述的图9)。
[0113]此外，在包括在其相对两侧的侧表面处形成的侧壁SW的栅电极GEH的更外的相对两侧的部分P型阱PW3中，与栅电极GEH对准地形成源极/漏极区域SD。而在包括在其相对两侧的侧表面处形成的侧壁SW的栅电极GEL的更外的相对两侧的部分P型阱PW3中，与栅电极GEL对准地形成源极/漏极区域SD。源极/漏极区域SD具有LDD结构，每个区域由η型低浓度半导体区域匪以及η型高浓度半导体区域NR形成。
[0114]而在栅电极GEH的上表面、栅电极GEL的上表面以及η型高浓度半导体区域NR的上表面处，形成有硅化物层SIL，每个硅化物层由诸如镍硅化物之类的金属硅化物层形成。换言之，在栅电极GEH的上层部分、栅电极GEL的上层部分以及η型高浓度半导体区域NR的上层部分中分别形成有硅化物层SIL。
[0115]S卩，晶体管LTH具有栅电极GEH、源极/漏极区域SD、在栅电极GEH的上表面处形成的硅化物层SIL、以及在源极/漏极区域SD的上表面处形成的硅化物层SIL。而晶体管LTL具有栅电极GEL、源极/漏极区域SD、在栅电极GEL的上表面处形成的硅化物层SIL、以及在源极/漏极区域SD的上表面处形成的硅化物层SIL。
[0116]顺便说明的是，在η型高浓度半导体区域(作为浮动扩散区域FD)的上表面处，可以形成硅化物层SIL。即，在η型高浓度半导体区域(作为浮动扩散区域FD)的上层部分处，可以形成硅化物层SIL。可另选地，在η型高浓度半导体区域(作为浮动扩散区域FD)的表面处，不必形成硅化物层。
[0117]而在转移晶体管TX的栅电极GEt的上表面处，没有形成硅化物层。然而，当栅电极GEt的布置于P型阱PWl和PW2上方的部分和其要与插塞耦合的部分之间的距离短时，栅电极GEt的布置于P型阱PWl和PW2上方的部分和其要与插塞耦合的部分之间的电阻小。因此，甚至在转移晶体管TX的栅电极GEt的上表面处没有形成硅化物层的情况下，栅电极GEt和插塞也可以以低电阻I禹合。
[0118]在像素区域IA中，以覆盖包括转移晶体管TX和光电二极管ro的有源区域AcTP的方式形成层间绝缘膜IL1。在此情况下，在膜部件FPt上方形成层间绝缘膜IL1。然后，在层间绝缘膜ILl中，形成穿透层间绝缘膜ILl并且到达η型高浓度半导体区域NR(作为浮动扩散区域FD)的插塞PGt。
[0119]此外，在像素区域IA中，以覆盖包括放大晶体管AMI和选择晶体管SEL的有源区域AcAS的方式形成层间绝缘膜IL1。在此情况下，在膜部件FPa上方以及在膜部件FPs上方，形成层间绝缘膜IL1。然后，在层间绝缘膜ILl中，形成穿透层间绝缘膜ILl并且跨栅电极GEa到达与栅电极GEs相对的η型高浓度半导体区域NR的插塞PGa。此外，在层间绝缘膜ILl中，形成穿透层间绝缘膜ILl并且跨栅电极GEa到达与栅电极GEa相对的η型高浓度半导体区域NR的插塞PGs。
[0120]此外，在像素区域IA中，以覆盖包括复位晶体管RST的有源区域AcR的方式形成层间绝缘膜IL1。在此情况下，在膜部件FPr上方形成层间绝缘膜IL1。然后，在层间绝缘膜ILl中形成穿透层间绝缘膜ILl并且到达在栅电极GEr相对两侧的η型高浓度半导体区域NR的插塞PGr。顺便说明的是，在图3中，只示出了在栅电极GEr—侧(图3的右侧)到达η型高浓度半导体区域NR的插塞PGr。
[0121]此外，在外围电路区域2A中，以覆盖包括晶体管LTH的有源区域AcH的方式形成层间绝缘膜IL1。在此情况下，在栅电极GEH的上表面处形成的硅化物层SIL与层间绝缘膜ILl之间，没有形成由与形成膜部件FPt的硬掩模膜HMl在相同层形成的绝缘膜形成的膜部件(参见稍后描述的图13)。然后，在层间绝缘膜ILl中，形成穿透层间绝缘膜ILl并且到达在栅电极GEH相对两侧的η型高浓度半导体区域NR的插塞PGH。顺便说明的是，在图3中，只示出了到达栅电极GHl—侧(图3的右侧)的η型高浓度半导体区域NR的插塞PGH。
[0122]而在外围电路区域2Α中，以覆盖包括晶体管LTL的有源区域AcL的方式形成层间绝缘膜IL1。在此情况下，在栅电极GEL的上表面处形成的硅化物层SIL与层间绝缘膜ILl之间，没有形成由与形成膜部件FPt的硬掩模膜HMl在相同层形成的绝缘膜形成的膜部件(参见稍后描述的图13)。然后，在层间绝缘膜ILl中，形成穿透层间绝缘膜ILl并且到达在栅电极GEL相对两侧的η型高浓度半导体区域NR的插塞PGL。顺便说明的是，在图3中，只示出了到达栅电极GEL —侧(图3的右侧)的η型高浓度半导体区域NR的插塞PGL。
[0123]层间绝缘膜ILl使用例如TEOS(正硅酸乙酯)作为原材料由硅氧化物(S12)膜形成。如图4所示，在层间绝缘膜ILl中，形成接触孔CHt、CHa、CHs、CHr、CHH以及CHL。在接触孔CHt、CHa、CHs、CHr、CHH以及CHL中的每个中，嵌入有由例如钛膜以及形成在钛膜上的氮化钛膜形成的阻挡导体膜，以及由形成在阻挡导体膜上的钨膜形成的主导体膜。结果，分别形成插塞PGt、PGa、PGs, PGr、PGH以及PGL。
[0124]在像素区域IA和外围电路区域2A中，在包括插塞PGt、PGa、PGs, PGr、PGH以及PGL的层间绝缘膜ILl上方，如图3所示，例如，形成层间绝缘膜IL2。在层间绝缘膜IL2中形成布线Ml。插塞PGt、PGa、PGs、PGr、PGH以及PGL与布线Ml耦合。
[0125]层间绝缘膜IL2由例如硅氮化物(SiN)膜和硅氧化物(S12)膜的层叠膜形成，但是不限于此，也可以由例如介电常数比硅氧化物膜低一些的低介电常数膜形成。低介电常数膜的示例可以包括包含碳的硅氧化物(S1C)膜。而布线Ml由例如铜线形成，并且可以通过例如镶嵌(damascene)法形成。顺便说明的是，布线Ml不限于铜线，也可以由铝线形成。
[0126]在包括布线Ml的层间绝缘膜IL2上方，形成有由例如硅氧化物膜或低介电常数膜形成的层间绝缘膜IL3。在层间绝缘膜IL3中，形成布线M2。此外，在包括布线M2的层间绝缘膜IL3上方，形成层间绝缘膜IL4。在层间绝缘膜IL4中形成布线M3。布线Ml到M3形成布线层。插塞PGt、PGa、PGs, PGr、PGH以及PGL通过由布线Ml到M3形成的布线层耦合。结果，可以形成图1和2所示出的电路。
[0127]顺便说明的是，布线Ml到M3形成为不在平面图中重叠光电二极管。这用于防止入射到光电二极管上的光被布线Ml到M3阻挡。
[0128]此外，在像素区域IA中，在包括布线M3的层间绝缘膜IL4上方，安装微透镜ML。顺便说明的是，如图3所示，在微透镜ML和层间绝缘膜IL4之间，可以从半导体衬底IS —侧按顺序形成钝化膜PF和滤色器CL。在此步骤，如图3所示，还在外围电路区域2A中在层间绝缘膜IL4上方，可以提供钝化膜PF。
[0129]在图3中，当向像素PU施加光时(参见图1)，首先，入射光穿过微透镜ML。然后，光穿过对可见光透明的层间绝缘膜IL4到IL1，然后，入射到增透膜ARF上。在增透膜ARF处，入射光的反射被抑制，以便使足够的入射光量入射到光电二极管H)上。在光电二极管PD中，入射光的能量大于硅的带隙。因此，入射光通过光电转换被吸收，导致空穴电子对的形成。在此步骤形成的电子在η型阱NW中累积。
[0130]然后，在适当的时间，转移晶体管TX导通。具体而言，向转移晶体管TX的栅电极GEt施加等于或大于阈值电压的电压。然后，在P型阱PWl和PW2的在栅极绝缘膜GOXl下的部分中形成沟道区。这导致在η型阱NW(作为转移晶体管TX的源极区域)和η型高浓度半导体区域NR(作为转移晶体管TX的漏极区域)之间导电。结果，在η型阱NW中累积的电子穿过沟道区域到达漏极区域，并且通过布线层从漏极区域提取到外面。
[0131]〈制造半导体器件的方法〉
[0132]然后，将描述本第一实施例的半导体器件的制造方法。图5和6每个是示出第一实施例的半导体器件的某些制造步骤的制造工艺流程图。图7到22每个是示出在制造步骤期间第一实施例的半导体器件的剖视图。顺便说明的是，在图7到22中，一起示出了像素区域IA中的制造步骤以及外围电路区域2A中的制造步骤。
[0133]首先，如图7所示，提供半导体衬底IS(图5的步骤Sll)。在步骤Sll中，首先，作为半导体衬底1S，提供包含诸如磷(P)或砷(As)之类的η型杂质的η型单晶硅衬底。
[0134]然后，在半导体衬底IS中，形成元件隔离区域LCS。元件隔离区域LCS由热氧化膜形成。例如，在半导体衬底IS中用硅氮化物(SiN)膜覆盖要成为诸如有源区域AcTP、AcAS, AcR, AcH以及AcL之类的有源区域的区域，进行热氧化，由此形成元件隔离区域LCS，每个元件隔离区域由诸如硅氧化物(S12)膜之类的绝缘部件形成。这样的元件隔离法被称为LOCOS (硅的局部氧化)法。元件隔离区域LCS，定义，即形成，诸如有源区域AcTP、AcAS、AcR、AcH以及AcL之类的有源区域。在像素区域IA中形成有源区域AcTP、AcAS以及AcR，在外围电路区域2A中形成有源区域AcH和AcL。
[0135]顺便说明的是，元件隔离区域可以通过使用STI (浅沟槽隔离)法代替LOCOS法形成。在此情况下，元件隔离区域由嵌入在半导体衬底IS中的沟槽中的绝缘部件形成。例如，通过使用硅氮化物膜作为掩模蚀刻半导体衬底1S，由此形成隔离槽。然后，将诸如硅氮氧化物膜之类的绝缘膜嵌入在隔离槽内，由此形成元件隔离区域。
[0136]然后，如图8所示，形成P型阱PW1、PW2以及PW3(图5的步骤S12)。在步骤S12中，在像素区域IA中，在有源区域AcTP的一部分(图8的左侧部分)中形成P型阱PWl。而在步骤S12中，在像素区域IA中，在有源区域AcTP以及有源区域AcAS和AcR的另一部分(图8的右侧部分)中形成P型阱PW2。此外，在步骤S12中，在外围电路区域2A中，在有源区域AcH和AcL中形成P型阱PW3。
[0137]在步骤S12中，通过使用光刻技术和离子注入法，在有源区域AcTP、AcAS和AcR以及有源区域AcH和AcL中，向半导体衬底IS中掺入诸如硼⑶之类的P型杂质。结果，在像素区域IA和外围电路区域2A中，形成P型阱PW1、PW2以及PW3。p型阱PW1、PW2以及PW3的导电类型是P型，并且是η型(半导体衬底IS的导电类型)的相反导电类型。
[0138]P型阱PW1、PW2以及PW3的每个中的ρ型杂质浓度没有特定限制，并且可以设置为给定值。此外，有源区域AcH的ρ型阱PW3中的ρ型杂质浓度可以设置为不同于有源区域AcL的ρ型阱PW3中的ρ型杂质浓度。
[0139]然后，如图9所示，形成栅极绝缘膜G0X1、G0X2和G0X3以及导电膜CFl (图5的步骤S13)。在步骤S13中，首先热氧化半导体衬底1S。结果，在像素区域IA中，在ρ型阱PWl和PW2各自的上表面中，形成由硅氧化物(S12)膜形成的并且具有膜厚度THl的栅极绝缘膜GOXl。此外，半导体衬底IS被热氧化。结果，在外围电路区域2Α中，在有源区域AcH中的P型阱PW3的上表面处，形成由硅氧化物膜形成的并且具有膜厚度ΤΗ2的栅极绝缘膜G0X2。此外，半导体衬底IS被热氧化。结果，在外围电路区域2Α中，在有源区域AcL中的P型阱PW3的上表面处形成由硅氧化物膜形成的并且具有膜厚度ΤΗ3的栅极绝缘膜G0X3。
[0140]栅极绝缘膜G0X2的膜厚度ΤΗ2大于栅极绝缘膜G0X3的膜厚度ΤΗ3。结果，晶体管LTH的驱动电压(参见稍后描述的图19)可以设置为大于晶体管LTL的驱动电压(参见稍后描述的图19)。
[0141]顺便说明的是，栅极绝缘膜GOXl的膜厚度THl可以设置为等于例如栅极绝缘膜G0X2的膜厚度TH2。
[0142]作为栅极绝缘膜G0X1、G0X2以及G0X3，可以使用硅氮化物(SiN)膜、硅氮氧化物(S1N)膜等。可另选地，可以使用所谓的高介电常数膜，诸如通过向二氧化铪(HfO2)膜掺入氧化镧(La2O3)而获得的铪类绝缘膜，即介电常数比硅氮化物膜更高的膜。膜可以使用例如CVD (化学气相沉积)法来形成。
[0143]然后，如图9所示，在栅极绝缘膜G0X1、G0X2以及G0X3上方，作为导电膜CF1，例如使用CVD法等形成多晶硅膜。
[0144]然后，如图10所示，形成厚的硬掩模膜HMl (图5的步骤S14)。在步骤S14中，在像素区域IA和外围电路区域2A中，在导电膜CFl上方通过例如CVD法形成作为绝缘膜的硬掩模膜HMl。硬掩模膜HMl的厚度TH5大于硬掩模膜HM2的膜厚度TH6 (参见稍后描述的图 12)。
[0145]优选地，作为硬掩模膜HM1，可以形成绝缘膜，该绝缘膜是包括硅氧化物(S12)膜、硅氮化物(SiN)膜以及硅氮氧化物(S1N)膜之一的单层膜或包括其中的两层或更多层的叠层膜。在本第一实施例中，由硬掩模膜HMl形成的膜部件FPt (参见稍后描述的图15)用作用于掺入杂质离子的掩模，与使用例如抗蚀剂膜代替膜部件FPt的情况相比，可以防止或抑制膜部件FPt被改变或变性。
[0146]进一步优选地，作为硬掩模膜HM1，可以形成硅氧化物膜。结果，甚至在硬掩模膜HMl厚的情况下，也可以轻松地图案化硬掩模膜HMl。
[0147]然后，如图11所示，图案化厚硬掩模膜HMl (图5的步骤S15)。在步骤S15中，在像素区域IA中，图案化厚硬掩模膜HMl。结果，形成膜部件FPtl、FPal、FPsl以及FPrl，每个膜部件由厚的硬掩模膜HMl形成，在外围电路区域2A中，去除厚的硬掩模膜HM1。
[0148]具体而言，在厚的硬掩模膜HMl上方，形成光致抗蚀剂膜(未示出)，使用光刻技术进行曝光和显影处理。光致抗蚀剂膜也称为抗蚀剂膜。结果，在外围电路区域2A中，不保留光致抗蚀剂膜。然而在像素区域IA中，在其中形成了膜部件FPtl、FPal、FPsl以及FPrl的区域留下光致抗蚀剂膜。
[0149]然后，通过使用光致抗蚀剂膜作为掩模，蚀刻厚的硬掩模膜HM1。结果，在像素区域IA中，在有源区域AcTP上方，在导电膜CFl上方，留下厚硬掩模膜HMl，由此形成膜部件FPtl。而在像素区域IA中，在有源区域AcAS上方，在导电膜CFl上方，留下厚的硬掩模膜HMl,由此形成膜部件FPal和FPsl。此外，在像素区域IA中，在有源区域AcR上方，在导电膜CFl上方，留下厚的硬掩模膜HM1，由此形成膜部件FPrl。然后，通过灰化等来去除光致抗蚀剂膜。这样的从光致抗蚀剂膜的形成到去除的步骤被称为图案化。
[0150]此外，在有源区域AcTP中从ρ型阱PWl上方到ρ型阱PW2上方连续地形成膜部件FPtl。
[0151]然后，如图12所示，形成薄的硬掩模膜HM2(图5的步骤S16)。在步骤S16中，在像素区域IA和外围电路区域2A中，在导电膜CFl上方，包括在膜部件FPtl上方、在膜部件FPal上方、在膜部件FPsl上方以及在膜部件FPrl上方，通过例如CVD法形成硬掩模膜HM2作为绝缘膜。硬掩模膜HM2的厚度TH6小于硬掩模膜HMl的膜厚度TH5。
[0152]作为硬掩模膜HM2，可以形成绝缘膜，该绝缘膜是包括硅氧化物(S12)膜、硅氮化物(SiN)膜以及硅氮氧化物(S1N)膜之一的单层膜或包括其中的两层或更多层的叠层膜。
[0153]硬掩模膜HMl的膜厚度TH5是例如大约200到300nm，硬掩模膜HM2的膜厚度TH6是例如大约20nm。
[0154]然后，如图13所示，图案化薄的硬掩模膜HM2(图5的步骤S17)。在步骤S17中，在外围电路区域2A中，图案化薄的硬掩模膜HM2，由此形成由薄的硬掩模膜HM2形成的膜部件 FPH 和 FPL。
[0155]具体而言，在薄的硬掩模膜HM2上方，形成光致抗蚀剂膜(未示出)，使用光刻技术，进行曝光和显影处理。结果，在像素区域IA中不保留光致抗蚀剂膜。然而，在外围电路区域2A中，在其中形成了膜部件FPH和FPL的区域留下光致抗蚀剂膜。然后，通过使用光致抗蚀剂膜作为掩模，蚀刻薄的硬掩模膜HM2。结果，在外围电路区域2A中，在导电膜CFl上方，留下薄的硬掩模膜HM2，由此形成膜部件FPH和FPL。
[0156]在此步骤中，在像素区域IA中，薄的硬掩模膜HM2被回蚀。结果，在有源区域AcTP上方，在膜部件FPtl的侧表面处，留下薄的硬掩模膜HM2，由此，形成侧壁SWt。如此，在导电膜CFl上方，形成由膜部件FPtl和侧壁SWt形成的膜部件FPt。
[0157]此外，在有源区域AcAS上方，在膜部件FPal的侧表面处，留下薄的硬掩模膜HM2，由此形成侧壁SWa。如此，在导电膜CFl上方，形成由膜部件FPal和侧壁SWa形成的膜部件FPa。此外，在有源区域AcAS上方，在膜部件FPsl的侧表面处，留下薄的硬掩模膜HM2，由此形成侧壁SWs。如此，在导电膜CFl上方，形成由膜部件FPsl和侧壁SWs形成的膜部件FPs0此外，在有源区域AcR上方，在膜部件FPrl的侧表面处，留下薄的硬掩模膜HM2，由此形成侧壁SWr。如此，在导电膜CFl上方形成由膜部件FPrl和侧壁SWr形成的膜部件FPr。
[0158]顺便说明的是，在像素区域IA中，在膜部件FPtl、FPal、FPsl以及FPrl中的每个的相应侧表面处，不必留下薄的硬掩模膜HM2。然后，在像素区域IA中，可以形成只由膜部件FPtl形成的膜部件FPt，只由膜部件FPal形成的膜部件FPa，只由膜部件FPsl形成的膜部件FPs，以及只由膜部件FPrl形成的膜部件FPr。
[0159]此外，从ρ型阱PWl上方到ρ型阱PW2上方连续地形成膜部件FPt。
[0160]然后，如图14所示，形成栅电极GEt、GEa、GEs、GEr、GEH以及GEL(图5的步骤S18)。在步骤S18中，在像素区域IA中，形成栅电极GEt、GEa、GEs以及GEr。在外围电路区域2A中，形成栅电极GEH和GEL。
[0161]具体而言，通过使用膜部件FPt、FPa、FPs和FPr以及膜部件FPH和FPL作为掩模，蚀刻导电膜CFl以及栅极绝缘膜G0X1、G0X2和G0X3。
[0162]在此步骤中，在像素区域IA中，去除导电膜CFl和栅极绝缘膜GOXl的没有用膜部件FPt、FPa、FPs以及FPr中的任何一个覆盖的部分。结果，留下导电膜CFl和栅极绝缘膜GOXl的被膜部件FPt覆盖的部分。结果，在有源区域AcTP上方，通过栅极绝缘膜GOXl形成由导电膜CFl形成的栅电极GEt。
[0163]而留下导电膜CFl和栅极绝缘膜GOXl的被膜部件FPa覆盖的部分。结果，在有源区域AcAS上方，通过栅极绝缘膜GOXl形成由导电膜CFl形成的栅电极GEa。然后，留下导电膜CFl和栅极绝缘膜GOXl的被膜部件FPs覆盖的部分。结果，在有源区域AcAS上方，通过栅极绝缘膜GOXl形成由导电膜CFl形成的栅电极GEs。此外，留下导电膜CFl和栅极绝缘膜GOXl的被膜部件FPr覆盖的部分。结果，在有源区域AcR上方，通过栅极绝缘膜GOXl形成由导电膜CFl形成的栅电极GEr。
[0164]另一方面，在外围电路区域2A中，去除导电膜CFl以及栅极绝缘膜G0X2和G0X3的没有被膜部件FPH和FPL中的任何一个覆盖的部分。结果，留下导电膜CFl和栅极绝缘膜G0X2的被膜部件FPH覆盖的部分。相应地，在有源区域AcH上方，通过栅极绝缘膜G0X2形成由导电膜CFl形成的栅电极GEH。而留下导电膜CFl和栅极绝缘膜G0X3的被膜部件FPL覆盖的部分。结果，在有源区域AcL上方，通过栅极绝缘膜G0X3形成由导电膜CFl形成的栅电极GEL。
[0165]顺便说明的是，从ρ型阱PWl上方到ρ型阱PW2上方连续地形成栅电极GEt。
[0166]然后，如图15所示，形成η型阱NW(图5的步骤S19)。在步骤S19中，在像素区域IA中，在布置于栅电极GEt的一侧(图15的右侧)的ρ型阱PWl内通过离子注入法形成有源区域AcTP的η型阱NW。
[0167]例如，在像素区域IA和外围电路区域2Α中，在半导体衬底IS上方，形成光致抗蚀剂膜Rl，使用光刻技术进行曝光和显影处理。结果，在像素区域IA中，形成穿透光致抗蚀剂膜Rl并且到达布置于栅电极GEt的一侧(图15的左侧)的部分，即有源区域AcTP中的ρ型阱PW1，的开口 0Ρ1。然后，在像素区域IA中，在开口 OPl的底部暴露ρ型阱PWl，其是有源区域AcTP的其中形成η型阱NW的部分。
[0168]另一方面，在像素区域IA中，ρ型阱PW2 (其是有源区域AcTP的没有形成η型阱NW的部分)以及有源区域AcAS和AcR的ρ型阱PW2被光致抗蚀剂膜Rl覆盖，以便防止被掺入η型杂质离子。而在外围电路区域2Α中，有源区域AcH和AcL的ρ型阱PW3被光致抗蚀剂膜Rl覆盖，以便不被掺入η型杂质离子。
[0169]如此，通过使用包括开口 OPl的光致抗蚀剂膜Rl作为掩模，掺入η型杂质离子IMl0结果，如图15所示，将η型杂质离子頂I掺入ρ型阱PWl的上层部分中，由此形成η型阱NW。即，在ρ型阱PWl内形成η型阱NW。ρ型阱PWl和η型阱NW之间的ρη结形成光电二极管H)。
[0170]优选地，η型杂质离子頂1被暴露的方向相对于半导体衬底IS的主表面的法线方向倾斜角度Θ 1，从而η型杂质离子m暴露到栅电极GEt的在光电二极管ro —侧的侧表面。角度Θ1是例如大约30度。顺便说明的是，可以通过垂直离子注入法和倾斜(角度Θ I)离子注入法两倍地掺入η型杂质离子頂1。垂直离子注入法的角度优选地在O度到7度的范围内。
[0171]当在与半导体衬底IS的主表面的法线方向平行的方向掺入杂质离子IMl时，难以以在平面图中重叠栅电极GEt的方式形成η型阱NW，除非杂质离子Ml的掺入深度是非常大的值。
[0172]另一方面，将考虑在与半导体衬底IS的主表面的法线方向倾斜的方向掺入杂质离子IMl以便向栅电极GEt的光电二极管ro—侧的侧表面施加η型杂质离子IMl的情况。在此情况下，甚至在杂质离子頂1的掺入深度不是非常大的值的情况下，仍可以以在平面图中重叠栅电极GEt的方式形成η型阱NW。如此，η型阱NW的一部分和栅电极GEt在平面图中彼此重叠。这可使η型阱NW也充当转移晶体管TX的源极区域(参见稍后描述的图19)。
[0173]在本第一实施例中，当例如掺入η型杂质离子以形成光电二极管H)时，与用膜部件FPt覆盖的栅电极GEt自对准地掺入η型杂质离子。这使得杂质离子穿透栅电极GEt并且掺入到栅电极GEt下面的栅极绝缘膜GOXl和ρ型阱PWl难以进行。因此，可以将η型杂质离子掺入到距离P型阱PWl的上表面深的位置。相应地，可以在距离P型阱PWl的上表面深的位置处形成η型阱NW。结果，可以防止或抑制光电二极管H)中的饱和电子数量的减少。这降低了没有施加光时白点的形成(即，像素缺陷的形成)的频率。
[0174]从半导体衬底IS的上表面到η型阱NW的下表面的距离ΤΗ7可以大于栅电极GEt的膜厚度ΤΗ4。甚至在这样的情况下，根据本第一实施例，当例如掺入η型杂质离子以形成η型阱NW时，可阻止或抑制杂质离子穿透栅电极GEt，并且阻止或抑制其被掺入到栅电极GEt下面的栅极绝缘膜GOXl以及ρ型阱PWl中。顺便说明的是，栅电极GEt的膜厚度ΤΗ4是例如大约200nm。
[0175]优选地，形成开口 OPl时考虑到用于曝光的对准精度，从而在平面图中，在开口OPl底部可靠地暴露P型阱PWl的与栅电极GEt相邻的部分。即，以穿透光致抗蚀剂膜Rl并且到达在膜部件FPt —侧(图15的左侧)的末端的方式形成开口 0P1。结果，在平面图中，向P型阱PWl的与栅电极GEt相邻的部分处的上层部分中，可以可靠地掺入η型杂质离子以形成η型阱NW。
[0176]然后，如图16所示，形成ρ+型半导体区域PR(图5的步骤S20)。在步骤S20中，在η型阱NW的上层部分处，形成ρ+型半导体区域PR。
[0177]例如，在像素区域IA和外围电路区域2Α中，在半导体衬底IS上方形成光致抗蚀剂膜R2，使用光刻技术进行曝光和显影处理。结果，在像素区域IA中形成穿透光致抗蚀剂膜R2并且到达有源区域AcTP中的η型阱NW的开口 0Ρ2。于是，在像素区域IA中，在开口0Ρ2底部暴露η型阱NW，其是有源区域AcTP的其中形成ρ+型阱PR的部分。
[0178]另一方面，在像素区域IA中，ρ型阱PW2 (其是有源区域AcTP的没有形成ρ+型半导体区域PR的部分)以及有源区域AcAS和AcR的ρ型阱PW2被光致抗蚀剂膜R2覆盖，以便不掺入P型杂质离子。而在外围电路区域2Α中，有源区域AcH和AcL的ρ型阱PW3被光致抗蚀剂膜R2覆盖，以便不被掺入P型杂质离子。
[0179]如此，通过使用包括开口 0Ρ2的光致抗蚀剂膜R2作为掩模，掺入ρ型杂质离子頂2。结果，如图16所示，将ρ型杂质离子頂2掺入η型阱NW的上层部分中，由此形成P+型半导体区域PR。
[0180]优选地，P型杂质离子ΙΜ2被暴露的方向相对于半导体衬底IS的上表面的法线方向倾斜角度Θ 2，以便防止η型杂质离子施加于栅电极GEt的光电二极管H)—侧的侧表面。角度Θ 2是例如大约10到30度。
[0181]结果，η型阱NW的上层部分的远离栅电极GEt的部分被掺入ρ型杂质离子。因此，在η型阱NW的上层部分的远离栅电极GEt的部分形成ρ+型半导体区域PR。
[0182]顺便说明的是，作为光致抗蚀剂膜R2，可以按原样使用光致抗蚀剂膜Rl (参见图15)。
[0183]然后，如图17所示，形成η型低浓度半导体区域匪(图6的步骤S21)。在步骤S21中，在像素区域IA中，在有源区域AcAS中，在ρ型阱PW2的在栅电极GEa相对两侧的部分以及P型阱PW2的在栅电极GEs相对两侧的部分中，形成η型低浓度半导体区域W。而在像素区域IA中，在有源区域AcR中，在ρ型阱PW2的在栅电极GEr相对两侧的部分中形成η型低浓度半导体区域匪。此外，在外围电路区域2Α中，在有源区域AcH中，在ρ型阱PW3的在栅电极GEH相对两侧的部分中形成η型低浓度半导体区域匪。在有源区域AcL中，在P型阱PW3的在栅电极GEL相对两侧的部分中形成η型低浓度半导体区域W。
[0184]例如，在像素区域IA和外围电路区域2Α中，在半导体衬底IS上方形成光致抗蚀剂膜R3，使用光刻技术进行曝光和显影处理。结果，在像素区域IA中，在有源区域AcAS和AcR中图案化光致抗蚀剂膜R3以便暴露栅电极GEa、GEs和GEr以及ρ型阱PW2。而在外围电路区域2Α中，在有源区域AcH和AcL中图案化光致抗蚀剂膜R3以便暴露栅电极GHl和GEL以及ρ型阱PW3。另一方面，在像素区域IA中，在有源区域AcTP中，η型阱NW和ρ+型半导体区域PR被光致抗蚀剂膜R3覆盖，以便不被掺入η型杂质离子。
[0185]然后，通过使用光致抗蚀剂膜R3以及栅电极GEa、GEs、GEr、GHl和GEL作为掩模，掺入η型杂质离子。结果，在像素区域IA中，在ρ型阱PW2的在栅电极GEa、GEs和GEr各自相对两侧的部分中分别形成η型低浓度半导体区域ΝΜ。而在外围电路区域2Α中，在ρ型阱PW3的在栅电极GEH和GEL各自相对两侧的部分中分别形成η型低浓度半导体区域W。
[0186]在此步骤中，暴露ρ型阱PW2的其中形成了转移晶体管TX的漏极区域的部分(参见稍后描述的图19)。在ρ型阱PW2的暴露部分中可以形成η型低浓度半导体区域W。
[0187]而在步骤S21中，下列过程也是可接受的:首先，在有源区域AcAS、AcR以及AcH中，在给定条件下，掺入η型杂质离子以形成η型低浓度半导体区域NM ;然后，在有源区域AcL中，在其他条件下掺入η型杂质离子以形成η型低浓度半导体区域匪。
[0188]顺便说明的是，当在外围电路区域2Α中形成ρ沟道型MISFET时，在外围电路区域2Α中可以掺入诸如硼(B)之类的ρ型杂质离子，由此形成ρ型低浓度半导体区域。
[0189]然后，如图18所示，形成并且图案化盖帽绝缘膜CAP(图6的步骤S22)。
[0190]首先，如图18所示，在半导体衬底IS上方，使用例如CVD法形成绝缘膜CAPl，绝缘膜CAPl是包括硅氧化物(S12)膜、硅氮化物(SiN)膜和硅氮氧化物(S1N)膜之一的单层膜或包括其中的两层或更多层的叠层膜。
[0191]然后，如图18所示，图案化绝缘膜CAP1。例如，在像素区域IA和外围电路区域2Α中，在绝缘膜CAPl上方形成光致抗蚀剂膜R4，使用光刻技术进行曝光和显影处理。结果，在像素区域IA中，留下光致抗蚀剂膜R4的在膜部件FPt上方、η型阱NW上方以及ρ+型半导体区域PR上方的部分，去除光致抗蚀剂膜R4的其他部分。
[0192]然后，利用被光致抗蚀剂膜R4覆盖的膜部件FPt、n型阱NW以及p+型半导体区域PR，在像素区域IA中通过RIE (反应离子蚀刻)法等来各向异性地蚀刻有源区域AcAS和AcR中的每个上方的绝缘膜CAPl。此外，在外围电路区域2A中，通过RIE法等来各向异性地蚀刻有源区域AcH和AcL中的每个上方的绝缘膜CAPl。
[0193]在此步骤中，在像素区域IA中，在η型阱NW上方，在ρ+型半导体区域PR上方以及在膜部件FPt上方，留下绝缘膜CAP1，由此形成盖帽绝缘膜CAP。顺便说明的是，盖帽绝缘膜CAP充当增透膜ARF。
[0194]另一方面，在外围电路区域2A中，回蚀绝缘膜CAPl以便膜部件FPH和FPL被暴露。此外，去除暴露的膜部件FPH和FPL。然后，在栅电极GEH和GEL的每个侧表面处留下绝缘膜CAPI，由此形成侧壁SW。S卩，侧壁SW由绝缘膜CAPl形成。
[0195]另一方面，在像素区域IA中，在有源区域AcAS和AcR中的每个的上方，回蚀绝缘膜CAPl以便膜部件FPa、FPs和FPr被暴露。此处，膜部件FPa、FPs以及FPr的膜厚度TH5 (参见图13)大于膜部件FPH和FPL的膜厚度TH6 (参见图13)。因此，甚至在回蚀膜部件FPa、FPs以及FPr直到去除膜部件FPH和FPL的情况下，可以留下膜部件FPa、FPs以及FPr，而没有被完全去除。结果，分别在栅电极GEa的侧表面以及留下的膜部件FPa的侧表面处留下绝缘膜CAP1，由此形成侧壁SW。此外，在栅电极GEs的侧表面以及留下的膜部件FPs的侧表面处，留下绝缘膜CAP1，由此形成侧壁SW。此外，在栅电极GEr的侧表面以及留下的膜部件FPr的侧表面处，留下绝缘膜CAPl，由此形成侧壁SW。
[0196]顺便说明的是，如图18所示，考虑到曝光的对准精度，去除膜部件FPt的与其光电二极管ro —侧相对的末端上方的光致抗蚀剂膜R4，以便在平面图中，可靠地暴露P型阱PW2的与栅电极GEt相邻的部分。结果，回蚀绝缘膜CAP1，以便膜部件FPt的与其光电二极管ro —侧相对的末端被暴露。然后，甚至在回蚀膜部件FPt的与其光电二极管ro —侧相对的末端直到去除膜部件FPH和FPL的情况下，膜部件FPt的与其光电二极管ro —侧相对的末端可以被留下，而没有被完全去除。结果，分别在栅电极GEt的与其光电二极管ro —侧相对的侧表面以及所留下的膜部件FPt的与其光电二极管ro —侧相对的侧表面处，留下绝缘膜CAPI，由此形成侧壁SW。
[0197]如此，当回蚀膜部件FPt的与其光电二极管ro —侧相对的末端时，膜部件FPt可以具有台阶部件STP。在此台阶处，从台阶部件STP起膜部件FPt的与其光电二极管ro —侧相对的部分的膜厚度小于从台阶部件STP起膜部件FPt的在光电二极管ro —侧的部分的膜厚度TH5(参见图13)。
[0198]然后，如图19所示，形成η型高浓度半导体区域NR (图6的步骤S23)。
[0199]在步骤S23中，在像素区域IA中，在有源区域AcTP中通过使用作为增透膜ARF的盖帽绝缘膜CAP和栅电极GEt作为掩模，掺入诸如磷(P)或砷(As)之类的η型杂质离子。结果，在像素区域IA中，在有源区域AcTP中，在ρ型阱PW2的布置于栅电极GEt的与光电二极管H)侧相对的一侧(图19的右侧)的部分中，形成η型高浓度半导体区域NR。η型高浓度半导体区域NR也是作为转移晶体管TX的漏极区域的半导体区域，并且充当浮动扩散区域FD。即，形成转移晶体管ΤΧ，包括栅电极GEt、n型高浓度半导体区域NR(漏极区域)以及膜部件FPt。
[0200]此外，在步骤S23中，在像素区域IA中，在有源区域AcAS中，使用栅电极GEa以及在栅电极GEa相对两侧的侧表面处形成的侧壁SW作为掩模，掺入η型杂质离子。结果，在P型阱PW2的在由栅电极GEa和在栅电极GEa相对两侧的侧表面处形成的侧壁SW形成的组合体的相对两侧的部分中，分别形成η型高浓度半导体区域NR。于是，形成放大晶体管AMI，包括栅电极GEa、η型高浓度半导体区域NR (源极/漏极区域SD)以及膜部件FPa。
[0201]此外，在像素区域IA中，在有源区域AcAS中，使用栅电极GEs和在栅电极GEs相对两侧的侧表面处形成的侧壁SW作为掩模，掺入η型杂质离子。结果，在ρ型阱PW2的在由栅电极GEs和在栅电极GEs的相对两侧的侧表面处形成的侧壁SW形成的组合体的相对两侧的部分中，分别形成η型高浓度半导体区域NR。于是，形成选择晶体管SEL，包括栅电极GEs、η型高浓度半导体区域NR(源极/漏极区域SD)以及膜部件FPs。
[0202]此外，在像素区域IA中，在有源区域AcR中，使用栅电极GEr和在栅电极GEr相对两侧的侧表面处形成的侧壁SW作为掩模，掺入η型杂质离子。结果，在有源区域AcR中，在P型阱PW2的由栅电极GEr和在栅电极GEr相对两侧的侧表面处形成的侧壁SW形成的组合体的相对两侧的部分中，分别形成η型高浓度半导体区域NR。于是，形成复位晶体管RST，包括栅电极GEr、η型高浓度半导体区域NR(源极/漏极区域SD)以及膜部件FPr。
[0203]另一方面，在步骤S23中，在外围电路区域2A中，在有源区域AcH中，使用栅电极GEH和在栅电极GEH相对两侧的侧表面处形成的侧壁SW作为掩模，掺入η型杂质离子。结果，在P型阱PW3的在由栅电极GEH和在栅电极GEH相对两侧的侧表面处形成的侧壁SW形成的组合体的相对两侧的部分中，分别形成η型高浓度半导体区域NR。于是，形成晶体管LTH，包括栅电极GEH、η型高浓度半导体区域NR (源极/漏极区域SD)。
[0204]此外，在外围电路区域2Α中，在有源区域AcL中，使用栅电极GEL和在栅电极GEL相对两侧的侧表面处形成的侧壁SW作为掩模，掺入η型杂质离子。结果，在ρ型阱PW3的在由栅电极GEL和在栅电极GEL相对两侧的侧表面处形成的侧壁SW形成的组合体的相对两侧的部分中，分别形成η型高浓度半导体区域NR。于是，形成晶体管LTL，包括栅电极GEL、η型高浓度半导体区域NR (源极/漏极区域SD)。
[0205]顺便说明的是，当在外围电路区域2Α中形成ρ沟道型MISFET时，在外围电路区域2Α中可以掺入诸如硼⑶之类的ρ型杂质离子，由此形成充当ρ沟道型MISFET的源极/漏极区域的P型高浓度半导体区域。
[0206]然后，为了激活在到目前为止的步骤中掺入的杂质，执行激活退火。顺便说明的是，掺入相应的杂质的顺序不限于步骤的顺序。此外，可以在一个步骤中同时向多个相同导电类型的半导体区域掺入杂质，以便可以调整相应的杂质的掺入步骤。顺便说明的是，也在激活退火之后，在η型阱NW的上层部分的与栅电极GEt分开的部分中，形成P+型半导体区域PR。
[0207]然后，如图20所示，形成硅化物层SIL (图6的步骤S24)。在步骤S24中，在其中未形成硅化物层的每个区域中，在半导体衬底IS上方形成硅化物阻止膜(未示出)。另一方面，在每个其中形成了硅化物层SIL的区域，诸如栅电极GEH和GLH以及η型高浓度半导体区域NR，在半导体衬底IS上方未形成硅化物阻止膜(未示出)。
[0208]然后，在半导体衬底IS上方，使用溅射法等形成由例如镍(Ni)膜形成的金属膜(未示出)。作为不同于镍膜的金属膜，可以使用诸如钛(Ti)膜、钴(Co)膜或钼(Pt)膜之类的金属膜，以及由金属形成的合金膜。
[0209]然后，对半导体衬底IS进行热处理，由此在金属膜(未示出)与形成栅电极GEH和GLH的硅以及形成η型高浓度半导体区域NR的硅之间产生反应。这会导致由例如镍硅化物层形成的硅化物层SIL的形成。然后，去除金属膜(未示出)的未反应部分。如此，在像素区域IA中，在有源区域AcTP、AcAS和AcR中，在膜部件FPt、FPa、FPs和FPr每个的上表面处不形成硅化物层。
[0210]另一方面，在像素区域IA中，在有源区域AcTP中，在η型高浓度半导体区域NR的上表面处，形成硅化物层SIL，在有源区域AcAS和AcR中，在η型高浓度半导体区域NR每个的上表面处,形成硅化物层SIL。而在外围电路区域2Α中，在有源区域AcH和AcL中，在η型高浓度半导体区域NR每个的上表面处，以及在栅电极GEH和GEL每个的上表面处，形成硅化物层SIL。硅化物层可以降低相应的区域和插塞之间的耦合电阻。
[0211 ] 顺便说明的是，在步骤S24中，在像素区域IA中，在η型高浓度半导体区域NR (作为转移晶体管TX的漏极区域)的上表面不必形成硅化物层SIL。在此情况下，在η型高浓度半导体区域NR (作为转移晶体管TX的漏极区域)的上表面也形成硅化物阻止膜(未示出)。
[0212]然后，如图21所示，形成层间绝缘膜IL1(图6的步骤S25)。在步骤S25中，在像素区域1Α和外围电路区域2Α中，在半导体衬底1S上方，形成层间绝缘膜IL1。S卩，以覆盖光电二极管H)、转移晶体管TX、放大晶体管AM1、选择晶体管SEL和复位晶体管RST以及晶体管LTH和LTL的方式形成层间绝缘膜IL1。
[0213]例如，在半导体衬底1S上方，使用TE0S气体作为原材料气体，通过CVD法沉积硅氧化物膜。此后，在需要时，使用CMP(化学机械抛光)法等平坦化层间绝缘膜IL1的上表面。
[0214]然后，如图22所示，形成接触孔CHt、CHa、CHs、CHr、CHH和CHL(图6的步骤S26)。在步骤S26中，图案化层间绝缘膜IL1，由此形成接触孔CHt、CHa、CHs、CHr、CHH和CHL。
[0215]在转移晶体管TX的n型高浓度半导体区域NR上方，形成穿透层间绝缘膜IL1并且到达η型高浓度半导体区域NR的接触孔CHt。在放大晶体管AMI的η型高浓度半导体区域NR上方，形成穿透层间绝缘膜IL1并且到达在η型高浓度半导体区域NR的上表面形成的硅化物层SIL的接触孔CHa。在选择晶体管SEL的η型高浓度半导体区域NR上方，形成穿透层间绝缘膜IL1并且到达在η型高浓度半导体区域NR的上表面形成的硅化物层SIL的接触孔CHs。在复位晶体管RST的η型高浓度半导体区域NR上方，形成穿透层间绝缘膜IL1并且到达在η型高浓度半导体区域NR的上表面形成的硅化物层SIL的接触孔CHr。
[0216]在晶体管LTH的η型高浓度半导体区域NR上方，形成穿透层间绝缘膜IL1并且到达在η型高浓度半导体区域NR的上表面形成的硅化物层SIL的接触孔CHH。在晶体管LTL的η型高浓度半导体区域NR上方，形成穿透层间绝缘膜IL1并且到达在η型高浓度半导体区域NR的上表面形成的硅化物层SIL的接触孔CHL。
[0217]在此步骤中，还在栅电极GEt、GEa、GEs、GEr、GEH以及GEL上方形成接触孔(未示出)。
[0218]然后，如图4所示，形成插塞？61卩6&、？68、？61'、？6!1以及PGL(图6的步骤S27)。在步骤S27中，在接触孔CHt、CHa、CHs、CHr、CHH以及CHL各自的内部填充导电膜，由此分别形成插塞 PGt、PGa、PGs、PGr、PGH 以及 PGL。
[0219]首先，在包括接触孔CHt、CHa、CHs、CHr、CHH以及CHL的底表面和内壁的层间绝缘膜IL1上方，形成阻挡导体膜。阻挡导体膜由钛膜以及在钛膜上方形成的氮化钛膜形成，并且可以使用例如溅射法来形成。阻挡导体膜具有防止例如钨(要在稍后的步骤中嵌入的主导体膜的材料)扩散到硅中的所谓的扩散阻挡属性。
[0220]然后，以填充接触孔CHt、CHa、CHs、CHr、CHH以及CHL中的每个的方式在阻挡导体膜上方形成由钨膜形成的主导体膜。主导体膜可以使用例如CVD法来形成。然后，通过例如CMP法去除在层间绝缘膜IL1上方形成的主导体膜和阻挡导体膜的不必要部分。结果，可以形成插塞PGt、PGa、PGs、PGr、PGH以及PGL中的每个。
[0221]然后，如图3所示，在层间绝缘膜IL1上方形成层间绝缘膜IL2到IL4以及布线Ml到M3。例如，在层间绝缘膜IL1上方，通过CVD法等形成硅氮化物(SiN)膜和硅氧化物(Si02)膜的层叠膜。然后，形成穿透层间绝缘膜IL2并且到达布线Ml的接触孔。然后，在包括接触孔内部的层间绝缘膜IL2上方，通过溅射法等沉积钽(Ta)膜以及氮化钽(TaN)的层叠膜作为阻挡膜。然后，在阻挡膜上方，通过溅射法等沉积薄的铜(Cu)膜作为种子膜(未示出)。通过电解镀方法，在种子膜上方沉积铜膜。然后，通过CMP方法等等，去除层间绝缘膜IL2上方的阻挡膜、种子膜以及铜膜的不必要部分。如此，在布线槽内部嵌入阻挡膜、种子膜以及铜膜。结果，可以形成布线Ml (单镶嵌法)。
[0222]下面，以同样的方式，如图3所示，在包括布线Ml的层间绝缘膜IL2上方形成层间绝缘膜IL3。在层间绝缘膜IL3中，形成布线M2。在包括布线M2的层间绝缘膜IL3上方形成层间绝缘膜IL4。在层间绝缘膜IL4中形成布线M3。
[0223]顺便说明的是，在本实施例中，示出了其中布线Ml和布线M2中每个都通过镶嵌法由铜线形成的示例。然而，不限于此，布线Ml和布线M2可以通过图案化方法，使用铝来形成。
[0224]然后，如图3所示，在最上层的层间绝缘膜IL4上方，并且在平面图中包括像素区域1A的区域中形成微透镜ML。S卩，以在平面图中重叠形成光电二极管Η)的η型阱NW的方式形成作为芯片上透镜的微透镜ML。顺便说明的是，如图3所示，在微透镜ML和层间绝缘膜IL4之间，可以从底部起按顺序形成钝化膜PF和滤色器CL。
[0225]通过到目前为止的步骤，如图3所示，可以制造本第一实施例的半导体器件。
[0226]顺便说明的是，在本第一实施例中，例如半导体衬底1S，p型阱PW1、PW2和PW3，η型阱NW，Ρ+型半导体区域PR，η型低浓度半导体区域匪以及η型高浓度半导体区域NR各自的导电类型可以分别变为相反导电类型(同理也适用于第二实施例)。
[0227]〈关于用于形成光电二极管的离子注入法〉
[0228]然后，将通过与比较示例1的半导体器件相比较，来描述用于形成光电二极管的离子注入法。
[0229]图23是示出比较示例1的半导体器件的配置的剖视图。图24到26分别是示出在制造步骤期间比较示例1的半导体器件的剖视图。顺便说明的是，在图23中，未示出层间绝缘膜IL1上方的部分。
[0230]如图23所示，在比较示例1的半导体器件中，不同于第一实施例的半导体器件，在转移晶体管ΤΧ100的栅电极GEt和层间绝缘膜IL1之间不形成膜部件FPt (参见图3)。在放大晶体管AMI的栅电极GEa和层间绝缘膜IL1之间不形成膜部件FPa(参见图3)，在选择晶体管SEL的栅电极GEs和层间绝缘膜IL1之间不形成膜部件FPs (参见图3)。此外，在复位晶体管RST的栅电极GEr和层间绝缘膜IL1之间不形成膜部件FPr (参见图3)。另一方面，在栅电极GEa、GEs和GEr每个的上表面处，形成硅化物层SIL。
[0231]在比较示例1的半导体器件的制造步骤中，执行第一实施例中的参考图7到9所描述的步骤S11到步骤S13的步骤。然后，在不执行参考图10所描述的步骤S14的情况下，如图24所示，在导电膜CF1上方形成具有膜厚度TH6的薄的硬掩模膜HM2。
[0232]然后，如图25所示，使用通过图案化薄的硬掩模膜HM2而形成的膜部件FPt 100、FPal00、FPsl00和FPrlOO作为掩模，蚀刻导电膜CF1以及栅极绝缘膜G0X1、G0X2和G0X3。
[0233]结果，在有源区域AcTP上方，通过栅极绝缘膜G0X1，形成由导电膜CF1形成的栅电极GEt。而在有源区域AcAS上方，通过栅极绝缘膜G0X1，形成由导电膜CF1形成的栅电极GEa,通过栅极绝缘膜G0X1，形成由导电膜CF1形成的栅电极GEs。此外，在有源区域AcR上方，通过栅极绝缘膜G0X1，形成由导电膜CF1形成的栅电极GEr。
[0234]另一方面，向外围电路区域2A应用与参考第一实施例中的图14所描述的步骤S18相同的步骤。
[0235]然后，如图26所示，形成η型阱NW。然后，如参考第一实施例中的图16到22等所描述的那样，执行步骤S20以及后面的步骤，由此形成比较示例1的半导体器件。
[0236]在比较示例1中，在图26所示的形成η型阱NW的步骤中，在像素区域1Α以及外围电路区域2Α中，在半导体衬底1S上方，形成光致抗蚀剂膜R1。然后，在像素区域1Α中，形成开口 0Ρ1，以便在开口 0Ρ1底部暴露ρ型阱PW1，其是有源区域AcTP的其中形成η型阱NW的部分。然后，通过使用包括开口 0Ρ1的光致抗蚀剂膜R1作为掩模，掺入η型杂质离子頂1。
[0237]在此步骤中，考虑到曝光的对准精度来形成开口 0Ρ1，以便在平面图中在开口 0Ρ1底部可靠地暴露Ρ型阱PW1的与栅电极GEt相邻的部分。S卩，以穿透光致抗蚀剂膜R1并且到达膜部件FPtlOO的一侧(图26的左侧)的末端的方式形成开口 0P1。在比较示例1中，在栅电极GEt上方，形成只包括薄的硬掩模膜HM2的膜部件FPtlOO (参见图25)，但是不形成包括厚的硬掩模膜HM1的膜部件FPt (参见图15)。因此，离子可以穿透膜部件FPtlOO，栅电极GEt以及栅极绝缘膜G0X1，掺入到栅极绝缘膜G0X1紧下面的ρ型阱PW1中。
[0238]如通过示出比较示例1的制造步骤所描述的那样，对于CMOS图像传感器，在形成栅电极GEt之后，与栅电极GEt自对准地将离子掺入到距离半导体衬底1S的上表面深的位置，由此形成光电二极管ro。与栅电极GEt自对准地掺入离子的理由如下:如果导致栅电极GEt和光电二极管ro之间的位置关系偏差，则用于转移在光电二极管ro中所生成的电子的特征也会变差。
[0239]此外，对于CMOS图像传感器，红光到达距离由硅形成的半导体衬底1S的上表面深的位置。因此，为了接收包括红光的光，有效率地生成电子，并且有效率地捕获所生成的电子，光电二极管ro的pn结最好布置于距离半导体衬底1S的上表面深的位置。因此，对于形成光电二极管ro的pn结的ρ型阱PW1和η型阱NW中的η型阱，η型阱NW的下表面布置于尽可能深的位置。
[0240]然而，当与栅电极GEt对准地掺入离子时，离子可能穿透栅电极GEt，被掺入到栅电极GEt下的栅极绝缘膜G0X1和半导体衬底1S中。如此，为了防止或抑制离子被掺入到栅电极GEt下的栅极绝缘膜G0X1和半导体衬底1S，例如可以考虑在栅电极GEt上方形成有绝缘膜时进行离子的掺入。
[0241]然而，在外围电路区域2A中，为了确保甚至在随着运算速度提高而尺寸变为更精细的情况下以低电阻耦合，在栅电极GEH和GEL各自的上表面以及源极/漏极区域SD的上表面处形成硅化物层。因此，向在栅电极GEt上方(包括在外围电路区域2A中的栅电极GH1和GEL中的每个上方)形成的厚绝缘膜掺入离子，由此形成光电二极管H)。然后，需要去除外围电路区域2A中的栅电极GH1和GEL中的每个上方的绝缘膜。然而，当通过例如湿法蚀刻来去除外围电路区域2A中的栅电极GH1和GEL中的每个上方的厚绝缘膜时，可能部分地去除元件隔离区域LCS或栅极绝缘膜GEH和GEL。因此，在形成光电二极管之后，难以去除外围电路区域2A中的栅电极GEH和GEL中的每个上方的绝缘膜。
[0242]g卩，为了轻松地形成硅化物层SIL，不可以在栅电极GEt上形成厚的绝缘膜。因此，当例如掺入η型杂质以形成光电二极管ro时，为了防止杂质离子穿透栅电极GEt并且防止掺入到栅电极GEt下面的栅极绝缘膜G0X1和半导体衬底1S中，不能将η型杂质离子掺入到距离半导体衬底1S的上表面深的位置。
[0243]结果，在距离半导体衬底1S的上表面浅的位置形成光电二极管ro。相应地，在半导体衬底1S的上表面附近的部分形成的用于补偿晶体缺陷的P+型半导体区域PR的杂质离子扩散到光电二极管ro内。于是，来自p+型半导体区域pr的杂质离子在光电二极管ro内部的扩散降低了光电二极管ro中的饱和电子数量。这可能会降低cmos图像传感器的灵敏度，导致半导体器件的性能退化。
[0244]而在CMOS图像传感器中，当没有用光照射时的暗电流增大时，不论是否暴露到光，都确定为暴露到光。结果，引起假光照，导致白点的形成。暗电流的可能原因之一是在形成光电二极管ro的半导体区域形成的晶体缺陷。特别地，半导体衬底1S的上表面附近的部分包括大量的晶体缺陷。因此，在距离半导体衬底1S的上表面浅的位置形成光电二极管ro可能增大在没有暴露到光时形成白点(即，形成像素缺陷)的频率，导致CMOS图像传感器的灵敏度降低。这降低了半导体器件的性能。
[0245]<本实施例的主要特征和效果>
[0246]在本第一实施例中，在栅电极GEt上方形成由厚的硬掩模膜HM1形成的膜部件FPt。此外，当例如掺入η型杂质离子以形成光电二极管Η)时，与用膜部件FPt覆盖的栅电极GEt自对准地掺入杂质离子。
[0247]这使得杂质离子穿透栅电极GEt并且掺入到栅电极GEt下面的栅极绝缘膜G0X1和ρ型阱pwi难以进行。因此，在其中形成了光电二极管ro的区域，可以向距离ρ型阱pwi的上表面深的位置掺入η型杂质离子。相应地，可以在距离ρ型阱PW1的上表面深的位置形成η型阱NW。结果，可以防止或抑制掺入到在ρ型阱PW1的上表面附近的部分形成的用于补偿晶体缺陷的Ρ+型半导体区域PR的杂质离子扩散到光电二极管ro内。因此，可以防止或抑制光电二极管ro中的饱和电子数量的减少，这可以改善CMOS图像传感器的灵敏度。结果，可以改善半导体器件的性能。
[0248]此外，可以在远离ρ型阱PW1的包括大量晶体缺陷的上表面附近部分的部分处形成光电二极管ro。因此，可以降低没有暴露到光时白点的形成(即，像素缺陷的形成)的频率。如此，可以改善CMOS图像传感器的灵敏度。结果，可以改善半导体器件的性能。
[0249]另一方面，在本第一实施例中，不同于稍后所描述的第二实施例，还在像素区域1A中除了转移晶体管TX之外的晶体管各自的栅电极GEa、GEs和GEr上方分别形成膜部件FPa、FPs和FPr，每个膜部件由厚硬掩模膜HM1形成。因此，在半导体器件的制造步骤过程中，不需要执行去除像素区域1A中除了转移晶体管TX之外的晶体管的栅电极GEa、GEs以及GEr上方的膜部件，同时保留像素区域1A中的转移晶体管TX的栅电极GEt上方的膜部件的步骤。因此，与稍后所描述的第二实施例相比，可以轻松地制造半导体器件。
[0250]第二实施例
[0251]在第一实施例中，描述了这样的示例:除了转移晶体管的栅电极之外，还在像素区域的除转移晶体管之外的晶体管的栅电极上方形成膜部件，每个膜部件包括厚的硬掩模膜。另一方面，在第二实施例中，将描述这样的示例:在转移晶体管的栅电极上方，形成由厚的硬掩模膜形成的膜部件，但是在像素区域中的除了转移晶体管之外的晶体管的每个栅电极上方，不形成由厚的硬掩模膜形成的膜部件。
[0252]本第二实施例的半导体器件的配置与参考图1和2描述的第一实施例的半导体器件的配置相同。将省略对其的描述。此外，外围电路区域的元件结构与参考图3和4描述的外围电路区域的元件结构相同。将省略对其的描述。
[0253]<像素区域的元件结构>
[0254]然后，将描述像素区域的元件结构。图27和28每个是示出第二实施例的半导体器件的配置的剖视图。顺便说明的是，在图27和28中，如在图3和4中，一起示出了像素区域1A的元件结构以及外围电路区域2A的元件结构。此外，在图28中，未示出图27的层间绝缘膜IL1上方的部分。
[0255]本第二实施例的半导体器件的像素区域1A的元件结构中除了放大晶体管AM1、选择晶体管SEL和复位晶体管RST之外的相应部分与第一实施例的半导体器件的像素区域1A中的元件结构中的相应部分相同。将省略对其的描述。
[0256]放大晶体管AMI与第一实施例中的放大晶体管AMI具有相同结构，只是不在栅电极GEa上方形成膜部件FPa (参见图3)。然后，在本第二实施例中，在栅电极GEa的上表面处，形成硅化物层SIL。这允许以低电阻在栅电极GEa和插塞(未示出)之间耦合。
[0257]选择晶体管SEL与第一实施例的选择晶体管SEL具有相同结构，只是不在栅电极GEs上方形成膜部件FPs (参见图3)。然后，在本第二实施例中，在栅电极GEs的上表面处，形成娃化物层SIL。这允许以低电阻在栅电极GEs和插塞(未不出)之间f禹合。
[0258]复位晶体管RST与第一实施例的复位晶体管RST具有相同结构，只是不在栅电极GEr上方形成膜部件FPr (参见图3)。然后，在本第二实施例中，在栅电极GEr的上表面处，形成硅化物层SIL。这允许以低电阻在栅电极GEr和插塞(未示出)之间耦合。
[0259]在栅电极GEa、GEs以及GEr各自的上表面处形成的硅化物层SIL每个都由诸如镍硅化物之类的金属硅化物层形成，与在栅电极GEa、GEs以及GEr各自的相对两侧的源极/漏极区域SD的上表面处形成的硅化物层SIL相同。
[0260]<半导体器件的制造方法>
[0261]然后，将描述本第二实施例的制造半导体器件的方法。图29到38分别是示出在制造步骤期间第二实施例的半导体器件的剖视图。
[0262]顺便说明的是，在图29到38，一起示出了像素区域1A中的制造步骤以及外围电路区域2A中的制造步骤。然而，外围电路区域2A中的制造步骤与参考7到22所描述的第一实施例中的外围电路区域2A中的制造步骤相同。将省略对其的描述。
[0263]此外，本第二实施例的半导体器件的制造步骤基本上与第一实施例的半导体器件的制造步骤相同。因此，下面，将参考图5和6进行描述，图5和6是分别示出第一实施例的半导体器件的某些制造步骤的制造工艺流程图。
[0264]在本第二实施例的半导体器件的制造步骤中，在执行参考第一实施例中的图7到9所描述的图5的步骤S11到步骤S13的步骤之后，执行图5的步骤S14的步骤，由此形成厚的硬掩模膜HM1，如图10所示。
[0265]然后，执行对应于图5的步骤S15的步骤，由此，图案化厚的硬掩模膜HM1。在对应于步骤S15的步骤中，如图29所示，在像素区域1A中，图案化厚硬掩模膜HM1。结果，虽然形成由厚硬掩模膜HM1形成的膜部件FPtl，但是不形成膜部件FPal、FPsl以及FPrl (参见图 11)。
[0266]然后，执行对应于图5的步骤S16的步骤，由此，图案化薄的硬掩模膜HM2。如上所述，不形成膜部件FPal、FPsl以及FPrl (参见图1)。因此，在对应于步骤S16的步骤中，如图30所示，在像素区域1A中，在导电膜CF1上方，包括在膜部件FPtl上方，形成比硬掩模膜HM1薄的硬掩模膜HM2，即，硬掩模膜HM2具有小于硬掩模膜HM1的厚度TH5的膜厚度TH6。至于其他点，可以以与在图5的步骤S16的步骤中相同的方式执行该过程。
[0267]然后，执行对应于图5的步骤S17的步骤，由此，图案化薄的硬掩模膜HM2。在对应于步骤S17的步骤中，如图31所示，在像素区域1A中，在其中形成膜部件FPa2、FPs2以及FPr2的区域，留下光致抗蚀剂膜。然后，通过使用光致抗蚀剂膜作为掩模，蚀刻薄的硬掩模膜HM2。结果，如图31所示，在像素区域1A中，在导电膜CF1上方，留下薄的硬掩模膜HM2，由此形成膜部件FPa2、FPs2以及FPr2。至于其他点，可以以与在图5的步骤S17的步骤中相同的方式执行该过程。
[0268]然后，执行对应于图5的步骤S18的步骤。结果，如图32所示，形成栅电极GEt、GEa、GEs、GEr、GEH以及GEL。在对应于步骤S18的步骤中，膜部件FPa2、FPs2以及FPr2的膜厚度TH6 (参见图30)小于膜部件FPa、FPs以及FPr的膜厚度TH5 (参见图13)。至于其他点，可以以与在图5的步骤S18的步骤中相同的方式执行该过程。
[0269]然后，执行与图5的步骤S19相同的步骤，由此形成η型阱NW，如图33所示。然后，执行与图5的步骤S20相同的步骤，由此形成ρ+型半导体区域PR，如图34所示。然后，执行与图6的步骤S21相同的步骤，由此形成η型低浓度半导体区域匪，如图35所示。
[0270]然后，执行对应于图6的步骤S22的步骤，由此形成并且图案化盖帽绝缘膜CAP，如图36所示。在对应于步骤S22的步骤中，在像素区域1A中，回蚀绝缘膜CAP1，以便膜部件FPa2、FPs2以及FPr2被暴露。此外，去除暴露的膜部件FPa2、FPs2以及FPr2。然后，在栅电极GEa、GEs以及GEr各自的侧表面处，留下绝缘膜CAP1。结果，形成侧壁SW，每个侧壁SW都由留下的绝缘膜CAP1形成。至于其他点，可以以与在图6的步骤S22的步骤中相同的方式执行该过程。
[0271]然后，执行与图6的步骤S23相同的步骤，由此形成η型高浓度半导体区域NR，如图37所示。
[0272]然后，执行对应于图6的步骤S24的步骤，由此形成硅化物层SIL，如图38所示。在对应于步骤S24的步骤中，在有源区域AcAS和AcR中，在栅电极GEa、GEs以及GEr各自的上表面处，形成硅化物层SIL。至于其他点，可以以与在图6的步骤S24的步骤中相同的方式执行该过程。
[0273]顺便说明的是，在本第二实施例中，与第一实施例相同，在对应于步骤S24的步骤中，也不必在η型高浓度半导体区域NR(作为转移晶体管TX的漏极区域)形成硅化物层SIL。
[0274]然后，执行与关于第一实施例的半导体器件的制造步骤描述的图6的步骤S25到步骤S27的步骤相同的步骤。结果，如图28所示，形成层间绝缘膜IL1，接触孔CHt、CHa、CHs、CHr、CHH 和 CHL，以及插塞 PGt、PGa、PGs、PGr、PGH 和 PGL。
[0275]然后，与第一实施例相同，形成层间绝缘膜IL2到IL4、布线Ml到M3以及微透镜ML。结果，如图27所示，可以制造本第二实施例的半导体器件。顺便说明的是，如图27所示，在微透镜ML和层间绝缘膜IL4之间，可以从底部起按顺序形成钝化膜PF和滤色器CL。
[0276]<本实施例的主要特征和效果>
[0277]在本第二实施例中，与第一实施例相同，在栅电极GEt上方，形成由厚硬掩模膜HM1形成的膜部件FPt。而当例如掺入η型杂质离子以形成光电二极管Η)时，与用膜部件FPt覆盖的栅电极GEt自对准地掺入杂质离子。与第一实施例相同，这使得杂质离子穿透栅电极GEt并且掺入到栅电极GEt下面的栅极绝缘膜G0X1和ρ型阱PW1难以进行。因此，本第二实施例的半导体器件与第一实施例的半导体器件具有相同的效果。
[0278]例如，与第一实施例相同，可以防止或抑制光电二极管ro中的饱和电子数量的减少。这可以改善CMOS图像传感器的灵敏度，导致半导体器件的性能改善。此外，与第一实施例相同，可以降低在没有暴露到光时白点的形成(即，像素缺陷的形成)的频率。这可以改善CMOS图像传感器的灵敏度，导致半导体器件的性能改善。
[0279]另一方面，在本第二实施例中，不同于第一实施例，在像素区域1A的除了转移晶体管TX之外的晶体管的栅电极GEa、GEs以及GEr中每个的上方，不形成包括厚硬掩模膜HM1的膜部件。这可以以低电阻分别在像素区域1A的除了转移晶体管TX之外的晶体管(诸如放大晶体管AM1、选择晶体管SEL以及复位晶体管RST)各自的栅电极与插塞之间建立耦八口 ο
[0280]到目前为止，已经基于各实施例具体描述了发明人构思的本发明。然而，当然应理解，本发明不限于实施例，而是可以在不偏离本发明的主旨的范围内进行各种改变。
【权利要求】
1.一种半导体器件，包括: 半导体衬底； 在所述半导体衬底的第一主表面一侧的第一区域中形成的第一导电类型的第一半导体区域； 在所述半导体衬底的所述第一主表面一侧的第二区域中形成的第二半导体区域； 在所述第一半导体区域内形成的光电二极管； 在所述第一半导体区域中形成的并且转移由所述光电二极管生成的电荷的转移晶体管； 在所述第二半导体区域中形成的第一晶体管；以及 以覆盖所述转移晶体管和所述第一晶体管的方式形成的层间绝缘膜， 其中，所述转移晶体管包括: 通过第一栅极绝缘膜形成在所述第一半导体区域上方的第一栅电极；以及 由在所述第一栅电极上方形成的第一绝缘膜形成的第一膜部件， 其中，所述光电二极管包括: 所述第一半导体区域；以及 在所述第一半导体区域的布置在所述第一栅电极的第一侧的第一部分内与所述第一栅电极对准地形成的与所述第一导电类型不同的第二导电类型的第三半导体区域，其中，所述第一晶体管包括: 通过第二栅极绝缘膜在所述第二半导体区域上方形成的第二栅电极；以及 在所述第二半导体区域中形成的作为源极区域或漏极区域的第四半导体区域， 其中，第一金属硅化物层形成在所述第二栅电极的上表面处，且 其中，第二金属硅化物层形成在所述第四半导体区域的上表面处。
2.根据权利要求1所述的半导体器件，包括: 形成在所述第一半导体区域中并且根据由所述转移晶体管转移的电荷来放大信号的放大晶体管； 形成在所述第一半导体区域中并且选择所述放大晶体管的选择晶体管；以及 形成在所述第一半导体区域中并且擦除所述光电二极管中的电荷的复位晶体管， 其中，所述放大晶体管包括: 通过第三栅极绝缘膜形成在所述第一半导体区域上方的第三栅电极； 形成在所述第一半导体区域中的作为源极区域或漏极区域的第五半导体区域；以及 由在所述第三栅电极上方形成的第二绝缘膜形成的第二膜部件， 其中，所述选择晶体管包括: 通过第四栅极绝缘膜形成在所述第一半导体区域上方的第四栅电极； 形成在所述第一半导体区域中的作为源极区域或漏极区域的第六半导体区域；以及 由在所述第四栅电极上方形成的第三绝缘膜形成的第三膜部件， 其中，所述复位晶体管包括: 通过第五栅极绝缘膜形成在所述第一半导体区域上方的第五栅电极； 形成在所述第一半导体区域中的作为源极区域或漏极区域的第七半导体区域；以及 由在所述第五栅电极上方形成的第四绝缘膜形成的第四膜部件， 其中，以覆盖所述放大晶体管、所述选择晶体管以及所述复位晶体管的方式形成所述层间绝缘膜。 其中，在所述第五半导体区域的上表面处形成第三金属硅化物层， 其中，在所述第六半导体区域的上表面处形成第四金属硅化物层，且 其中，在所述第七半导体区域的上表面处形成第五金属硅化物层。
3.根据权利要求1所述的半导体器件，包括: 形成在所述第一半导体区域中并且根据由所述转移晶体管转移的电荷来放大信号的放大晶体管； 形成在所述第一半导体区域中并且选择所述放大晶体管的选择晶体管；以及 形成在所述第一半导体区域中并且擦除所述光电二极管中的电荷的复位晶体管， 其中，所述放大晶体管包括: 通过第三栅极绝缘膜形成在所述第一半导体区域上方的第三栅电极；以及 形成在所述第一半导体区域中的作为源极区域或漏极区域的第五半导体区域， 其中，所述选择晶体管包括: 通过第四栅极绝缘膜形成在所述第一半导体区域上方的第四栅电极；以及 形成在所述第一半导体区域中的作为源极区域或漏极区域的第六半导体区域， 其中，所述复位晶体管包括: 通过第五栅极绝缘膜形成在所述第一半导体区域上方的第五栅电极；以及 形成在所述第一半导体区域中的作为源极区域或漏极区域的第七半导体区域， 其中，以覆盖所述放大晶体管、所述选择晶体管以及所述复位晶体管的方式形成所述层间绝缘膜， 其中，在所述第三栅电极的上表面处形成第三金属硅化物层， 其中，在所述第五半导体区域的上表面处形成第四金属硅化物层， 其中，在所述第四栅电极的上表面处形成第五金属硅化物层， 其中，在所述第六半导体区域的上表面处形成第六金属硅化物层， 其中，在所述第五栅电极的上表面处形成第七金属硅化物层，且 其中，在所述第七半导体区域的上表面处形成第八金属硅化物层。
4.根据权利要求1所述的半导体器件，包括: 在所述第一区域中的所述半导体衬底的第一主表面处以阵列形成的多个像素， 其中，每个像素包括: 所述光电二极管；以及 所述转移晶体管，且 其中，所述第二半导体区域形成在所述第二区域中，所述第二区域是所述第一区域的周围区域。
5.根据权利要求1所述的半导体器件， 其中，所述第一膜部件包括: 由所述第一绝缘膜形成的第五膜部件；以及 由在所述第五膜部件的侧表面处形成的第五绝缘膜形成的第一侧壁部件，且 其中，所述第一绝缘膜的膜厚度大于所述第五绝缘膜的膜厚度。
6.根据权利要求1所述的半导体器件， 其中，从所述半导体衬底的第一主表面到所述第三半导体区域的与所述第一主表面一侧相对的表面的距离大于所述第一栅电极的膜厚度。
7.根据权利要求1所述的半导体器件， 其中，所述转移晶体管包括第八半导体区域，所述第八半导体区域是在所述第一半导体区域的布置在所述第一栅电极的与所述第一侧相对的第二侧的第二部分处形成的漏极区域。
8.根据权利要求1所述的半导体器件， 其中，所述第一绝缘膜由硅氧化物膜、硅氮化物膜或硅氮氧化物膜形成。
9.一种制造半导体器件的方法，包括下列步骤: (^)提供半导体衬底； (^)在所述半导体衬底的第一主表面一侧的第一区域中形成第一导电类型的第一半导体区域； (0)在所述半导体衬底的第一主表面一侧的第二区域中形成第二半导体区域； ((1)通过第一栅极绝缘膜在所述第一半导体区域上方并且在所述第二半导体区域上方形成第一导电膜； (6)在所述第一导电膜的形成在所述第一半导体区域上方的部分上形成由第一绝缘膜形成的第一膜部件，并且在所述第一导电膜的形成在所述第二半导体区域上方的部分上形成由第二绝缘膜形成的第二膜部件； (^)在所述步骤(6)之后，蚀刻所述第一导电膜，由此保留所述第一导电膜的被所述第一膜部件覆盖的部分，形成第一栅电极，并且保留所述第一导电膜的被所述第二膜部件覆盖的部分，形成第二栅电极； (8)通过离子注入法，以与所述第一栅电极对准的方式，在所述第一半导体区域的布置于所述第一栅电极的第一侧的第一部分内形成与所述第一导电类型不同的第二导电类型的第三半导体区域，由此形成包括所述第一半导体区域和所述第三半导体区域的光电二极管； 00在所述步骤之后，去除所述第二膜部件； (1)在所述第一半导体区域的布置于所述第一栅电极的与其所述第一侧相对的第二侧的第二部分处形成作为漏极区域的第四半导体区域，由此形成包括所述第一栅电极、所述第四半导体区域以及所述第一膜部件的转移晶体管，并且转移由所述光电二极管形成的电荷； 0)在所述步骤00之后，在所述第二半导体区域中形成作为源极区域或漏极区域的第五半导体区域，由此形成包括所述第二栅电极和所述第五半导体区域的第一晶体管； 00在所述第二栅电极的上表面处形成第一金属硅化物层，并且在所述第五半导体区域的上表面处形成第二金属硅化物层；以及 (1)在所述步骤00之后，以覆盖所述转移晶体管和所述第一晶体管的方式形成层间绝缘膜， 其中，所述第一绝缘膜的膜厚度大于所述第二绝缘膜的膜厚度。
10.根据权利要求9所述的制造半导体器件的方法， 其中，在所述步骤(6)中，在所述第一导电膜的形成在所述第一半导体区域上方的部分上方，第三膜部件、第四膜部件和第五膜部件每个分别由所述第一绝缘膜形成，且 其中，在所述步骤化)中，通过蚀刻所述第一导电膜，留下所述第一导电膜的被所述第三膜部件覆盖的部分，由此形成第三栅电极，留下所述第一导电膜的被所述第四膜部件覆盖的部分，由此形成第四栅电极，并且留下所述第一导电膜的被所述第五膜部件覆盖的部分，由此形成第五栅电极， 用于制造半导体器件的所述方法还包括下列步骤: (111)在所述第一半导体区域中形成作为源极区域或漏极区域的第六半导体区域，由此形成包括所述第三栅电极、所述第六半导体区域以及所述第三膜部件的放大晶体管，并且根据由所述转移晶体管转移的电荷来放大信号； 00在所述第一半导体区域中形成作为源极区域或漏极区域的第七半导体区域，由此形成包括所述第四栅电极、所述第七半导体区域以及所述第四膜部件的选择晶体管，并且选择所述放大晶体管； (0)在所述第一半导体区域中形成作为源极区域或漏极区域的第八半导体区域，由此形成包括所述第五栅电极、所述第八半导体区域以及所述第五膜部件的复位晶体管，并且擦除所述光电二极管中的电荷； (1))在所述第六半导体区域的上表面处形成第三金属硅化物层； (^)在所述第七半导体区域的上表面处形成第四金属硅化物层；以及 (1-)在所述第八半导体区域的上表面处形成第五金属硅化物层， 其中，在所述步骤(1)中，以覆盖所述放大晶体管、所述选择晶体管以及所述复位晶体管的方式形成所述层间绝缘膜。
11.根据权利要求9所述的制造半导体器件的方法， 其中，在所述步骤(6)中，在所述第一导电膜的形成在所述第一半导体区域上方的部分上方，形成第三膜部件、第四膜部件和第五膜部件，其每个分别由所述第一绝缘膜形成，其中，在所述步骤化)中，通过蚀刻所述第一导电膜，留下所述第一导电膜的被所述第三膜部件覆盖的部分，由此形成第三栅电极，留下所述第一导电膜的被所述第四膜部件覆盖的部分，由此形成第四栅电极，并且留下所述第一导电膜的被所述第五膜部件覆盖的部分，由此形成第五栅电极，且 其中，在所述步骤00中，所述第三膜部件、所述第四膜部件以及所述第五膜部件被去除， 用于制造半导体器件的所述方法还包括下列步骤: (111)在所述步骤00之后，在所述第一半导体区域中形成作为源极区域或漏极区域的第六半导体区域，由此形成包括所述第三栅电极和所述第六半导体区域的放大晶体管，并且根据由所述转移晶体管转移的电荷来放大信号； 00在所述步骤00之后，在所述第一半导体区域中形成作为源极区域或漏极区域的第七半导体区域，由此形成包括所述第四栅电极和所述第七半导体区域的选择晶体管，并且选择所述放大晶体管； (0)在所述步骤00之后，在所述第一半导体区域中形成作为源极区域或漏极区域的第八半导体区域，由此形成包括所述第五栅电极和所述第八半导体区域的复位晶体管，并且擦除所述光电二极管中的电荷； (1))在所述第三栅电极的上表面处形成第三金属硅化物层，并且在所述第六半导体区域的上表面处形成第四金属硅化物层； (^)在所述第四栅电极的上表面处形成第五金属硅化物层，并且在所述第七半导体区域的上表面处形成第六金属娃化物层； 以及 (1-)在所述第五栅电极的上表面处形成第七金属硅化物层，并且在所述第八半导体区域的上表面处形成第八金属硅化物层， 其中，在所述步骤(1)中，以覆盖所述放大晶体管、所述选择晶体管以及所述复位晶体管的方式形成所述层间绝缘膜。
12.根据权利要求9所述的制造半导体器件的方法， 其中，所述步骤(6)包括下列步骤: (61)在所述第一导电膜上方形成所述第一绝缘膜； (02)图案化所述第一绝缘膜，由此在所述第一导电膜的形成在所述第一半导体区域上方的部分上方形成由所述第一绝缘膜形成的第六膜部件，并且去除在所述第一导电膜的形成在所述第二半导体区域上方的部分上方的所述第一绝缘膜； (03)在所述第一导电膜上方，包括在所述第六膜部件上方，形成所述第二绝缘膜； (64)在所述第一区域中蚀刻所述第二绝缘膜，由此在所述第六膜部件的侧表面处保留所述第二绝缘膜，形成第一侧壁部件，并且形成包括所述第六膜部件和所述第一侧壁部件的所述第一膜部件；以及 (65)在所述第二区域中图案化所述第二绝缘膜，由此在所述第一导电膜的形成在所述第二半导体区域上方的部分上方形成由所述第二绝缘膜形成的所述第二膜部件。
13.根据权利要求9所述的制造半导体器件的方法， 其中，所述步骤(8)包括下列步骤: (81)在所述半导体衬底上方，包括在所述第一膜部件上方和在所述第二膜部件上方，形成抗蚀剂膜； (拉)形成穿透所述抗蚀剂膜并且到达所述第一半导体区域的第一部分的第一开口 ；以及 (的)通过离子注入法与所述第一栅电极对准地在暴露于所述第一开口的底部的所述第一部分内形成所述第三半导体区域，由此形成包括所述第一半导体区域和所述第三半导体区域的所述光电二极管， 其中，在所述步骤(拉)中形成的所述第一开口中，所述第一膜部件的形成在所述第一栅电极的第一侧的末端上方的部分的上表面被暴露。
14.根据权利要求9所述的制造半导体器件的方法， 其中，在步骤(8)中，形成所述第三半导体区域使得从所述半导体衬底的第一主表面到所述第三半导体区域的与所述第一主表面一侧相对的表面的距离大于所述第一栅电极的膜厚度。
15.根据权利要求9所述的制造半导体器件的方法， 其中，所述第一绝缘膜由硅氧化物膜、硅氮化物膜或硅氮氧化物膜形成。
【文档编号】H01L21/027GK104465684SQ201410464770
【公开日】2015年3月25日 申请日期:2014年9月12日 优先权日:2013年9月13日
【发明者】神野健 申请人:瑞萨电子株式会社