技术领域本发明是关于一种具有与非(NAND，NotAND)型存储单元(memorycell)的闪速存储器(flashmemory)，特别是关于一种存储器阵列(memoryarray)的布局(layout)结构及编程(program)，尤其涉及一种半导体存储装置及其制造方法。
背景技术：
NAND型闪速存储器具有存储单元阵列，该存储单元阵列形成有多个将存储单元串联连接而成的NAND串。典型的NAND串具有：串联连接的多个存储单元；位线选择晶体管，串联连接于多个存储单元的其中一个端部；以及源极线选择晶体管，串联连接于多个存储单元的另一个端部。位线选择晶体管的漏极连接于位线，源极线选择晶体管的源极连接于源极线。位线选择晶体管及源极线选择晶体管通过选择栅极线而在读出、编程、擦除动作时选择性地受到驱动(专利文献1)。专利文献1：日本专利特开2012-190501号公报。
技术实现要素：
本发明提供一种半导体存储装置及其制造方法，该半导体存储装置能够抑制编程动作时产生的漏电流，从而能够进行可靠性高的编程。图1是表示闪速存储器的NAND串的结构的电路图。如图所示，在1个存储器区块内，沿行方向排列有n个NAND串NU。图1中例示了8个NAND串。1个NAND串NU例如包括串联连接的8个存储单元MCi(i＝0、1、…、7)、连接于存储单元MC7的漏极侧的位线选择晶体管TD、及连接于存储单元MC0的源极侧的源极线选择晶体管TS。位线选择晶体管TD的漏极连接于对应的全域位线GBL，源极线选择晶体管TS的源极连接于共用的源极线SL。图2是表示现有技术的闪速存储器的存储器阵列的概略布局的平面图，图3是图2的A-A线的概略剖面图。形成在P阱内的多个NAND串沿BL1、BL2～BL8的方向排列，多个NAND串经由位线接触BCO而连接于各全域位线(图2中省略)GBL1～GBL8。多个NAND串的行方向的存储单元的各浮动栅极(图2、3中省略)通过兼作控制栅极的字线WL0～WL7而分别共用地连接。各存储单元的浮动栅极及字线WL0～WL7例如由导电性的多晶硅层所构成，各字线WL0～WL7在存储器阵列上彼此平行地延伸。当对各字线进行图案化时，其正下方的浮动栅极也同时被图案化，因此存储单元的栅极长度实质上等于字线的宽度。在行方向的位线选择晶体管TD的各栅极上，共用地连接有选择栅极线SGD，同样，在源极线选择晶体管TS的各栅极上，共用地连接有选择栅极线SGS。选择栅极线SGD、SGS例如由导电性的多晶硅层所构成。选择栅极线SGD是与字线WL7平行地延伸，选择栅极线SGS是与字线WL0平行地延伸。全域位线GBL2如图3所示，经由位线接触BCO而连接于位线选择晶体管的扩散区域，共用源极线SL经由源极线接触SCO而连接于源极线选择晶体管的扩散区域。源极线SL及全域位线GBL由导电性的多晶硅或金属层所构成。选择栅极线SGD与字线WL7的间隔(位线选择晶体管的栅极与存储单元MC7的栅极的间隔)为S1，选择栅极线SGS与字线WL0的间隔(源极线选择晶体管的栅极与存储单元MC0的栅极的间隔)为S2，各字线的间隔(NAND串方向的存储单元的间隔)为S3。为了精度良好地进行微细加工，较为理想的是间隔S1＝S2＝S3，区块内的多个NAND串的布局实质上对称。当进行编程动作时，例如对选择页面施加18V～20V的编程电压，对非选择页面施加8V～9V作为通过电压。对选择栅极线SGS施加0V，对选择栅极线SGD施加例如1.5V作为电路电压Vcc。对包含要编程的选择存储单元的位线(以下称作选择位线)施加0V，对包含禁止编程的非选择存储单元的位线(以下称作非选择位线)施加Vcc或1.5V。由此，选择存储单元的通道电位接地至0V，非选择存储单元的通道电位在位线选择晶体管被切断后响应编程电压及通过电压的施加，通过字线与通道的电容耦合而自动升压(selfboost)至例如7V～8V。如此一来，选择存储单元通过FN穿隧(tunneling)而注入电子，非选择存储单元则不注入电子。随着半导体加工技术的进步，当选择栅极线SGS与字线WL0的间隔S1、S2缩窄至纳米级程度时，因栅极引发漏极泄漏(GateInducedDrainLeakage，GIDL)引起的漏电流的问题将变得无法忽视。假定字线WL0为选择页面的情况。选择存储单元MC0的通道电位为0V，非选择存储单元MC0的通道电位为7V～8V。图4是说明现有技术的闪速存储器的编程动作时向非选择存储单元漏电流的图。对非选择存储单元MC0的字线WL0、即控制栅极14，施加18V～20V的编程电压，但由于非选择存储单元MC0的通道10的电位会自动升压至7V～8V，因此通道10与浮动栅极12间的电位差并非足以使电子得以FN注入的大小。非选择存储单元MC0的通道10及N+扩散区域16会升压至相对较高的电压，因此在通道10及扩散区域16的附近形成有一定的空乏区域。由于对选择栅极线SGS施加0V，因此在选择栅极线SGS正下方的通道20内几乎未形成空乏区域。于是，从通道20绕入的电子被吸引至具有相对较高的电压的扩散区域16，而进入扩散区域16。若间隔S2非常窄，换言之，若扩散区域16的宽度短，则进入扩散区域16中的电子穿隧栅极绝缘膜而注入非选择存储单元MC0的浮动栅极12。其结果，导致原本不编程的非选择存储单元MC0的阈值发生变动。另一方面，在对邻接于位线选择晶体管TD的字线WL7进行编程的情况下，也同样会产生因GIDL引起的问题。由于对选择栅极线SGD施加例如1.5V的电压，因此会在选择栅极线SGD正下方的通道30内形成反转层或者一定的空乏区域。因此，从通道30绕入并向扩散区域32注入的电子的量小于源极线选择晶体管的情况，非选择存储单元MC7的阈值变动不会如非选择存储单元MC0那样大。虽然可在与源极线选择晶体管及位线选择晶体管分别邻接的位置配置虚设字线(虚设单元)作为解决因GIDL引起的问题的方法，但是这样，存储器阵列的布局会变大，甚而导致芯片尺寸(chipsize)变大。本发明的目的在于：解决此种现有技术的问题，提供一种半导体存储装置，该半导体存储装置能够抑制在编程动作时产生的漏电流，从而能够进行可靠性高的编程。本发明提供一种半导体存储装置，其包括存储器阵列，上述存储器阵列包括：多个与非型的串，其中每一串包含：串联连接的多个存储单元；位线选择晶体管，连接于上述串联连接的多个存储单元的其中一端部；及源极线选择晶体管，连接于上述串联连接的多个存储单元的另一端部；多个字线，连接有多个串的行方向的多个存储单元的栅极；第一选择栅极线，连接有多个串的行方向的多个源极线选择晶体管的栅极；以及第二选择栅极线，连接有多个串的行方向的多个位线选择晶体管的栅极；其中，上述多个串中的任一串中，第一间隔大于第二间隔，所述第一间隔是源极线选择晶体管的栅极和与其邻接的字线的存储单元的栅极之间的间隔，所述第二间隔是位线选择晶体管的栅极和与其邻接的字线的存储单元的栅极之间的间隔。本发明还提供一种半导体存储装置的制造方法，其中半导体存储装置包括具有多个与非型的串的存储器阵列，上述半导体存储装置的制造方法包括：在构成存储单元的栅极的被加工膜上形成硬质遮罩的步骤；在上述硬质遮罩上形成多个光阻图案的步骤；在上述多个光阻图案的侧壁上形成间隔层的步骤；去除上述多个光阻图案的步骤；将残存的间隔层用作遮罩来蚀刻上述硬质遮罩的步骤；以及将上述硬质遮罩用作遮罩来蚀刻所述被加工膜，以形成存储单元的栅极的步骤，其中存储器阵列具有第一间隔大于第二间隔的非对称结构，上述第一间隔是源极线选择晶体管的栅极和与其邻接的存储单元的栅极之间的间隔，上述第二间隔是位线选择晶体管的栅极和与其邻接的存储单元的栅极之间的间隔。本发明还提供一种半导体存储装置的制造方法，其中半导体存储装置包括具有多个与非型的串的存储器阵列，上述半导体存储装置的制造方法包括：在构成存储单元的栅极的被加工膜上形成多个光阻图案的步骤；在包含上述多个光阻图案的整个面上形成绝缘层的步骤；在上述绝缘层上形成光阻层的步骤；以上述光阻层残存于所述绝缘层两侧的侧壁的方式蚀刻上述光阻层的步骤；去除上述绝缘层的步骤；将上述光阻图案及残存的光阻层用作遮罩来蚀刻上述被加工膜，以形成多个栅极的步骤；以及去除上述光阻图案及残存的光阻层的步骤，其中存储器阵列具有第一间隔大于第二间隔的非对称结构，上述第一间隔是源极线选择晶体管的栅极和与其邻接的存储单元的栅极之间的间隔，上述第二间隔是位线选择晶体管的栅极和与其邻接的存储单元的栅极之间的间隔。根据本发明，能够抑制在编程动作时因GIDL引起的漏电流导致非选择存储单元的阈值发生变动的现象。而且，当选择邻接于位线选择晶体管的字线时，通过加大位线选择晶体管的选择栅极线的电压，而能够抑制非选择存储单元的阈值发生变动。进而，通过仅扩大存储器阵列的其中一个第1间隔来抑制因GIDL引起的漏电流，因此能够抑制存储器阵列的布局或芯片变大。附图说明图1是表示闪速存储器的NAND串的结构的电路图；图2是表示现有技术的闪速存储器的存储器阵列的概略布局的平面图；图3是图2的A-A线的概略剖面图；图4是说明现有技术的闪速存储器的编程动作时向非选择存储单元漏电流的图；图5是表示本发明的实施例的NAND型的闪速存储器的结构的方块图；图6是表示本发明的实施例的闪速存储器的存储器阵列的概略布局的平面图；图7是图6的A-A线概略剖面图；图8是说明本发明的第2实施例的编程动作的流程；图9(A)、图9(B)、图9(C)、图9(D)、图9(E)是说明本发明的第3实施例的非对称存储器阵列的制造方法的图；图10(A)、图10(B)、图10(C)、图10(D)、图10(E)是说明本发明的第4实施例的非对称存储器阵列的制造方法的图；图11(A)、图11(B)、图11(C)、图11(D)是说明本发明的第4实施例的非对称存储器阵列的其他制造方法的图。附图标记说明：10、20、30：通道；12：浮动栅极；14：控制栅极；16：N+扩散区域；22：P阱区域；32：扩散区域；100：闪速存储器；110：存储器阵列；120：输出/输入缓冲器；130：地址寄存器；140：数据寄存器；150：控制器；160：字线选择电路；170：页面缓冲器/传感电路；180：列选择电路；190：内部电压产生电路；200、310：被加工层；210：硬质遮罩；220、300：下层膜；320：绝缘膜；330：光阻图案；Ax：行地址信息；Ay：列地址信息；BCO：位线接触；BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8：方向；BLK(0)、BLK(1)、BLK(m)：区块；C1、C2、C3：控制信号；e：电子；GBL1、GBL2、GBL7、GBL8：全域位线；L、L’、L”、S1、S2、S3、S4：间隔；MC0、MC1、MC2、MC7：存储单元；NU：NAND串；PR：光阻图案；S100、S102、S104、S106、S108：步骤；SCO：源极线接触；SGD、SGS：选择栅极线；SL：源极线；SP：间隔层；TD：位线选择晶体管；TS：源极线选择晶体管；Vers：擦除电压；Vprog：编程电压；Vread：读出电压；Vpass：通过电压；WL0、WL1、WL2、WL5、WL6、WL7：字线；W、WPR、WSP、WSP’、WHM：宽度。具体实施方式以下，参照附图来详细说明本发明的实施方式。另外，应留意的是，附图中，为了便于理解而强调表示各部分，与实际装置的比例并不相同。图5是表示本发明的实施例的NAND型的闪速存储器的结构的方块图。本实施例的闪速存储器100包括：存储器阵列110，形成有排列成行列状的多个存储单元；输入/输出缓冲器120，连接于外部输入/输出端子I/O，并保存输入/输出数据；地址寄存器130，接收来自输入/输出缓冲器120的地址数据；数据寄存器140，保存输入/输出的数据；控制器150，供给控制信号C1、C2、C3等，该控制信号C1、C2、C3等是基于来自输入/输出缓冲器120的命令数据及外部控制信号(未图示的芯片赋能或地址闩锁赋能等)来控制各部分；字线选择电路160，对来自地址寄存器130的行地址信息Ax进行解码，并基于解码结果来进行区块的选择及字线的选择等；页面缓冲器/传感电路170，保存经由位线而读出的数据，或者经由位线来保存编程数据等；列选择电路180，对来自地址寄存器130的列地址信息Ay进行解码，并基于该解码结果来进行位线的选择等；以及内部电压产生电路190，生成用于数据的读出、编程及擦除等所需的电压(编程电压Vprog、通过电压Vpass、读出电压Vread、擦除电压Vers等)。存储器阵列110具有沿列方向配置的多个区块BLK(0)、BLK(1)、…、BLK(m)。在区块的其中一个端部，配置有页面缓冲器/传感电路170。但是，页面缓冲器/传感电路170也可配置在区块的另一端部或者两侧的端部。在1个存储器区块中，如图1所示，形成有多个NAND串NU。存储单元典型的是具有金属氧化物半导体(MetalOxideSemiconductor，MOS)结构，该MOS结构包括：作为N型扩散区域的源极/漏极，形成在P阱内；穿隧氧化膜，形成在源极/漏极间的通道上；浮动栅极(电荷蓄积层)，形成在穿隧氧化膜上；以及控制栅极，隔着介电质膜而形成在浮动栅极上。当浮动栅极中未蓄积有电荷时，即写入数据“1”时，阈值处于负状态，存储单元为常开(normallyon)。当在浮动栅极中蓄积有电子时，即写入数据“0”时，阈值转变为正，存储单元为常关(normallyoff)。图6是表示本发明的实施例的闪速存储器的存储器阵列的概略布局的平面图，图7是图6的A-A线概略剖面图，在本发明之一实施例的闪速存储器的动作时对各部施加的电压示于如下表1。表1本实施例的存储器阵列如图6所示，与源极线选择晶体管的选择栅极线SGS邻接的字线WL0大幅远离选择栅极线SGS。即，源极线选择晶体管的栅极与连接于字线WL0的存储单元MC0的浮动栅极间的间隔S4大于先前的图2所示的间隔S2(S4＞S2)。更优选的是，S4＝2×S1且S1＝S3。在编程动作时，当邻接于选择栅极线SGS的字线WL0为选择页面时，对字线WL0施加编程电压。将此时的非选择存储单元MC0的情况示于图7。对选择位线供给0V，对非选择位线供给例如1.5V，对位线选择晶体管的选择栅极线SGD施加例如1.5V或比1.5V大的电压。由此，选择存储单元的通道的电位为0V，非选择存储单元MC0的通道10的电位升压至7V～8V。N+扩散区域16的电位因与通道10同样地升压，而在其附近形成空乏区域。对选择栅极线SGS施加0V，在其正下方的通道20中几乎未形成空乏区域。因此，从通道20绕入的电子会进入高电压的扩散区域16内。但是，由于扩散区域16的宽度、即选择栅极线SGS与存储单元MC0的浮动栅极的间隔S4足够大，因此进入扩散区域16内的电子会在扩散区域16内移动的过程中失去能量(energy)，从而难以容易地穿隧栅极绝缘膜。如上述般，根据本实施例，通过使邻接于源极线选择晶体管的存储单元远离源极线选择晶体管，从而能够抑制因编程动作时的GIDL引起的电子向非选择存储单元MC0的浮动栅极12的注入，从而能够抑制非选择存储单元MC0的非所需的阈值变动。接下来，对本发明的第2实施例进行说明。第1实施例中，示出了抑制源极选择晶体管侧的存储单元的因GIDL引起的阈值变动的方法，但第2实施例是有关于抑制位线选择晶体管侧的存储单元的因GIDL引起的阈值变动的方法。对选择栅极线SGD施加的电压VSGD必须是使位线选择晶体管导通的大小。例如，当对非选择位线供给的电压为Vb时，电压VSGD为比Vb+Vth(Vth为位线选择晶体管的阈值)大的值。本实施例中，通过使对位线选择晶体管的选择栅极线SGD施加的电压VSGD大于先前，而在选择栅极线SGD正下方的通道30形成充分的反转层及空乏区域。由此，P阱区域22的电子难以从通道30绕入扩散区域32，其结果，抑制非选择存储单元MC7的阈值变动。在第2实施例的优选实施方式中，当邻接于选择栅极线SGD的字线WL7为选择页面时，也可使选择栅极线SGD的电压VSGD变大。图8是说明本发明的第2实施例的编程动作时的流程。当从外部主机输入编程命令时(S100)，控制器150开始进行使编程开始的序列。继而，当从外部主机输入编程数据及地址数据时(S102)，控制器150判定要编程的页面是否相当于与位线选择晶体管邻接的页面(图7的例子中为字线WL7)(S104)。若相当于邻接的页面，则以选择栅极线SGD的电压VSGD＝V1的方式来控制字线选择电路160(S106)，若不相当于邻接的页面，则以电压VSGD＝V2的方式来控制字线选择电路160(S108)。此处，为电压V1＞V2的关系，例如V1＝3.0V、V2＝1.5V。由此，能够抑制因对位线选择晶体管侧的非选择存储单元的GIDL而引起的非所需的阈值变动。接下来，图9(A)、图9(B)、图9(C)、图9(D)、图9(E)是说明本发明的第3实施例的非对称存储器阵列的制造方法的图。这些剖面图是图6所示的位线方向(NAND串的方向)的概略剖面图。在优选的实施方式中，利用双重图案化技术来制造本实施例的存储器阵列。首先，如图9(A)所示，在被加工层200上，形成硬质遮罩210、下层膜220，在下层膜220上形成光阻图案PR。光阻图案PR具有宽度WPR，且以固定的间隔L而形成。在此，较佳的条件例如为宽度WPR：间隔L为1：3。硬质遮罩210及下层膜220例如由SiO2或Si3N4等绝缘膜构成。在其他实施方式中，下层膜220可由与硬质遮罩210相同的材料构成。此处，被加工层200构成存储单元的栅极(浮动栅极及控制栅极)，且例如由多晶硅层等构成。另外，此处虽未图示，但存储单元的栅极可与源极线选择晶体管及漏极线选择晶体管的栅极同时制造。接下来，在下层膜220以及光阻图案PR上形成具有固定膜厚的SiO2等绝缘膜之后，将该绝缘膜回蚀至平坦，由此，如图9(B)所示，在光阻图案PR两侧的侧壁上形成间隔层SP。详细而言，在下层膜220以及光阻图案PR上形成具有固定膜厚的SiO2等绝缘膜之后，利用例如干蚀刻等具有方向性的蚀刻方式(例如在图9(A)的上下方向上的蚀刻速率大于在左右方向上的蚀刻速率的蚀刻方式)将该绝缘膜回蚀至平坦后，形成于光阻图案PR的侧壁上的绝缘膜便会残留而形成间隔层SP。间隔层SP的宽度WSP可根据蚀刻条件来适当选择。在此，较佳的条件例如可以选择调整为宽度WPR：宽度WSP为1：1。接下来，如图9(C)所示，通过灰化等方式去除光阻图案PR之后，再以间隔层SP为遮罩来蚀刻下层膜220及硬质遮罩210。由于蚀刻下层膜220及硬质遮罩210时间隔层SP会一并被部分蚀刻，因此蚀刻后的间隔层SP的宽度WSP’会小于原本的宽度WSP。同理，以间隔层SP为遮罩来蚀刻下方的下层膜220及硬质遮罩210后，被蚀刻后的下层膜220及硬质遮罩210宽度也会相对地小于原本间隔层的宽度WSP而约等于蚀刻后间隔层的宽度WSP’。接下来，如图9(D)所示，使用对硬质遮罩210及被加工层200蚀刻性较差的蚀刻剂来去除间隔层SP及下层膜220，由此能够获得经图案化的硬质遮罩210，而硬质遮罩210具有宽度WHM。在本实施例中，宽度WHM等于宽度WSP’，因此会略小于宽度WSP，而硬质遮罩210之间的间隔L”则会微大于如图9(B)所示的间隔层间的间隔L’。也就是说，通过蚀刻的条件调整光阻图案PR的宽度WPR、间隔L’、L”、间隔层SP的宽度WSP、WSP’等，能够将硬质遮罩210的宽度WHM设为例如WHM＝1/2WPR或其他任意的数值。最后，如图9(E)所示，移除硬质遮罩210，便可获得经图案化的被加工层200。被加工层200具有宽度W。在本实施例中，宽度W等于宽度WHM，因此会略小于宽度WSP，而硬质遮罩210之间的间隔L”则会微大于如图9(B)所示的间隔层间的间隔L’。如上述般，根据本实施例，通过使用双重图案化技术，能够获得短通道的存储单元的栅极结构，进而能够形成线宽超过光微影步骤中的分辨率极限的存储单元。因此，能够形成高密度地集成的存储器阵列，并且能够削减存储器阵列的占有面积。在一实施例中，从图9(C)所示的步骤开始去除间隔层SP及下层膜220，以使硬质遮罩210露出，但未必限于此，也可在图9(C)的状态下，将间隔层SP一并用作为遮罩来蚀刻被加工层200。而且，如上所述，本实施例的存储器阵列具有非对称结构。使用双重图案化技术来形成非对称结构时，可采如下所述的方法。在双重图案化技术中，利用形成在光阻图案两侧的侧壁上的间隔层SP来形成硬质遮罩，因此最终形成的硬质遮罩的数量始终为2的倍数。因此，如图6所示，在1个NAND串具有8个存储单元(8根字线WL0～WL7)的情况下，借助双重图案化技术，形成9个硬质遮罩，然后，去除其中一个端部侧的1个硬质遮罩。由此，能够使字线WL0与选择栅极线SGS的间隔S4充分大于字线WL7与选择栅极线SGD的间隔S1。而且，作为与所述不同的其他方法，可通过双重图案化技术来形成8个硬质遮罩，但以形成在其中一个端部的硬质遮罩与选择栅极线SGS的间隔S4大于形成在另一个端部的硬质遮罩与选择栅极线SGD的间隔S1的方式来进行定位。接下来，图10(A)、图10(B)、图10(C)、图10(D)、图10(E)是说明本发明的第4实施例的非对称存储器阵列的制造方法的图。如图10(A)所示，在下层膜300上形成被加工层310，在被加工层310上，通过光微影步骤形成光阻图案PR。接下来，如图10(B)所示，在整个面上形成固定膜厚的绝缘膜320之后，如图10(C)所示，对绝缘膜320进行回蚀，在光阻图案PR两侧的侧面形成间隔层SP。接下来，如图10(D)所示，通过灰化等方式去除光阻图案PR，形成间隔层SP。接下来，如图10(E)所示，将间隔层SP用作遮罩来蚀刻被加工层310。这样，根据本实施例，能够通过1次光微影步骤而自对准地形成间隔层SP的遮罩图案。进而，通过适当调整光阻图案PR的宽度WPR、间隔L、间隔层SP的宽度W(可通过调整绝缘膜的成长膜厚加以调整)，能够形成比光阻图案PR的间隔(间距)还小的、例如1/2间距的间隔层SP的遮罩图案。接下来，图11(A)、图11(B)、图11(C)、图11(D)是说明本发明的第4实施例的非对称存储器阵列的其他制造方法的图。图10(A)、图10(B)的步骤之后，如图11(A)所示，在整个面上形成固定膜厚的光阻图案330。接下来，如图11(B)所示，对光阻图案330进行回蚀，进行光阻图案330残存于绝缘膜320两侧的侧壁的平坦化。接下来，如图11(C)所示，通过具有选择性的异向性蚀刻来去除露出的绝缘膜320。由此，在光阻图案PR之间形成光阻图案330。接下来，如图11(D)所示，使用光阻图案PR、330来蚀刻被加工层310，随后，通过灰化等方式去除光阻图案PR、330。其结果，形成使图10(E)的图案反转的图案。在第4实施例中，也可与第3实施例同样地形成窄间距、短通道的存储单元阵列。而且，与第3实施例时同样，使字线WL0与选择栅极线SGS的间隔S4大于字线WL7与选择栅极线SGD的间隔S1，因此删除多余地形成的其中一个端部的一个硬质遮罩，或者将其中一个端部的形成硬质遮罩的位置以距离选择栅极线SGS的间隔为S4的方式进行定位。如上所述，对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在申请专利范围书所记载的本发明的主旨的范围内，能够进行各种变形、变更。所述实施例示出了间隔S1＝S3、S4＝2×S1的例子，但这些仅为一例，本发明并不限定于此种关系。进而，所述实施例示出了在1个区块中示出8个NAND串的示例，且1个串具有8个存储单元的例子，但这些仅为一例，本发明并不限定于此。最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。