半导体器件的制造方法与流程

本发明涉及集成电路制造领域，特别涉及一种半导体器件的制造方法。

背景技术：

集成电路的制造过程通常包括前道制程(FEOL)和后道制程(BEOL)，前道制程和后道制程一般是以接触孔(contact)工艺作为分界的，接触孔工艺之前为前道制程，接触孔工艺之后(包含接触孔工艺)为后道制程。沟槽刻蚀(trench etch)是后道制程的关键步骤之一，用于形成金属互连的沟槽。由于金属层之间设置的层间膜通常是氮化硅层，因此沟槽刻蚀过程中需要对氮化硅层进行刻蚀，通过刻蚀暴露出氮化硅层下面的金属层。

目前，有些半导体器件在沟槽刻蚀之后需要保留部分氮化硅层。请结合参考图1至图6，其为现有技术的半导体器件的制造过程的结构示意图。如图1至图6所示，现有的半导体器件的制造方法包括：

步骤一：如图1所示，提供一半导体衬底110；

步骤二：如图2所示，在所述半导体衬底110上依次第一绝缘层120、第一金属层130、第二绝缘层140、第二金属层150以及第三绝缘层160，其中，所述第二绝缘层140的边缘与所述第一金属层130的边缘齐平，所述第三绝缘层160的边缘与所述第二金属层150的边缘齐平，所述第一金属层130和第二金属层150通常均由铝(AL)制成，所述第一绝缘层120、第二绝缘层140和第三绝缘层160通常均由氮化硅(SiN)制成；

步骤三：如图3所示，在所述第一绝缘层120、第二绝缘层140、第三绝缘层160以及半导体衬底110上形成等离子体增强氧化膜(Plasma Enhanced Oxide，简称PEOX)170；

步骤四：通过光刻工艺在所述等离子体增强氧化膜170上形成图形化的第一光阻层(图中未示出)；

步骤五：如图4所示，以所述图形化的第一光阻层为掩膜，通过第一次刻蚀工艺对所述等离子体增强氧化膜170进行刻蚀，以在所述等离子体增强氧化膜170中形成第一开口171和第二开口172，所述第一开口171和第二开口172的开口尺寸相同或相近，所述第一开口171的底部暴露出第一绝缘层120，所述第二开口172的底部暴露出第二绝缘层140和第三绝缘层160；

步骤五：如图5所示，去除第一光阻层之后，在所述第一开口171暴露出的第一绝缘层120和等离子体增强氧化膜170上形成图形化的第二光阻层180；

步骤六：如图6所示，以所述图形化的第二光阻层180为掩模进行第二次刻蚀工艺，以去除对所述第二开口172内的第二绝缘层140和第三绝缘层160。

步骤七：如图7所示，去除第二光阻层180，至此形成半导体器件100。

请结合参考图4和图7，所述半导体器件100包括感应区域(图中虚线圆圈所示区域)和非感应区域，所述第一开口171位于所述感应区域，所述第二开口172位于非感应区域，所述半导体器件100在沟槽刻蚀之后，非感应区域的沟槽结构中(即第二开口172内)完全去除了氮化硅，而感应区域的沟槽结构中(即第一开口171内)保留了氮化硅。

上述制造方法包括两次光刻和刻蚀，即第一次光阻涂布---第一次曝光---第一次刻蚀(即顶层通孔刻蚀)---第一次光阻剥离---第二次光阻涂布---第二次曝光---第二次刻蚀(即氮化硅刻蚀)---第二次光阻剥离。可见，现有的制造方法不但需要多次使用光阻材料，而且需要经过两次光刻和刻蚀，工艺复杂而且成本较高。

技术实现要素：

本发明的目的在于提供一种半导体器件的制造方法，以解决现有技术中沟槽刻蚀之后需要保留部分氮化硅层的半导体器件的制造工艺复杂、且制造成本高的问题。

为解决上述技术问题，本发明提供一种半导体器件的制造方法，所述半导体器件的制造方法包括：

提供一半导体衬底；

在所述半导体衬底上依次形成第一绝缘层、第一金属层、第二绝缘层、第 二金属层和第三绝缘层；

在所述第一绝缘层、第二绝缘层和第三绝缘层上形成等离子体增强氧化膜；

通过光刻工艺在所述等离子体增强氧化膜上形成图形化的光阻层，所述光刻工艺采用的掩模版中设置有第一沟槽结构和第二沟槽结构，所述第一沟槽结构的开口尺寸在所述第二沟槽结构的开口尺寸的15倍以上；以及

以所述图形化的光阻层为掩膜进行沟槽刻蚀，以形成第一沟槽结构和第二沟槽结构。

可选的，在所述的半导体器件的制造方法中，所述第一沟槽结构的底部保留有第一绝缘层，所述第二沟槽结构的底部暴露出所述第一金属层或第二金属层。

可选的，在所述的半导体器件的制造方法中，所述半导体器件包括感应区域和非感应区域，所述第一沟槽结构位于所述半导体器件的感应区域，所述第二沟槽结构位于所述半导体器件的非感应区域。

可选的，在所述的半导体器件的制造方法中，所述第一沟槽结构的底部所保留的第一绝缘层的厚度在1000埃到2000埃之间。

可选的，在所述的半导体器件的制造方法中，所述第二沟槽结构的开口尺寸在1微米到5微米之间。

可选的，在所述的半导体器件的制造方法中，所述沟槽刻蚀的工艺参数为：上电极功率在1350W到1650W之间；下电极功率在1500W到1900W之间；压力在25Mt到35Mt之间；反应气体为C₅F₈、O₂和Ar，其中，C₅F₈和O₂的流量均在14sccm到18sccm之间，Ar的流量在600sccm到1000sccm之间。

可选的，在所述的半导体器件的制造方法中，还包括：去除所述图形化的光阻层。

可选的，在所述的半导体器件的制造方法中，所述第一绝缘层、第二绝缘层和第三绝缘层均由氮化硅制成。

可选的，在所述的半导体器件的制造方法中，所述第一金属层和第二金属层均由铝制成。

可选的，在所述的半导体器件的制造方法中，所述半导体器件为硅衬底。

在本发明提供的半导体器件的制造方法中，利用刻蚀的负载效应保留第一 沟槽结构底部的部分绝缘层，通过一次光刻和刻蚀即可实现底部保留有绝缘层的第一沟槽结构和底部无绝缘层的第二沟槽结构，从而简化了工艺步骤，降低了制造成本。

附图说明

图1至图7是现有技术的半导体器件的制造过程的结构示意图；

图8是本发明实施例的半导体器件的制造过程的流程示意图；

图9至图13是本发明实施例的半导体器件的制造过程的结构示意图。

具体实施方式

以下结合附图和具体实施例对本发明提出的半导体器件的制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图8，其为本发明实施例的半导体器件的制造过程的流程示意图。如图8所示，所述半导体器件的制造方法包括如下步骤：

步骤一：提供一半导体衬底；

步骤二：所述半导体衬底上依次层叠有第一绝缘层、第一金属层、第二绝缘层、第二金属层以及第三绝缘层；

步骤三：在所述第一绝缘层、第二绝缘层和第三绝缘层上形成等离子体增强氧化膜；

步骤四：通过光刻工艺在所述等离子体增强氧化膜上形成图形化的光阻层，所述光刻工艺采用的掩模版中设置有第一沟槽结构和第二沟槽结构，所述第一沟槽结构的开口尺寸在所述第二沟槽结构的开口尺寸的15倍以上；

步骤五：以所述图形化的光阻层为掩膜进行沟槽刻蚀，以形成第一沟槽结构和第二沟槽结构。

下面将结合具体实施例和附图9至13，对本发明进行详细阐述。

首先，如图9所示，提供一半导体衬底210，所述半导体衬底210可以是硅衬底、锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底或本领域技术人员公知的其他半导体 材料衬底，本实施例中采用的是硅衬底。

接着，如图10所示，在所述半导体衬底210上依次形成第一绝缘层220、第一金属层230、第二绝缘层240、第二金属层250和以及第三绝缘层260，所述第二绝缘层240的边缘与所述第一金属层230的边缘齐平，所述第三绝缘层260的边缘与所述第二金属层250的边缘齐平。

其中，所述第一金属层230和第二金属层250均可由任何适当的金属材料所构成，包括Cu、Ni、Pt、Al或其任意组合，且通过任何适当的技术而形成，例如物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(electrochemical deposition，简称ECD)、分子束外延(molecular beam epitaxy，简称MBE)、原子层沉积(atomic layer deposition，简称ALD)、电镀(electroplating)等等。本实施例中，所述第一金属层230和第二金属层250均由铝(AL)制成。

其中，所述第一绝缘层220、第二绝缘层240和第三绝缘层260可由任何适当的绝缘材料所构成，包括SiN、SiON、SiO2或其任意组合，且通过任何适当的技术而形成，例如化学气相沉积(CVD)等等。本实施例中，所述第一绝缘层220、第二绝缘层240和第三绝缘层260均由氮化硅(SiN)制成。

接着，如图11所示，通过化学气相沉积(CVD)工艺在所述半导体衬底210上形成等离子体增强氧化膜270，所述等离子体增强氧化膜270完全覆盖所述半导体衬底210。形成所述等离子体增强氧化膜270的化学气相沉积(CVD)工艺的工艺条件为：功率在900W到1300W之间；压力在2.1Torr到2.7Torr之间；反应气体为SiH₄和N₂O，其中，SiH₄的流量在250sccm到350sccm之间，N₂O的流量在9000sccm到10000sccm之间；工艺时间在4min到8min之间。

然后，通过光刻工艺在所述等离子体增强氧化膜270上形成图形化的光阻层，所述光刻工艺采用的掩模版的版图中设置有第一沟槽结构和第二沟槽结构，所述第一沟槽结构的开口尺寸要求在所述第二沟槽结构的开口尺寸的15倍以上。

如图12所示，在光刻之后，以所述图形化的光阻层280为掩膜进行沟槽刻蚀，以形成第一沟槽结构271和第二沟槽结构272。所述沟槽刻蚀过程包括对所述等离子体增强氧化膜270进行刻蚀以及对所述等离子体增强氧化膜270下面的第一绝缘层220、第二绝缘层240和第三绝缘层260进行刻蚀，所述等离子体 增强氧化膜270的刻蚀和所述第一绝缘层220、第二绝缘层240和第三绝缘层260的刻蚀是在同一刻蚀工艺中完成的。

其中，所述沟槽刻蚀的工艺参数为：上电极功率在1350W到1650W之间；下电极功率在1500W到1900W之间；压力在25Mt到35Mt之间；反应气体为C₅F₈、氧气(O₂)和氩气(Ar)，其中，C₅F₈的流量在14sccm到18sccm之间，O₂的流量在14sccm到18sccm之间，Ar的流量在600sccm到1000sccm之间。

最后，通过剥离工艺去除所述图形化的光阻层280。如图13所示，沟槽刻蚀之后，所述半导体器件中形成了第一沟槽结构271和第二沟槽结构272，所述第一沟槽结构271的开口尺寸CD1在所述第二沟槽结构272的开口尺寸CD2的15倍以上，所述第一沟槽结构271的底部未暴露出所述半导体衬底210，所述第二沟槽结构272的底部暴露出所述第一金属层230和第二金属层250。

在刻蚀过程中，由于所述第一沟槽结构271的开口尺寸CD1与所述第二沟槽结构272的开口尺寸CD2差别很大(超过15倍)，出现了刻蚀的负载效应(loading effect)，使得所述第一沟槽结构271的刻蚀深度与所述第二沟槽结构272的刻蚀深度不一致，所述第一沟槽结构271的刻蚀深度要比所述第二沟槽结构272的刻蚀深度浅。如图13所示，刻蚀结束时所述第二沟槽结构272内的第二绝缘层240和第三绝缘层260均被去除了，而所述第一沟槽结构271内的第一绝缘层220由于刻蚀的负载效应得以保留，所述第一沟槽结构271的底部仍然保留了一定厚度的第一绝缘层220。

刻蚀的负载效应是指刻蚀工艺中大尺寸刻蚀区域(如第一沟槽结构271)的蚀刻速率比小尺寸刻蚀区域(如第二沟槽结构272)的蚀刻速率慢，即在刻蚀过程中被刻蚀物质的量(即开口尺寸)增加会导致刻蚀速度减慢的现象。沟槽刻蚀过程中，开口尺寸的大小对于刻蚀速率有很大的影响，开口尺寸的差别越大，刻蚀速率的差异越突出。

本实施例中，所述半导体器件应用于RF射频电路中的振荡器或滤波器，所述半导体器件包括感应区域和非感应区域，其中，所述第一沟槽结构271位于所述半导体器件的感应区域，所述第二沟槽结构272位于所述半导体器件的非感应区域。如图13所示，沟槽刻蚀完成之后，所述第一沟槽结构271位于所述半导体器件的感应区域(图中虚线圆圈所示区域)，所述第二沟槽结构272位于 所述半导体器件的非感应区域。

优选的，所述第二沟槽结构272的开口尺寸CD1在1微米(μm)到5微米(μm)之间。相应的，若所述第二沟槽结构272的开口尺寸CD1为1微米，则所述第一沟槽结构271的开口尺寸CD2在15微米(μm)以上；若所述第二沟槽结构272的开口尺寸CD1为5微米，则所述第一沟槽结构271的开口尺寸CD2在75微米(μm)以上。

优选的，所述第一沟槽结构271内保留的第一绝缘层220的厚度在1000埃到2000埃之间，例如，所述第一沟槽结构271内保留的第一绝缘层220的厚度为1500埃。

在本实施例提供的半导体器件的制造方法中，沟槽刻蚀过程仅包括一次光刻和刻蚀，即光阻涂布---曝光---刻蚀---光阻剥离。而传统的半导体器件的制造过程包括两次光刻和刻蚀，即第一次光阻涂布---第一次曝光和显影---第一次刻蚀(顶层通孔刻蚀)---第一次光阻剥离---第二次光阻涂布---第二次曝光和显影---第二次刻蚀(氮化硅刻蚀)---第二次光阻剥离。

由此可见，采用所述半导体器件的制造方法可以减少一次光阻涂布、一次曝光和显影、一次刻蚀和一次光阻剥离，不但能够简化工艺步骤、提高产能和良率，而且能够节省光阻的使用量、降低制造成本。

综上，在本发明实施例提供的半导体器件的制造方法中，利用刻蚀的负载效应保留第一沟槽结构底部的部分绝缘层，通过一次光刻和刻蚀即可实现底部保留有绝缘层的第一沟槽结构和底部无绝缘层的第二沟槽结构，从而简化了工艺步骤，降低了制造成本。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。