一种VDMOS器件及其制作方法与流程

本发明涉及半导体器件制造技术领域，尤其涉及一种VDMOS器件及其形成方法。

背景技术：

平面VDMOS器件有一个非常重要的参数就是EAS(单脉冲雪崩击穿能量)，雪崩击穿能量标定了器件可以容忍的瞬时过冲电压的安全值，其依赖于雪崩击穿需要消散的能量。在源极和漏极会产生较大电压尖峰的应用环境下，必须要考虑器件的雪崩能量。

一般器件的雪崩损坏有两种模式，热损坏和寄生三极管导通损坏。寄生三极管导通损坏是指器件本身存在一个寄生的三极管(外延层-体区-源区)，当器件关断时，源漏间的反向电流流经体区时，产生压降，如果此压降大于寄生三极管的开启电压，则此反向电流会因为三极管的放大作用将寄生三极管导通，导致失控，此时，栅极电压已不能关断VDMOS。

现有技术通过将深体区做的过浓或过深以减小体区电阻，达到防止寄生的三极管导通，优化EAS能力的目的，但是深体区距离沟道区较近，这样做会对器件其他参数造成影响，例如出现阔值电压(Vth)升高和漏源击穿电压(BVDss)降低等问题。

技术实现要素：

本发明实施例提供一种VDMOS器件的制作方法，用以解决现有技术中优化EAS能力的同时对器件其他参数造成影响的问题。

为实现上述目的，本发明实施例提供了如下技术方案：

一种VDMOS器件的制作方法，包括：在衬底上依次制作外延层、栅氧化层和多晶栅极；对位于相邻的所述多晶栅极之间的所述外延层进行第一次注入形成轻掺杂体区；在所述轻掺杂体区内形成源区注入区，所述源区注入区内的元素具有大原子比重大且易激活的属性；按照第一预设时间进行第一次驱入，以形成沟道区；淀积介质层并刻蚀形成重掺杂体区注入窗口，进行第三次注入在所述轻掺杂体区内形成重掺杂体区；按照第二预设时间进行第二次驱入，以增大所述重掺杂体区的体积并确保所述沟道区的长度。

其中，所述形成多晶栅极，具体为:在栅氧化层上淀积一层多晶硅层后进行刻蚀，刻穿所述多晶硅层和部分栅氧化层，形成间隔设置的多个多晶栅极。

所述在所述轻掺杂体区内形成源区注入区，具体为：在所述第一次注入之后，在位于相邻两个所述多晶栅极之间的所述外延层内进行第二次注入形成初始源区；或，在所述第一次注入之后，涂覆光刻胶并刻蚀形成源区注入窗口，进行第二次注入形成分隔成两部分的源区。

所述淀积介质层并刻蚀形成重掺杂体区注入窗口，具体包括：刻蚀所述介质层和所述初始源区，将所述初始源区分隔成两部分的源区。

进一步地，若形成N+源区时，注入元素为砷；若形成P+源区时，注入元素为二氟化硼。

较佳地，所述第一预设时间与所述第二预设时间之和等于只进行一次轻掺杂体区驱入工艺的驱入时间。

较佳地，所述第二预设时间等于所述第一预设时间。

进一步地，所述按照第一预设时间进行第一次驱入，包括:按照第一预设时间和第一预设温度，对所述轻掺杂体区进行驱入；所述第一预设时间为60～100分钟；所述第一预设温度1100～1200摄氏度。

其中，所述按照第二预设时间进行第二次驱入，包括:按照第二预设时间和第二预设温度，对所述重掺杂深体区进行驱入；所述第二预设时间为60～100分钟；所述第二预设温度为1100～1200摄氏度。

基于上述VDMOS器件的制作方法，本发明实施例还提供一种VDMOS器件，所述VDMOS器件通过如权利要求1～9任一项所述的VDMOS器件的制作方法得到。

在本发明的技术效果是：一方面采用两次注入和驱入的方式制作了轻掺杂体区和重掺杂体区，因为第二次驱入增大重掺杂体区的体积，进而增大重掺杂体区在整个体区的比重，从而减小了体区的电阻率，使得体区电阻减小；另一方面通过对两次驱入时间的控制确保了器件沟道区的长度，从而在减小体区电阻的同时不对其他的电性参数造成影响。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的VDMOS器件制作方法流程图；

图2a至图2g是本发明实施例提供的VDMOS器件的形成方法各步骤对应的剖面结构示意图；

图3a和图3b是本发明实施例提供的VDMOS器件源区的另一种制作方法。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

半导体的类型由半导体中多数载流子决定，如果多数载流子为空穴，则为P型，重掺杂的为P+型，轻掺杂的为P-型；如果多数载流子为电子，则为N型， 重掺杂的为N+型，轻掺杂的为N-型。

图1为本发明VDMOS器件的制作方法的一个实施例流程图，本实施例的方法包括：

步骤S101：在衬底上依次制作外延层、栅氧化层和多晶栅极；

步骤S102：对位于相邻的所述多晶栅极之间的所述外延层进行第一次注入形成轻掺杂体区；

步骤S103：在所述轻掺杂体区内形成源区注入区，所述源区注入区内的元素具有大原子比重大且易激活的属性；

步骤S104：按照第一预设时间进行第一次驱入，以形成沟道区；

步骤S105：淀积介质层并刻蚀形成重掺杂体区注入窗口，进行第三次注入在所述轻掺杂体区内形成重掺杂体区；

步骤S106：按照第二预设时间进行第二次驱入，以增大所述重掺杂体区的体积并确保所述沟道区的长度。

其中，所述形成多晶栅极，具体为：在栅氧化层上淀积一层多晶硅层后进行刻蚀，刻穿所述多晶硅层和部分栅氧化层，形成间隔设置的多个多晶栅极。部分栅氧化层的作用是一方面因为源区注入为大原子As或者BF2，必须要将氧化层刻蚀掉一部分，减小对源区注入离子的阻挡；另一方面可以保护外延层表面，减少注入过程中对外延层表面带来的损伤。

所述在所述轻掺杂体区内形成源区注入区有两种形成方法，一种方法是：在所述第一次注入之后，在位于相邻两个所述多晶栅极之间的所述外延层内进行第二次注入形成初始源区，再通过刻穿初始源区将其分隔成两部分，形成源区；另一种方法是：在所述第一次注入之后，涂覆光刻胶并刻蚀形成源区注入窗口，进行第二次注入形成分隔成两部分的源区。源区形成的方式有多种，在本实施例中的第二种方法，其源区形成过程相对简单，无需进行光刻确定源区注入窗口，减少工艺过程和工艺成本。

在本实施例中，一方面采用两次注入和驱入的方式制作了轻掺杂体区和重 掺杂体区，因为第二次驱入增大重掺杂体区的体积，进而增大重掺杂体区在整个体区的比重，从而减小了体区的电阻率，使得体区电阻减小；另一方面通过对两次驱入时间的控制确保了器件沟道区的长度，从而在减小体区电阻的同时不对其他的电性参数造成影响。现有技术中仅在形成轻掺杂体区时进行驱入，在形成重掺杂体区时为避免对沟道宽度的影响而不进行驱入。本实施例中恰对轻掺杂体区和重掺杂体区均进行驱入，通过控制两次驱入时间来实现减小体区电阻并确保沟道长度。两次驱入时间的具体设定需根据具体场景来进行。实施例中确保沟道长度也是视具体应用场景而定。

为了更好的理解本发明，以下结合参考图2a至图2g的又一实施例提供了一种VDMOS器件的形成方法，图2a至图2g示出了本实施例所提供的VDMOS器件的形成方法各步骤对应的剖面结构示意图。

具体的，以n型沟道为例进行说明，即体区为p型半导体，源区为n型半导体，此时仅为示例，此发明同样适用P型沟道的实施例。

如图2a所示，首先提供衬底，在衬底上依次制作外延层、栅氧化层，在栅氧化层上淀积一层多晶硅层后进行刻蚀，刻穿所述多晶硅层和部分栅氧化层，形成间隔设置的多个多晶栅极，其中栅极氧化层厚度为不等，视器件开启电压范围而定，优选为其中多晶栅极厚度从不等，优选为外延层上刻蚀留下部分栅氧化层的目的是一方面因为源区注入为大原子As或者BF2，必须要将氧化层刻蚀掉一部分，减小对源区注入离子的阻挡；另一方面可以保护外延层表面，减少注入过程中对外延层表面带来的损伤。

如图2b所示，对位于相邻的所述多晶栅极之间的所述外延层进行第一次注入形成P-体区；在所述轻掺杂体区内形成源区注入区，所述源区注入区内的元素具有大原子比重大且易激活的属性；若是n型沟道，通常源区注入元素为砷，因为砷元素的原子序数33，元素相对原子质量越大驱入过程移动的越慢，才能保证第二次驱入的时候形成确定宽度的沟道，若是P型沟道，通常源区注入二 氟化硼。通常源区注入能量在80KeV～150KeV之间，优选为120KeV，注入剂量通常为1E15/cm²～8E15/cm²，优选为6E15/cm²。通常P-体区注入元素为硼，注入能量通常在50KeV～150KeV之间，优选为80KeV，注入剂量通常为1E13/cm²～8E13/cm²个，优选为4E13/cm²个。

如图2c所示，按照第一预设时间和第一预设温度，对所述轻掺杂体区进行驱入，以形成沟道区，所述第一预设时间为60～100分钟，优选为70分钟；所述第一预设温度1100～1200摄氏度，优选为1150摄氏度，驱入(driving)工艺目的是激活所掺杂的离子，通常驱入工艺是采用高温退火处理完成。

如图2d所示，淀积一层介质层并刻蚀所述介质层和初始源区，将所述初始源区分隔成两部分的源区，形成重掺杂体区注入窗口。

如图2e所示，对重掺杂体区注入窗口进行第三次注入在所述P-体区内形成P+体区，通常注入元素为硼，注入能量为80KeV～150KeV，优选为120KeV，剂量通常为1E15/cm²-5E15/cm²，优选为2E15/cm²。

如图2f所示，按照第二预设时间和第二预设温度，对所述重掺杂深体区进行驱入，以增大所述重掺杂体区的体积并确保所述沟道区的长度，所述第二预设时间为60～100分钟，优选为70分钟；所述第二预设温度为1100～1200摄氏度，优选为1150摄氏度。由于深体区经过了高温的驱入过程，进而增大重掺杂体区在整个体区的比重，从而减小了体区的电阻率，根据电阻公式：R＝ρ*L/S，因为L/S未变化，得出体区电阻减小，同时第一预设时间与所述第二预设时间之和等于常规的轻掺杂体区驱入的预设时间(即现有技术中只进行轻掺杂体区驱入的驱入时间)，确保了沟道区与传统工艺生成的器件的沟道宽度相同，其中第二预设时间可以等于所述第一预设时间，因为这样时间易于控制，进而可以控制体区的两次驱入程度，最终保证了最终沟道的长度。

如图2g所示，在表面再淀积一层金属层，进而形成源级金属，这样VDMOS器件的一个元胞结构就如图所示，VDMOS器件就是通过上述方法步骤制作而成，最终VDMOS器件是由若干个这样的元胞组成的。

为了进一步说明方法流程图中介绍的源区的另一种制作方法，下面实施例结合图3a、图3b提供了另一种源区制作方法对应的剖面结构示意图。

如图3a所示，在表面涂敷一层光刻胶后通过显影刻蚀，形成源区的注入窗口。

如图3b所示，进行第二次注入形成分隔成两部分的源区。

以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围之内。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。