一种MOSFET器件的制作方法

本实用新型涉及半导体器件技术领域，尤其涉及一种MOSFET器件。

背景技术：

宽禁带半导体MOSFET(金属氧化物半导体三极管)器件，尤其是碳化硅MOSFET器件及氮化镓MOSFET器件是目前备受瞩目的宽禁带半导体材料功率开关器件，它的驱动电路非常简单，且与现有的功率器件驱动电路的兼容性好。

但是，宽禁带半导体MOSFET器件设计方面存在两个主要技术问题：一是沟道电子迁移率低，进而导致MOSFET的沟道电阻大的问题；二是在高温、高电场下栅氧可靠性不足的问题。

目前，对于沟道电子迁移率低的问题，解决方式主要有两种：

一是选择合适的晶向，因为不同晶向的电子迁移率不同，迁移率最大可以相差5倍，故而选择高电子迁移率的晶面上形成沟道；由于碳化硅的晶向较乱，故而高电子迁移率的晶面不好选择。

二是通过特殊的退火工艺，改善沟道界面状态，提高沟道电子迁移率；这种特殊的退火工艺操作不便。

对于沟道栅氧可靠性的问题，解决方式主要是采用特殊的栅氧材料，如AlN、AlON等材料；而仅仅靠特殊的栅氧材料不能很好地解决沟道栅氧可靠性的问题。

综上，对于现有技术而言，如何克服宽禁带半导体MOSFET器件的上述缺陷是本领域技术人员亟待解决的技术问题。

技术实现要素：

本实用新型的目的在于提供一种MOSFET器件，以解决上述问题。

为了达到上述目的，本实用新型的技术方案是这样实现的：

本实用新型提供了一种MOSFET器件，包括肖特基二极管和沟槽MOSFET。

其中，所述沟槽MOSFET由下到上依次包括N+衬底、耐压漂移区、P型体区外延层和N+源区外延层，且每相邻两层之间均紧密接触；所述沟槽MOSFET的上端中间位置开设有栅区沟槽；所述沟槽MOSFET的上端边缘位置开设有肖特基沟槽；所述栅区沟槽和所述肖特基沟槽的底面均位于所述耐压漂移区的内部；所述肖特基沟槽的深度大于所述栅区沟槽的深度。

所述沟槽MOSFET还包括栅电极；所述栅电极固定设置在所述栅区沟槽中；所述栅区沟槽与所述栅电极之间存在栅氧化层；所述栅电极高出所述栅区沟槽的部分的外围设置有栅电极绝缘保护层。

所述肖特基二极管的下端通过所述肖特基沟槽与所述沟槽MOSFET的上端配合；所述肖特基二极管与所述沟槽MOSFET的源极共用金属电极。

优选的，作为一种可实施方案，所述肖特基二极管包括中央沟槽和外凸起部；所述肖特基沟槽与所述外凸起部配合，所述中央沟槽与所述栅电极绝缘保护层配合。

优选的，作为一种可实施方式，所述耐压漂移区的顶面上还设置有N1浓掺杂外延层；所述N1浓掺杂外延层位于所述耐压漂移区与所述P型体区外延层之间。

优选的，作为一种可实施方式，所述栅区沟槽的底面位于所述N1浓掺杂外延层中。

优选的，作为一种可实施方式，所述P型体区外延层的厚度在0.1μm-1μm之间。

优选的，作为一种可实施方式，所述栅氧化层的底面厚度大于所述栅氧化层的侧面厚度。

优选的，作为一种可实施方式，所述肖特基沟槽为环形结构件。

优选的，作为一种可实施方式，所述N+衬底的厚度在5μm-500μm之间。

优选的，作为一种可实施方式，所述N+源区外延层的厚度小于1μm。

优选的，作为一种可实施方式，所述N+源区外延层的厚度为0.5μm。

与现有技术相比，本实用新型实施例的优点在于：

本实用新型提供的一种MOSFET器件，分析其主要结构可知：上述MOSFET器件主要由肖特基二极管和沟槽MOSFET组成；肖特基二极管的下端与沟槽MOSFET的上端紧密贴合。

在上述沟槽MOSFET的具体结构中，其在N+衬底上，由下而上依次延伸出耐压漂移区、P型体区外延层和N+源区外延层，且每相邻两层之间均紧密接触，以达到相互之间能够导电的目的；肖特基二极管对包围在其内部的耐压漂移区的部分区域形成一个屏蔽区。

沟槽MOSFET的上端中间位置开设有栅区沟槽，在栅区沟槽的内壁上覆盖有栅氧化层，在栅氧化层的内侧又设置有栅电极，而因栅电极高出栅区沟槽的部分的表面又覆盖有栅电极绝缘保护层，故而栅电极被栅氧化层和栅电极绝缘保护层完全包围，达到绝缘的目的。

沟槽MOSFET的上端边缘位置开设有肖特基沟槽，肖特基沟槽与肖特基二极管的下端紧密配合，形成肖特基结，肖特基沟槽的深度大于上述栅区沟槽的深度，并将上述栅区沟槽包围起来，进而，由肖特基结对栅区沟槽的底部形成电场屏蔽，降低了栅区沟槽的底部电场，改善了栅氧化层的可靠性；其中，栅区沟槽的底部位置要在耐压漂移区内，这样，才能保证沟道的结构质量以及电场屏蔽效果。

另外，肖特基二极管与沟槽MOSFET的源极要共用金属电极。

因此，本实用新型提供的MOSFET器件，无需采用特殊的栅氧材料便克服了沟道栅氧化层可靠性不足的问题，使得宽禁带半导体MOSFET器件的制造工艺更加便捷，节约了成本。

附图说明

为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型实施例提供的MOSFET器件经步骤一形成的剖视结构示意图；

图2为本实用新型实施例提供的MOSFET器件经步骤二形成的剖视结构示意图；

图3为本实用新型实施例提供的MOSFET器件经步骤三形成的剖视结构示意图；

图4为本实用新型实施例提供的MOSFET器件经步骤四形成的剖视结构示意图；

图5为本实用新型实施例提供的MOSFET器件经步骤四形成的剖视结构示意图；

图6为本实用新型实施例提供的MOSFET器件在增加N1浓掺杂外延层的情况下，经步骤一形成的剖视结构示意图；

图7为本实用新型实施例提供的MOSFET器件在增加N1浓掺杂外延层的情况下，经步骤二形成的剖视结构示意图；

图8为本实用新型实施例提供的MOSFET器件在增加N1浓掺杂外延层的情况下，经步骤三形成的剖视结构示意图；

图9为本实用新型实施例提供的MOSFET器件再增加N1浓掺杂外延层的情况下，经步骤四形成的剖视结构示意图；

图10为本实用新型实施例提供的MOSFET器件在增加N1浓掺杂外延层的情况下，经步骤五形成的剖视结构示意图；

图11为本实用新型实施例提供的MOSFET器件在增加栅氧化层的底部厚度的情况下，经步骤三形成的剖视结构示意图；

图12为本实用新型实施例提供的MOSFET器件再增加栅氧化层的底部厚度的情况下，经步骤四形成的剖视结构示意图；

图13为本实用新型实施例提供的MOSFET器件在增加栅氧化层的底部厚度的情况下，经步骤五形成的剖视结构示意图；

图14为本使用新型实施例提供的MOSFET器件在增加N1浓掺杂外延层及增加栅氧化层的底部厚度的情况下，经步骤三形成的剖视结构示意图；

图15为本实用新型实施例提供的MOSFET器件在增加N1浓掺杂外延层且增加栅氧化层的底部厚度的情况下，经步骤四形成的剖视结构示意图；

图16为本实用新型实施例提供的MOSFET器件在增加N1浓掺杂外延层且增加栅氧化层的底部厚度的情况下，经步骤五形成的剖视结构示意图。

附图标记说明：

肖特基二极管1； 沟槽MOSFET2；

外凸起部11；

N+衬底21； 耐压漂移区22； P型体区外延层23；

N+源区外延层24； 栅区沟槽25； 肖特基沟槽26；

栅电极27； 栅氧化层28； 栅电极绝缘保护层29；

N1浓掺杂外延层221； 屏蔽区222。

具体实施方式

下面将结合附图对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

下面通过具体的实施例子并结合附图对本实用新型做进一步的详细描述。

参见图1-图5，本实用新型实施例提供了一种MOSFET器件，包括肖特基二极管1和沟槽MOSFET2；

其中，沟槽MOSFET2由下到上依次包括N+衬底21、耐压漂移区22、P型体区外延层23和N+源区外延层24，且每相邻两层之间均紧密接触；沟槽MOSFET2的上端中间位置开设有栅区沟槽25；沟槽MOSFET2的上端边缘位置开设有肖特基沟槽26；栅区沟槽25和肖特基沟槽26的底面均位于耐压漂移区22的内部；肖特基沟槽26的深度大于栅区沟槽25的深度；

沟槽MOSFET2还包括栅电极27；栅电极27固定设置在栅区沟槽25中；栅区沟槽25与栅电极27之间存在栅氧化层28；栅电极27高出栅区沟槽25的部分的外围设置有栅电极绝缘保护层29；

肖特基二极管1的下端通过肖特基沟槽26与沟槽MOSFET2的上端配合；

肖特基二极管1与沟槽MOSFET2的源极共用金属电极。

本实用新型提供的一种MOSFET器件，分析其主要结构可知：上述MOSFET器件主要由肖特基二极管1和沟槽MOSFET2组成；肖特基二极管1的下端与沟槽MOSFET2的上端紧密贴合。

在上述沟槽MOSFET2的具体结构中，其最底部为N+衬底21，且由下而上依次延伸出耐压漂移区22、P型体区外延层23和N+源区外延层24，且每相邻两层之间均紧密接触，以达到相互之间能够导电的目的；肖特基二极管1对包围在其内部的耐压漂移区22的部分区域形成一个屏蔽区222。

沟槽MOSFET2的上端中间位置开设有栅区沟槽25，在栅区沟槽25的内壁上覆盖有栅氧化层28，在栅氧化层28的内侧又设置有栅电极27，而因栅电极27高出栅区沟槽25的部分的表面又覆盖有栅电极绝缘保护层29，故而栅电极27被栅氧化层28和栅电极绝缘保护层29完全包围，达到绝缘的目的。

沟槽MOSFET2的上端边缘位置开设有肖特基沟槽26，肖特基沟槽26与肖特基二极管1的下端紧密配合，形成肖特基结，肖特基沟槽26的深度大于上述栅区沟槽25的深度，并将上述栅区沟槽25包围起来，进而，由肖特基结对栅区沟槽25的底部形成电场屏蔽，降低了栅区沟槽25的底部电场，改善了栅氧化层28的可靠性；其中，栅区沟槽25的底部位置要在耐压漂移区22内，这样，才能保证沟道的结构质量以及电场屏蔽效果。

另外，肖特基二极管1与沟槽MOSFET2的源极要共用金属电极。

因此，本实用新型提供的MOSFET器件，无需采用特殊的栅氧材料便克服了沟道栅氧化层可靠性不足的问题，使得MOSFET器件的制造工艺更加便捷，节约了成本。

需要说明的是，N+即代表重掺杂的N型半导体。

上述MOSFET器件的制造方法如下：

步骤一，将一块重掺杂的N型宽禁带半导体(优选碳化硅半导体或氮化镓半导体)材料作为衬底，在其上表面进行同质N型外延形成耐压漂移区22，然后在耐压漂移区22的基础上再进行P型外延形成P型体区外延层23，最后在P型体区外延层23的基础上再进行N型重掺杂外延形成N+源区外延层24，由耐压漂移区22、P型体区外延层23和N+源区外延层24形成基体(具体参见图1)。

步骤二，在N+源区外延层24的上表面淀积沟槽刻蚀掩蔽膜，形成第一掩膜层(图中未示出)；并在第一掩膜层的表面进行光刻、刻蚀处理，进而在N+源区外延层24的中间位置处形成栅区沟槽刻蚀窗口(图中未示出)；

在栅区沟槽刻蚀窗口的位置，对基体进行刻蚀，刻蚀到耐压漂移区22的内部，形成栅区沟槽25(具体参见图2)。

步骤三，在栅区沟槽25的内壁，进行热氧化或淀积，形成栅氧化层28；

在栅氧化层28的内侧，再进行淀积，并通过光刻、刻蚀形成栅电极27；

在栅电极27的表面进行钝化层淀积，通过光刻、刻蚀形成栅电极绝缘保护层29(具体参见图3)。

步骤四，在N+源区外延层24的上表面淀积沟槽刻蚀掩蔽膜,形成第二掩膜层(图中未示出)；并在第二掩膜层的表面进行光刻、刻蚀处理，进而在N+源区外延层24的两侧边缘位置处形成肖特基沟槽刻蚀窗口(图中未示出)；

在肖特基沟槽刻蚀窗口的位置，对基体进行刻蚀，刻蚀到耐压漂移区22的内部，形成肖特基沟槽26，且肖特基沟槽26的深度要大于栅区沟槽25的深度；最终形成沟槽MOSFET2(具体参见图4)。

步骤五，在肖特基沟槽26的表面进行肖特基势垒金属淀积、退火，形成肖特基二极管1；沟槽MOSFET2与肖特基二极管1共用金属电极(具体参见图5)。

在上述MOSFET器件的制造方法中，采用宽禁带半导体(优选碳化硅半导体或氮化镓半导体)作为材料，将重掺杂的N型宽禁带半导体材料作为衬底；利用外延技术从衬底的上表面依次进行同质N型外延、P型外延和N型重掺杂外延，由下而上依次形成耐压漂移区22、P型体区外延层23和N+源区外延层24，这使得MOSFET器件的掺杂区，全部在外延片外延的过程中进行，克服了碳化硅材料的杂质掺杂、扩散困难的问题，且这种制造方法能够在现有的硅材料功率MOSFET器件的生产线上进行生产，不需购进新设备，从而节约了很大的成本。

在进行栅区沟槽25和肖特基沟槽26的刻蚀过程中，在需要进行刻蚀的基体表面淀积沟槽刻蚀掩蔽膜，尽量保证在对基体进行刻蚀时，不损坏基体其他地方的完整度；之后采用光刻、刻蚀技术依次形成栅区沟槽25和肖特基沟槽26。

栅区沟槽25形成后，在其内壁上进行热氧化或者淀积，形成栅氧化层28，需要另外加特殊材料；之后，在栅氧化层28的内侧进行淀积，并在淀积形成的结构上进行光刻、刻蚀形成栅电极27；然后，在栅电极27的表面进行钝化层淀积，并对钝化层进行光刻、刻蚀形成栅电极绝缘保护层29，栅电极绝缘保护层29将栅电极27在栅区沟槽25的上部的部分完全包围，使得栅电极27与外部结构绝缘，得到最终的沟槽MOSFET2。

最后在肖特基沟槽26上进行肖特基势垒金属淀积及退火，形成肖特基二极管1，肖特基二极管1对包围在其内部的耐压漂移区22的部分区域形成一个屏蔽区222。

在本实用新型提供的MOSFET器件的具体结构中，肖特基二极管1包括中央沟槽(图中未示出)和外凸起部11；外凸起部11用来与沟槽MOSFET2上的肖特基沟槽26配合，中央沟槽用来与沟槽MOSFET2上端的栅电极绝缘保护层29配合。

特别地，P型体区外延层23的厚度应设置在0.1μm-1μm之间，以增大MOSFET器件上的沟道电子迁移率，降低沟道电阻。

依据上述MOSFET器件的制造方法的三种改进方式，可形成如下三种结构：

参见图6、或图7、图8、图9或图10，增加N1浓掺杂外延层221的情况：

在器件结构上，N1浓掺杂外延层221设置在耐压漂移区22的顶面上，即N1浓掺杂外延层221位于耐压漂移区22与P型体区外延层23之间；另外，N1浓掺杂外延层221位于屏蔽区222内，栅区沟槽25的底面位于N1浓掺杂外延层221中，以到达如上所述的目的。

参见图11、图12或图13，增加栅氧化层28的底部厚度的情况：

在器件结构上，栅氧化层28的底部厚度要大于其侧面厚度，进而使得宽禁带半导体MOSFET器件的性能有所提高。

参见图14、图15或图16，增加N1浓掺杂外延层221与增加栅氧化层28的底部厚度的组合方案，既可降低屏蔽区222的电阻，又可提高宽禁带半导体MOSFET器件的性能。

具体的，肖特基沟槽26为环形结构件，并利用这种结构将沟槽MOSFET2的上半部分包围起来，并在耐压漂流区22中形成屏蔽区222.

特别地，N+衬底21对设置在其上的结构，起到了支撑作用，故而N+衬底21的厚度不能太薄，否则容易发生变形，可将厚度设置在5μm-500μm之间。

另外，N+源区外延层24应该尽量地薄，厚度应小于1μm；最优的，厚度选为0.5μm。

综上所述，本实用新型实施例提供的MOSFET器件，能够降低沟道电阻，增强栅氧化层的可靠性；使得宽禁带半导体MOSFET器件的性能得以提高，制造成本得以降低。所以，本实用新型实施例提供的MOSFET器件的制造方法及其器件，必将带来良好的市场前景。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。