半导体结构及其形成方法与流程

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，mosfet器件的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(sce：short-channeleffects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(finfet)。finfet中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面mosfet器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且finfet相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

但是，现有技术形成的finfet有源区电阻的性能较差。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，提高finfet有源区电阻的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法。包括如下步骤：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括用于形成器件的第一区域以及用于形成电阻的第二区域，所述鳍部的一部分位于所述第一区域，用于形成器件，为第一鳍部，所述鳍部的另一部分位于所述第二区域，用于形成电阻，为第二鳍部；在所述鳍部之间的衬底表面形成隔离层，所述隔离层包括位于所述第一鳍部之间衬底表面的 第一隔离层，以及位于所述第二鳍部之间衬底表面且覆盖所述第二鳍部的第二隔离层，所述第一隔离层的顶部低于所述第二隔离层的顶部；对所述第二鳍部进行掺杂，在所述第二鳍部内形成有源区电阻。

可选的，形成半导体基底的步骤还包括：提供初始基底；在所述基底上形成图形化的硬掩膜层；以所述硬掩模层为掩膜，刻蚀所述初始基底，形成若干分立的凸起，所述凸起为鳍部，刻蚀后的初始基底作为衬底。

可选的，在所述鳍部之间的衬底表面形成隔离层的步骤包括：在所述衬底表面形成隔离膜，所述隔离膜覆盖所述第一鳍部和第二鳍部；对所述隔离膜进行第一平坦化工艺，直至露出所述硬掩膜层顶部表面，形成初始隔离层；在所述第一平坦化工艺之后，对所述初始隔离层进行第一刻蚀工艺，直至露出所述硬掩膜层侧壁表面，在所述第二鳍部之间衬底表面形成第二隔离层；在所述第二区域的第二隔离层和硬掩膜层表面形成第一图形层；以所述第一图形层为掩膜，对所述第一区域的初始隔离层进行第二刻蚀工艺，直至露出部分所述第一鳍部的侧壁表面，在所述第一鳍部之间衬底表面形成第一隔离层；去除所述第一图形层。

可选的，所述第一平坦化工艺为化学机械研磨工艺。

可选的，所述第一刻蚀工艺、第二刻蚀工艺为干法刻蚀工艺、湿法刻蚀工艺，或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺。

可选的，所述湿法刻蚀工艺所采用的溶液为氢氟酸。

可选的，对所述第二鳍部进行掺杂的工艺为重掺杂注入工艺。

可选的，所述有源区电阻为n型有源区电阻或p型有源区电阻。

可选的，所述有源区电阻为n型有源区电阻，所述掺杂步骤使用的离子为n型离子；所述掺杂步骤的参数包括：注入的离子为磷离子、砷离子或锑离子，注入的离子能量为30kev至100kev，注入的离子剂量为1e13至3e15原子每平方厘米。

可选的，所述有源区电阻为p型有源区电阻，所述掺杂步骤使用的离子为p型离子；所述掺杂步骤的参数包括：注入的离子为硼离子、镓离子或铟 离子，注入的离子能量为8ev至40kev，注入的离子剂量为2e13至4e15原子每平方厘米。

可选的，在所述鳍部之间的衬底表面形成隔离层后，在所述第二鳍部内形成有源区电阻之前，还包括：去除所述硬掩膜层；在所述第一鳍部表面形成屏蔽氧化层，对所述第一鳍部进行阈值电压调节掺杂工艺；去除所述屏蔽氧化层；在所述第一鳍部上形成栅极结构；在所述栅极结构两侧的第一鳍部内形成应力层。

可选的，在所述第一栅极结构两侧的第一鳍部内形成应力层之后，还包括：在所述第一栅极结构两侧的应力层内形成源、漏区；采用同一步掺杂工艺形成所述源、漏区和有源区电阻；或者，掺杂形成所述有源区电阻和掺杂形成所述源、漏区为不同的掺杂工艺。

可选的，在所述第二鳍部内形成有源区电阻之后，还包括：对所述第二鳍部进行退火工艺。

可选的，所述退火工艺为快速热退火工艺。

可选的，所述快速热退火工艺的工艺参数包括：退火温度为950摄氏度至1050摄氏度，工艺时间为5秒至20秒，压强为一个标准大气压。

相应的，本发明还提供一种半导体结构，包括：衬底，包括用于形成器件的第一区域以及用于形成电阻的第二区域；鳍部，凸出于所述衬底，所述鳍部的一部分位于所述第一区域，用于形成器件，为第一鳍部，所述鳍部的另一部分位于所述第二区域，为第二鳍部，所述第二鳍部具有有源区电阻，所述有源区电阻中掺杂有离子；隔离层，包括位于所述第一鳍部之间衬底表面的第一隔离层，以及位于所述第二鳍部之间衬底表面且覆盖所述第二鳍部的第二隔离层，所述第一隔离层的顶部低于所述第二隔离层的顶部。

可选的，所述第二鳍部的宽度尺寸大于所述第一鳍部的宽度尺寸。

可选的，所述有源区电阻为n型有源区电阻或p型有源区电阻。

可选的，所述有源区电阻为n型有源区电阻，所述有源区电阻中的掺杂离子为n型离子；所述有源区电阻中的掺杂离子为磷离子、砷离子或锑离子， 掺杂离子的浓度为1e13至3e15原子每立方厘米。

可选的，所述有源区电阻为p型有源区电阻，所述有源区电阻中的掺杂离子为p型离子；所述有源区电阻中的掺杂离子为硼离子、镓离子或铟离子，掺杂离子的浓度为2e13至4e15原子每立方厘米。

与现有技术相比，本发明的技术方案具有以下优点：

本发明通过在所述第二鳍部之间的衬底表面形成覆盖所述第二鳍部的第二隔离层，在对相邻器件之间起到隔离作用的同时保护所述第二鳍部，避免所述第二鳍部暴露在所述第一鳍部的工艺环境中，从而避免所述第一鳍部的工艺对所述第二鳍部尺寸造成影响，进而提高finfet有源区电阻的性能。

可选方案中，形成所述第二隔离层时，露出部分所述硬掩膜层侧壁表面，从而使所述硬掩膜层在后续去除工艺中暴露在刻蚀环境中，从而提高去除所述硬掩膜层的效率。

附图说明

图1至图14是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。

具体实施方式

现有技术形成的finfet有源区电阻的性能较差，结合现有技术finfet半导体结构的形成方法分析其原因。所述形成方法包括以下步骤：

提供衬底，所述衬底上形成有凸出于所述衬底的鳍部，所述鳍部包括用于形成器件的第一鳍部以及用于形成有源区电阻的第二鳍部；形成所述第一鳍部和第二鳍部后，在所述衬底表面形成覆盖部分所述第一鳍部和第二鳍部侧壁表面的隔离层；在暴露出的第一鳍部和第二鳍部表面形成屏蔽氧化层，对所述第一鳍部进行阈值电压调节掺杂工艺；去除所述屏蔽氧化层，在所述第一鳍部和第二鳍部表面形成伪栅氧化层和伪栅电极层，构成伪栅结构；对所述第二鳍部进行掺杂，在所述第二鳍部内形成有源区电阻。

由于在同一道工艺中形成所述隔离层，也就是说，所述第一鳍部和第二鳍部暴露在外的部分相同，因此，在形成器件时，所述第二鳍部暴露在所述 第一鳍部的工艺环境中，其中包括屏蔽氧化层的去除、伪栅氧化层的形成等工艺，而所述工艺容易消耗鳍部而对所述第二鳍部造成损耗，导致所述第二鳍部变窄。此外，对所述第二鳍部进行掺杂以形成有源区电阻时，所述掺杂工艺容易使部分所述第二鳍部由单晶化转化为非晶化，且所述第二鳍部越窄，所述第二鳍部转化为非晶化的程度越严重，甚至导致后续难以通过退火工艺对所述第二鳍部进行修复，从而导致finfet有源区电阻的性能下降。

为了解决所述技术问题，本发明提供一种半导体器件的制造方法，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括用于形成器件的第一区域以及用于形成电阻的第二区域，所述鳍部的一部分位于所述第一区域，用于形成器件，为第一鳍部，所述鳍部的另一部分位于所述第二区域，用于形成电阻，为第二鳍部；在所述鳍部之间的衬底表面形成隔离层，所述隔离层包括位于所述第一鳍部之间衬底表面的第一隔离层，以及位于所述第二鳍部之间衬底表面且覆盖所述第二鳍部的第二隔离层，所述第一隔离层的顶部低于所述第二隔离层的顶部；对所述第二鳍部进行掺杂，在所述第二鳍部内形成有源区电阻。

本发明通过在所述第二鳍部之间的衬底表面形成覆盖所述第二鳍部的第二隔离层，在对相邻器件之间起到隔离作用的同时保护所述第二鳍部，避免所述第二鳍部暴露在所述第一鳍部的工艺环境中，从而避免所述第一鳍部的工艺对所述第二鳍部尺寸造成影响，进而提高finfet有源区电阻的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图14是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。

结合参考图1至图3，图2是图1沿aa1方向的剖面结构示意图，图3是图1沿bb1方向的剖面结构示意图。形成半导体基底，所述半导体基底包括衬底100、凸出于所述衬底100的鳍部，所述衬底100包括用于形成器件的第一区域ⅰ以及用于形成电阻的第二区域ⅱ，所述鳍部的一部分位于所述第一区域ⅰ，用于形成器件，为第一鳍部110(如图2所示)，所述鳍部的另一 部分位于所述第二区域ⅱ，用于形成电阻，为第二鳍部120(如图3所示)。

本实施例中，所述第二鳍部120用于形成有源区电阻。

所述衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部110和第二鳍部120的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底100为硅衬底，所述第一鳍部110和第二鳍部120的材料为硅。

具体地，形成所述半导体基底的步骤包括：提供初始基底，在所述基底上形成图形化的硬掩膜层300，所述硬掩膜层300的形貌、尺寸及位置与鳍部的形貌、尺寸及位置相同；以所述硬掩模层300为掩膜，刻蚀所述初始基底，形成若干分立的凸起；所述凸起为鳍部，刻蚀后的初始基底作为衬底100，所述衬底100包括用于形成器件的第一区域ⅰ以及用于形成有源区电阻的第二区域ⅱ，凸出于所述第一区域ⅰ衬底的鳍部为第一鳍部110，凸出于所述第二区域ⅱ衬底的鳍部为第二鳍部120。

本实施例中，所述第一鳍部110和所述第二鳍部120的顶部尺寸小于底部尺寸。在其他实施例中，所述第一鳍部110和第二鳍部120的侧壁还能够与衬底表面相垂直，即所述第一鳍部110和第二鳍部120的顶部尺寸等于底部尺寸。

需要说明的是，在形成所述第一鳍部110和第二鳍部120之后，保留位于所述第一鳍部110和第二鳍部120顶部表面的硬掩膜层300。所述硬掩膜层300的材料可以为氮化硅、碳氮化硅、氮化钽或氮化钛。

本实施例中，所述硬掩膜层300的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层300表面能够作为平坦化工艺的停止位置，且所述硬掩膜层300还能够起到保护所述第一鳍部110顶部和第二鳍部120顶部的作用。

需要说明的是，在初始基底上形成所述硬掩膜层300之前，还在所述初始基底上形成氧化层200，所述氧化层200作为所述硬掩膜层300的缓冲层，从而增加所述硬掩膜层300在所述第一鳍部110顶部和第二鳍部120顶部的粘附性。

本实施例中，所述氧化层200的材料为氧化硅。

结合参考图4及图5，图4为在图2基础上的示意图，图5为在图3基础上的示意图。需要说明的是，在形成所述第一鳍部110和第二鳍部120之后，还包括：在所述第一鳍部110和第二鳍部120表面形成线性氧化层101，用于修复所述第一鳍部110和第二鳍部120。

需要说明的是，在刻蚀所述初始基底形成所述第一鳍部110和第二鳍部120的过程中，刻蚀工艺容易在所述第一鳍部110和第二鳍部120表面形成凸出的棱角或使表面具有缺陷，这容易影响鳍式场效应管的器件性能。

因此，本实施例对第一鳍部110和第二鳍部120进行氧化处理以在所述第一鳍部110和第二鳍部120表面形成所述线性氧化层101。在氧化处理过程中，由于第一鳍部110和第二鳍部120凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述线性氧化层101之后，不仅第一鳍部110和第二鳍部120表面的缺陷层被去除，且凸出棱角部分也被去除，使所述第一鳍部110和第二鳍部120的表面光滑，晶格质量得到改善，避免第一鳍部110和第二鳍部120顶角尖端放电问题，有利于改善鳍式场效应管的性能。

所述氧化处理可以采用氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。所述氧化处理还会对所述衬底100表面进行氧化，因此，所述线性氧化层101还位于所述衬底100表面。本实施例中，采用issg(原位蒸汽生成，in-situstreamgeneration)氧化工艺对所述第一鳍部110和第二鳍部120进行氧化处理，形成所述线性氧化层101。

本实施例中，所述第一鳍部110和第二鳍部120的材料为硅。相应的，所述线性氧化层101的材料为氧化硅。

参考图6至图11，在所述鳍部之间的衬底100表面形成隔离层，所述隔离层包括位于所述第一鳍部110之间衬底100表面且覆盖部分所述第一鳍部110的第一隔离层111(如图10所示)，以及位于所述第二鳍部120之间衬底100表面且覆盖所述第二鳍部120的第二隔离层121(如图9所示)，所述第一隔离层111的顶部低于所述第二隔离层121的顶部。以下结合附图，对形成所述隔离层的步骤进行具体说明。

结合参考图6和图7，图6为在图4基础上的示意图，图7为在图5基础上的示意图。在所述衬底100表面形成隔离膜(未标示)，所述隔离膜覆盖所述第一鳍部110和第二鳍部120；对所述隔离膜进行第一平坦化工艺，直至露出所述硬掩膜层300顶部表面，形成初始隔离层102。

本实施例中，所述第一平坦化工艺为化学机械研磨工艺。

所述隔离膜的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离膜的材料为氧化硅。

结合参考图8和图9，图8为在图6基础上的示意图，图9为在图7基础上的示意图。在所述第一平坦化工艺之后，对所述初始隔离层102进行第一刻蚀工艺，直至露出部分所述硬掩膜层300侧壁表面，在所述第二鳍部120之间衬底100表面形成第二隔离层121(如图9所示)。

所述第二隔离层121用于保护所述第二鳍部120，避免所述第二鳍部120暴露在所述第一鳍部110的工艺环境中。本实施例中，所述隔离膜的材料为氧化硅。相应的，所述第二隔离层121的材料为氧化硅。

需要说明的是，所述第二隔离层121覆盖所述第二鳍部120及部分所述硬掩膜层300，在保护所述第二鳍部120的同时，暴露出部分所述硬掩膜层300，易于后续去除所述硬掩膜层300。

本实施例中，所述第一刻蚀工艺为湿法刻蚀工艺。所述湿法刻蚀工艺所述采用的溶液为氢氟酸。

需要说明的是，所述湿法刻蚀工艺的工艺时间不宜过长，也不宜过短。如果所述湿法刻蚀工艺的工艺时间过长，容易导致所述第二区域ⅱ衬底表面的初始隔离层102的去除量过多，从而导致所述第二鳍部120暴露在外，后续所述第一鳍部110的屏蔽氧化层去除以及伪栅氧化层形成等工艺容易消耗鳍部而对所述第二鳍部120造成损耗，使所述第二鳍部120变窄，进而影响在所述第二鳍部120形成的有源区电阻的性能；如果所述湿法刻蚀工艺的工艺时间过短，所述硬掩膜层300的去除量过少，从而导致在去除所述硬掩膜层300的工艺过程中，暴露在刻蚀环境中的硬掩膜层300过少，进而增加去除所述硬掩膜层300的难度及工艺时间，甚至难以去除所述硬掩膜层300。为 此，本实施例中，所述湿法刻蚀工艺的工艺时间为3分钟至10分钟。

结合参考图10和图11，图10为在图8基础上的示意图，图11为在图9基础上的示意图。形成所述第二隔离层121之后，在所述第一鳍部110之间衬底表面形成第一隔离层111。

所述第一隔离层111作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用。本实施例中，所述隔离膜的材料为氧化硅。相应的，所述第一隔离层111的材料为氧化硅。

具体地，形成所述第一隔离层111的步骤包括：在所述第二区域ⅱ的第二隔离层121和硬掩膜层300表面形成第一图形层400(如图11所示)；以所述第一图形层400为掩膜，对所述第一区域ⅰ的初始隔离层102(如图8所示)进行第二刻蚀工艺，直至露出部分所述第一鳍部110的侧壁表面，在所述第一鳍部110之间衬底100表面形成第一隔离层111(如图10所示)；去除所述第一图形层400。

所述第二刻蚀工艺可以为干法刻蚀工艺、湿法刻蚀工艺，或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺。本实施例中，所述第一刻蚀工艺为湿法刻蚀工艺。所述湿法刻蚀工艺所述采用的溶液为氢氟酸。所述第一图形层400的材料为光刻胶，形成所述第一隔离层111之后，采用湿法去胶或灰化工艺去除所述第一图形层400。

需要说明的是，所述第一隔离层111的厚度与所述第一鳍部110的高度之比大于等于1/4且小于等于1/2。本实施例中，所述第一隔离层111的厚度与所述第一鳍部110的高度之比为1/2。

参考图12至图14，图12为在图10基础上的示意图，图13为在图11基础上的示意图，图14为在图1基础上的示意图。对所述第二鳍部120进行掺杂，在所述第二鳍部120内形成有源区电阻。

本实施例中，对所述第二鳍部120进行掺杂的工艺为重掺杂注入工艺。所述有源区电阻为n型有源区电阻或p型有源区电阻。

具体地，所述有源区电阻为n型有源区电阻，所述掺杂步骤使用的离子为n型离子；所述掺杂步骤的参数包括：注入的离子为磷离子、砷离子或锑 离子，注入的离子能量为30kev至100kev，注入的离子剂量为1e13至3e15原子每平方厘米。

或者，所述有源区电阻为p型有源区电阻，所述掺杂步骤使用的离子为p型离子；所述掺杂步骤的参数包括：注入的离子为硼离子、镓离子或铟离子，注入的离子能量为8ev至40kev，注入的离子剂量为2e13至4e15原子每平方厘米。

需要说明的是，形成所述第一隔离层111和第二隔离层122之后，在所述第二鳍部120内形成有源区电阻之前，还包括：去除位于所述第一鳍部110顶部表面的硬掩膜层300(如图10所示)和第二鳍部120顶部表面的硬掩膜层300(如图11所示)；在所述第一鳍部110表面形成屏蔽氧化层(图未示)，以所述屏蔽氧化层作为离子注入缓冲层，对所述第一鳍部110进行阈值电压调节掺杂工艺；去除所述屏蔽氧化层；在所述第一鳍部上形成第一栅极结构112(如图12所示)；在所述第一栅极结构112两侧的第一鳍部110内形成应力层113(如图12所示)。

所述第一栅极结构112可以为伪栅结构，还可以为实际的栅极结构。本实施例中，所述第一栅极结构112为伪栅结构，所述第一栅极结构112包括伪栅氧化层(图未示)和伪栅电极层(图未示)。

由于完成所述阈值电压调节掺杂工艺之后，还需要去除所述屏蔽氧化层，其中，去除屏蔽氧化层的工艺容易对鳍部造成一定损耗，且形成伪栅氧化层的工艺需消耗部分鳍部材料，因此通过在所述第二鳍部120表面形成覆盖所述第二鳍部120的第二隔离层121，所述第二隔离层121起到保护所述第二鳍部120的作用，避免所述第二鳍部120因暴露在所述屏蔽氧化层去除以及所述伪栅氧化层形成等工艺环境中而被消耗，从而减小了对所述第二鳍部120的尺寸的影响，进而提高了所述有源区电阻的性能。

本实施例中，去除所述硬掩膜层300的工艺为湿法刻蚀工艺；所述湿法刻蚀工艺所采用的溶液为磷酸溶液。

还需要说明的是，在所述第一栅极结构112两侧的第一鳍部110内形成应力层113之后，还包括：在所述第一栅极结构112两侧的应力层113内形成 源、漏区(图未示)；可以采用同一步掺杂工艺形成所述源、漏区和有源区电阻，或者，掺杂形成所述有源区电阻和掺杂形成所述源、漏区为不同的掺杂工艺。本实施例中，掺杂形成所述有源区电阻和掺杂形成所述源、漏区为不同的掺杂工艺。

具体地，在所述第二鳍部120内形成所述有源区电阻的步骤包括：在所述第一鳍部110表面和第一隔离层111表面形成第二图形层(图未示)；以所述第二图形层未掩膜，对所述第二鳍部120进行重掺杂注入工艺；去除所述第二图形层。

本实施例中，所述第二图形层的材料为光刻胶，形成所述有源区电阻之后，采用湿法去胶或灰化工艺去除所述第二图形层。

还需要说明的是，在所述第二鳍部120内形成有源区电阻之后，还包括：对所述第二鳍部120进行退火工艺。

所述有源区电阻的掺杂工艺容易使部分所述第二鳍部120由单晶化转化为非晶化，通过所述退火工艺，可以对所述第二鳍部120进行修复，再由非晶化转化为单晶化。

本实施例中，所述退火工艺为快速热退火工艺。所述快速热退火工艺的工艺参数包括：退火温度为950摄氏度至1050摄氏度，工艺时间为5秒至20秒，压强为一个标准大气压。

继续结合参考图12至图14，本发明还提供一种采用前述形成方法形成的半导体结构，包括：

衬底100，包括用于形成器件的第一区域ⅰ以及用于形成电阻的第二区域ⅱ；

鳍部，凸出于所述衬底100，所述鳍部的一部分位于所述第一区域ⅰ，用于形成器件，为第一鳍部110，所述鳍部的另一部分位于所述第二区域ⅱ，为第二鳍部120，所述第二鳍部120具有有源区电阻，所述有源区电阻中掺杂有离子；

隔离层，包括位于所述第一鳍部110之间衬底100表面的第一隔离层111， 以及位于所述第二鳍部120之间衬底100表面且覆盖所述第二鳍部120的第二隔离层121，所述第一隔离层111的顶部低于所述第二隔离层121的顶部。

需要说明的是，所述第二鳍部120的宽度尺寸大于所述第一鳍部110的宽度尺寸。

本实施例中，所述有源区电阻为n型有源区电阻或p型有源区电阻。

当所述有源区电阻为n型有源区电阻时，所述有源区电阻中的掺杂离子为n型离子；所述有源区电阻中的掺杂离子为磷离子、砷离子或锑离子，掺杂离子的浓度为1e13至3e15原子每立方厘米。

当所述有源区电阻为p型有源区电阻时，所述有源区电阻中的掺杂离子为p型离子；所述有源区电阻中的掺杂离子为硼离子、镓离子或铟离子，掺杂离子的浓度为2e13至4e15原子每立方厘米。

由于完成所述阈值电压调节掺杂工艺之后，还需要去除所述屏蔽氧化层，其中，去除屏蔽氧化层的工艺容易对鳍部造成一定消耗，且形成所述伪栅氧化层的工艺需消耗部分鳍部材料，从而使鳍部尺寸变窄；形成所述有源区电阻的掺杂工艺容易使部分所述第二鳍部120由单晶化转化为非晶化，且所述第二鳍部120越窄，所述第二鳍部120转化为非晶化的程度越严重，甚至容易导致难以通过退火工艺对所述第二鳍部120进行修复，从而影响finfet有源区电阻的性能。本发明通过在所述第二鳍部120表面形成覆盖所述第二鳍部120的第二隔离层121，所述第二隔离层121在对相邻器件之间起到隔离作用的同时保护所述第二鳍部120，避免所述第二鳍部120因暴露在去除所述屏蔽氧化层以及形成所述伪栅氧化层的工艺环境中而被消耗，从而减小了对所述第二鳍部120的尺寸的影响，进而提高了所述有源区电阻的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。