晶体管及其形成方法与流程

本发明涉及半导体制作领域，特别涉及一种晶体管及其形成方法。

背景技术：

金属-氧化物-半导体(mos)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为nmos和pmos晶体管。

现有技术提供了一种mos晶体管的制作方法，包括：提供半导体基底，在所述半导体基底形成隔离结构，所述隔离结构之间的半导体基底为有源区，在所述有源区内形成阱区(未示出)；通过第一离子注入在阱区表面掺杂杂质离子，以调节后续形成的晶体管的阈值电压；在所述隔离结构之间的半导体基底上依次形成栅介质层和栅电极，所述栅介质层和栅电极构成栅极结构；进行氧化工艺，形成覆盖所述栅极结构的氧化层；进行浅掺杂离子注入，在栅极结构两侧的半导体基底内形成源/漏延伸区；以所述栅极结构为掩膜，对栅极结构两侧的阱区进行深掺杂离子注入，深掺杂离子注入的能量和剂量大于浅掺杂离子注入的能量和剂量，在栅极结构两侧的阱区内形成源区和漏区，所述源区和漏区的深度大于源/漏延伸区的深度。

现有技术形成的晶体管的性能仍有待提升。

技术实现要素：

本发明解决的问题是怎样提高晶体管的电流驱动能力。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：

提供半导体衬底，所述半导体衬底中形成有阱区，所述阱区中掺杂有第一类型的杂质离子；在所述半导体衬底表面上形成漏区，所述漏区掺杂有第二类型的杂质离子，第一类型与第二类型相反；在漏区的侧壁表面形成侧墙；在漏区和侧墙两侧的半导体衬底内形成凹槽；在凹槽底部的半导体衬底内形成源区，所述源区掺杂有第二类型的杂质离子；在源区表面形成隔离层；在 凹槽的侧壁表面形成栅介质层；形成栅介质层后，形成填充凹槽的栅电极。

可选的，所述凹槽的形成过程为：以所述漏区和侧墙为掩膜，刻蚀所述漏区和侧墙两侧半导体衬底，形成sigma形状的凹槽；继续刻蚀所述sigma形状的凹槽的侧壁，形成具有弧状侧壁的凹槽。

可选的，所述凹槽的形成过程为：以所述漏区和侧墙为掩膜，刻蚀所述半导体材料层和侧墙的半导体衬底，形成矩形凹槽；继续刻蚀所述矩形凹槽，使得矩形凹槽的侧壁向侧墙底部的半导体衬底延伸。

可选的，所述隔离层的材料为氮化硅。

可选的，所述隔离层的形成过程为：在源区的表面注入氮离子；进行退火工艺在源区的表面形成氮化硅材料的隔离层。

可选的，述氮离子注入时的能量为2kev～10kev，剂量为5e15～5e16/cm²。

可选的，所述退火工艺的温度600～1000℃，时间1min～30min，氛围为惰性气体。

可选的，所述源区的形成工艺为重掺杂离子注入。

可选的，重掺杂离子注入注入砷离子或磷离子时，注入的剂量为1e15～1e25atom/cm²，注入的能量为10～30kev，注入的角度为0～5度。

可选的，重掺杂离子注入注入硼离子或铟离子时，注入的剂量为2kev～10kev，注入的能量为3e14～3e15/cm²，注入的角度为0～5度。

可选的，还包括：进行浅掺杂离子注入，在凹槽底部的半导体衬底中形成轻掺杂区，所述轻掺杂区的掺杂类型与源区的掺杂类型相同，且轻掺杂区的深度小于源区的深度，轻掺杂区的杂质离子浓度小于源区的杂质离子浓度。

可选的，还包括：进行袋状离子注入，在凹槽底部的半导体衬底中形成袋状注入区，所述袋状注入区的掺杂类型与源区的掺杂类型相反。

可选的，所述漏区的形成过程：在所述半导体衬底上形成半导体材料层，所述半导体材料层包括第一部分和位于第一部分上的第二部分，所述半导体材料层中掺杂有第二类型的杂质离子，且第一部分中的杂质离子浓度小于第二部分的杂质离子浓度；刻蚀所述半导体材料层，在所述半导体衬底上形成 漏区，所述漏区包括有第一部分的半导体材料层刻蚀形成的浅掺杂区和第二部分的半导体材料层刻蚀形成的重掺杂区。

可选的，所述凹槽为分立的至少两个凹槽，分别位于在半导体材料层和侧墙两侧的半导体衬底内。

可选的，所述凹槽为一个环形凹槽，所述环形凹槽位于在漏区和侧墙两侧的半导体衬底内，且环绕漏区和侧墙底部的半导体衬底。

本发明还提供了一种晶体管，包括：

半导体衬底，所述半导体衬底中形成有阱区，所述阱区中掺杂有第一类型的杂质离子；位于半导体衬底表面上的漏区，所述漏区掺杂有第二类型的杂质离子，第一类型与第二类型相反；位于漏区的侧壁表面上的侧墙；位于漏区和侧墙两侧的半导体衬底内的凹槽；位于凹槽底部的半导体衬底中的源区，所述源区掺杂有第二类型的杂质离子；位于源区表面的隔离层；位于凹槽的侧壁表面的栅介质层；位于栅介质层和隔离层表面且填充凹槽的栅电极。

可选的，所述凹槽底部的半导体衬底中还具有浅掺杂区，所述轻掺杂区的掺杂类型与源区的掺杂类型相同，且轻掺杂区的深度小于源区的深度，轻掺杂区的杂质离子浓度小于源区的杂质离子浓度。

可选的，所述漏区包括位于半导体衬底上的浅掺杂区和位于浅掺杂区上的重掺杂区。

可选的，所述凹槽为分立的至少两个凹槽，分别位于在半导体材料层和侧墙两侧的半导体衬底内。

可选的，所述凹槽为一个环形凹槽，所述环形凹槽位于在漏区和侧墙两侧的半导体衬底内，且环绕漏区和侧墙底部的半导体衬底。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的晶体管的形成方法，在所述半导体衬底表面上形成漏区，在漏区的侧壁表面形成侧墙后；在漏区和侧墙两侧的半导体衬底内形成凹槽；在凹槽底部的半导体衬底内形成源区，所述源区掺杂有第二类型的杂质离子；在源区表面形成隔离层；在凹槽的侧壁表面形成栅介质层；形成栅介质层后， 形成填充凹槽的栅电极。凹槽侧壁的半导体衬底中可以形成多维的立体沟道区，在保证形成的晶体管占据较小的横向尺寸的同时，使得沟道区的面积增大，使得沟道区可以通过更大的驱动电流，提高了形成晶体管的电流驱动能力。另外，在凹槽内形成栅极结构，栅极结构对凹槽侧壁的半导体衬底中形成的多维的立体沟道区进行控制，提高了栅极结构对沟道区控制能力，防止漏电流的产生。

进一步，所述半导体材料层包括第一部分和位于第一部分上的第二部分，所述半导体材料层中掺杂有第二类型的杂质离子，且第一部分中的杂质离子浓度小于第二部分的杂质离子浓度，刻蚀半导体材料层的第一部分后续形成轻掺杂区，刻蚀半导体材料层的第二部分形成重掺杂区，轻掺杂区和重掺杂区构成漏区，形成轻掺杂区的目的是为了有效防止热载流子注入效应。

进一步，所述凹槽的侧壁为弧状侧壁，所述弧状侧壁向漏区底部的半导体衬底的方向凸起，凹槽的侧壁呈弧状的目的是：一方面，当在凹槽中形成栅极结构(包括位于凹槽侧壁的栅介质层和填充凹槽的栅电极)，在栅极结构上施加工作电压时，防止尖端放电；另一方面，由于侧壁是弧形的，相应的凹槽侧壁的半导体衬底中形成沟道区也是弧形的，因而本发明的晶体管可以实现与现有晶体管具有相同长度的沟道区长度的同时，减小了漏区和凹槽底部的半导体衬底中形成的源区的距离。

进一步，所述凹槽为分立的至少两个凹槽，在多个凹槽底部的半导体衬底相应的形成多个源区，在多个凹槽中相应的形成多个栅极结构，在多个凹槽的侧壁的半导体衬底中相应的形成多个沟道区，从而增加了沟道区的面积。

进一步，所述凹槽为一个环形的凹槽，所述环形凹槽位于在漏区和侧墙两侧的半导体衬底内，且环绕漏区和侧墙底部的半导体衬底，凹槽为环形时，进一步增大了沟道区的面积，提高了形成的晶体管的电流驱动能力。

本发明的晶体管，凹槽侧壁的半导体衬底中可以形成多维的立体沟道区，在保证形成的晶体管占据较小的横向尺寸的同时，使得沟道区的面积增大，使得沟道区可以通过更大的驱动电流，提高了形成晶体管的电流驱动能力。另外，在凹槽内形成栅极结构，栅极结构对凹槽侧壁的半导体衬底中形成的 多维的立体沟道区进行控制，提高了栅极结构对沟道区控制能力，防止漏电流的产生。

附图说明

图1～图11为本发明实施例晶体管形成过程的结构示意图。

具体实施方式

如背景技术所言，现有技术形成的晶体管的性能仍有待提升，比如现有技术形成的晶体管的电流驱动能力仍有待提升。

研究发现，现有技术的晶体管在工作时，在栅极结构底部的半导体衬底中形成沟道区，该沟道区为平面沟道，随着特征尺寸的不断减小，沟道区的大小(比如宽度和长度)受到现有形成的晶体管的结构的限制，因而沟道区通过的电流大小是有限制的，使得电流的驱动能力仍有限。

为此本发明提供了一种晶体管及其形成方法，在所述半导体衬底表面上形成漏区，在漏区的侧壁表面形成侧墙后；在漏区和侧墙两侧的半导体衬底内形成凹槽；在凹槽底部的半导体衬底内形成源区，所述源区掺杂有第二类型的杂质离子；在源区表面形成隔离层；在凹槽的侧壁表面形成栅介质层；形成栅介质层后，形成填充凹槽的栅电极。凹槽侧壁的半导体衬底中可以形成多维的立体沟道区，在保证形成的晶体管占据较小的横向尺寸的同时，使得沟道区的面积增大，使得沟道区可以通过更大的驱动电流，提高了形成晶体管的电流驱动能力。另外，在凹槽内形成栅极结构，栅极结构对凹槽侧壁的半导体衬底中形成的多维的立体沟道区进行控制，提高了栅极结构对沟道区控制能力，防止漏电流的产生。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1～图11为本发明实施例晶体管形成过程的结构示意图。

参考图1和图2，提供半导体衬底200，所述半导体衬底200中形成有阱区(图中未示出)，所述阱区中掺杂有第一类型的杂质离子；在所述半导体衬底200表面上形成漏区203，所述漏区203掺杂有第二类型的杂质离子，第一类型与第二类型相反。

所述半导体衬底200的材料可以为硅(si)、锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等ⅲ-ⅴ族化合物。本实施例中，所述半导体衬底200的材料为硅。本实施例中，所述半导体衬底200的材料为硅。

所述半导体衬底200内还形成有浅沟槽隔离结构205，所述浅沟槽隔离结构205用于隔离相邻的有源区。在一实施例中，所述浅沟槽隔离结构205形成过程为：刻蚀所述半导体衬底，形成沟槽；采用沉积工艺形成覆盖所述半导体衬底并填充满沟槽的隔离材料层；平坦化去除半导体衬底表面上的隔离材料层，在沟槽中形成浅沟槽隔离结构。

所述浅沟槽隔离结构205之间的半导体衬底200内形成有阱区，所述阱区掺杂有第一类型的杂质离子，可以通过离子注入工艺形成所述阱区。

在一实施例中，所述漏区203的形成过程为：在所述半导体衬底200上形成半导体材料层201，所述半导体材料层201中掺杂有第二类型的杂质离子，第二类型与第一类型相反；在所述半导体材料层201表面上形成图形化的硬掩膜层202；以所述图形化的硬掩膜层202为掩膜，刻蚀所述半导体材料层201，在所述半导体衬底200上形成漏区203。

所述漏区203位于有源区(或阱区)上方，或者位于相邻浅沟槽隔离结构205之间的半导体衬底上，所述图形化的硬掩膜层202可以为氧化硅、氮化硅或其他合适的掩膜材料。

所述半导体材料层201的材料为硅、硅锗或碳化硅。所述半导体材料层201的形成工艺为化学气相沉积。本实施例中，所述半导体材料层201的材料为硅，半导体材料层201的厚度为500～2000埃。

在化学气相沉积工艺形成半导体材料层201时可以通过原位掺杂在所述半导体材料层201中掺杂的第二类型的杂质离子。在其他实施例中，可以通 过离子注入工艺在半导体材料层中掺杂第二类型的杂质离子。

在一实施例中，所述半导体材料层201包括第一部分和位于第一部分上的第二部分，所述半导体材料层中掺杂有第二类型的杂质离子，且第一部分中的杂质离子浓度小于第二部分的杂质离子浓度，刻蚀半导体材料层的第一部分后续形成轻掺杂区，刻蚀半导体材料层的第二部分形成重掺杂区，轻掺杂区和重掺杂区构成漏区，形成轻掺杂区的目的是为了有效防止热载流子注入效应。

在一实施例中，半导体材料层201的材料为硅时，化学气相沉积工艺形成所述半导体材料层时的：腔室温度是650-800摄氏度，腔室压力是5-20torr，硅源气体为sih4或sicl2h4，硅源气体的流量是30-200sccm，化学气相沉积工艺还包括通入杂质源气体，沉积过程包括第一阶段和第二阶段，在第一阶段(从沉积开始到第一时间点)，形成半导体材料层201的第一部分，所述杂质源气体的流量为第一流量；在第二阶段(从第一时间点到第二时间点)，形成半导体材料层的第二部分，第二部分的厚度大于第一部分的厚度，所述杂质源气体为第二流量，第二流量大于第一流量，且第二阶段的持续时间大于第一阶段的持续时间，在一实施例中，所述第一流量为5～200sccm，所述第二流量为40～800sccm。以使得形成的半导体材料层201中第一部分和第二部分的后续均匀，并且第一部分和第二部分中的杂质离子浓度较为精确，并且杂质离子的分布较为均匀。

根据形成晶体管的不同，阱区和漏区203中掺杂的杂质离子的种类时不同的，当形成nnos晶体管时，所述阱区中掺杂的第一类型的杂质离子为硼离子、镓离子或铟离子中的一种或几种，所述漏区203掺杂的第二类型的杂质离子为磷离子、砷离子或锑离子中的一种或几种；当形成pmos晶体管时，所述阱区中掺杂的第一类型的杂质离子为磷离子、砷离子或锑离子中的一种或几种，所述漏区203掺杂的第二类型的杂质离子为硼离子、镓离子或铟离子中的一种或几种。

本实施例中，以形成nmos晶体管作为示例，相应的形成半导体材料层201的杂质源气体为ph3或ash3。在其他实施例中，形成pmos晶体管时，所述杂质源气体可以为bf3。

参考图3，在漏区203的侧壁表面形成侧墙204。

所述侧墙204在后续刻蚀半导体衬底形成凹槽时用于控制形成凹槽的位置，并且用于保护漏区204的侧壁。

所述侧墙204的材料可以为氮化硅、氧化硅、氮氧化硅中的一种或几种。

所述侧墙204可以为单层或多层(≥2层)堆叠结构。

本实施例中，所述侧墙204还覆盖所述图形化的硬掩膜层202的侧壁表面。

在一实施例中，所述侧墙204的形成过程为：形成覆盖所述半导体衬底200、漏区203和图像化的硬掩膜层202表面的侧墙材料层；采用无掩膜刻蚀工艺刻蚀所述侧墙材料层；在所述漏区203(和图像化的硬掩膜层202)的侧壁表面形成侧墙204。

结合掺杂图4和图5，在漏区203和侧墙204两侧的半导体衬底200内形成凹槽206。

本实施例中，形成凹槽206的目的：一方面，在形成凹槽206后，后续可以在凹槽206底部的半导体衬底中形成源区；另一方面，凹槽侧壁的半导体衬底(漏区203底部)中后续可以形成多维的立体沟道区，在保证形成的晶体管占据较小的横向尺寸的同时，使得沟道区的面积增大，使得沟道区可以通过更大的驱动电流，提高了形成晶体管的电流驱动能力；再一方面，后续在凹槽内形成栅极结构，栅极结构对凹槽侧壁的半导体衬底中形成的多维的立体沟道区进行控制，提高了栅极结构对沟道区控制能力，防止漏电流的产生。

所述凹槽206的深度小于浅沟槽隔离结构205的深度。

在一实施例中，所述凹槽206的侧壁为弧状侧壁，所述弧状侧壁向漏区203底部的半导体衬底的方向凸起，凹槽206的侧壁呈弧状的目的是：一方面，后续在凹槽中形成栅极结构(包括位于凹槽侧壁的栅介质层和填充凹槽的栅电极)，在栅极结构上施加工作电压时，防止尖端放电；另一方面，由于侧壁是弧形的，相应的凹槽侧壁的半导体衬底中形成沟道区也是弧形的，因而本 发明的晶体管可以实现与现有晶体管具有相同长度的沟道区长度的同时，减小了漏区203和凹槽206底部的半导体衬底中形成的源区的距离。

在一实施例中，具有弧状侧壁的凹槽206的形成过程为：以所述漏区203和侧墙204为掩膜，刻蚀所述漏区203和侧墙204两侧的半导体衬底200，形成sigma形状的凹槽216；继续刻蚀所述sigma形状的凹槽216的侧壁，形成具有弧状侧壁的凹槽206。

sigma形状的凹槽216的形成过程为：以所述漏区203和侧墙204为掩膜，采用各向同性的干法刻蚀工艺刻蚀漏区203和侧墙204两侧的半导体衬底200，在半导体衬底中形成矩形凹槽，在一实施例中所述干法刻蚀工艺采用的气体包括：cf4、hbr、he和o2，cf4的气体流量为20-200sccm，hbr的气体流量为50-1000sccm，he的气体流量为200-1000sccm，o2的气体流量为5-20sccm，腔室温度为40-80℃，腔室压力为5-50mtorr，射频功率为400-750w，偏置功率为0-100w，刻蚀时间为20-80s；接着采用湿法刻蚀工艺刻蚀所述矩形凹槽，形成sigma形状的凹槽216，在一实施例中，所述湿法刻蚀工艺采用对不同晶向具有不同刻蚀速率的刻蚀溶液tmah溶液或nh3.h2o溶液，tmah溶液或nh3.h2o溶液的质量百分比为1％-5％，刻蚀时间为20-80s。

继续刻蚀所述sigma形状的凹槽216的侧壁，形成具有弧状侧壁的凹槽206采用湿法刻蚀工艺，在一实施例中，所述湿法刻蚀工艺采用的刻蚀溶液为硝酸或硝酸与氢氟酸的混合溶液。

在其他实施例中，所述形成的凹槽的侧壁可以为垂直侧壁或倾斜侧墙，垂直侧壁是指凹槽的侧壁垂直与凹槽的底部表面(或衬底的表面)，倾斜侧壁是指凹槽的侧壁与凹槽的底部表面(或衬底的表面)具有一夹角。

在一实施例中，具有垂直侧壁的凹槽的形成过程为：以所述漏区和侧墙为掩膜，刻蚀所述半导体材料层和侧墙的半导体衬底，形成矩形凹槽；继续刻蚀所述矩形凹槽，使得矩形凹槽的侧壁向侧墙底部的半导体衬底延伸。

在一实施例中，所述凹槽为分立的至少两个凹槽，分别位于在半导体材料层和侧墙两侧的半导体衬底内，即所述凹槽包括分立的至少两个子凹槽，相邻子凹槽之间是不接触的，至少两个子凹槽分别位于在半导体材料层和侧 墙两侧的半导体衬底内，后续可以在多个凹槽底部的半导体衬底相应的形成多个源区，在多个凹槽中相应的形成多个栅极结构，在多个凹槽的侧壁的半导体衬底中相应的形成多个沟道区，从而增加了沟道区的面积。

本实施例中，所述凹槽206为分立的两个凹槽，具体请参考图6，包括第一子凹槽206a和第二子凹槽206b，第一凹槽206a和第二凹槽206b对称的分布在漏区203和侧墙204两侧的半导体衬底200内。

在其他实施例中，所述凹槽为一个环形的凹槽，所述环形凹槽位于在漏区和侧墙两侧的半导体衬底内，且环绕漏区和侧墙底部的半导体衬底，凹槽为环形时，进一步增大了沟道区的面积，提高了形成的晶体管的电流驱动能力，具体请参考图7，所述凹槽206为环形凹槽，环形凹槽206位于在漏区203和侧墙204两侧的半导体衬底200内，且环绕漏区203和侧墙204底部的半导体衬底200。需要说明的时，凹槽206为环形时，前述形成的浅沟槽隔离结构205也为环形，浅沟槽隔离结构205中间环绕的半导体衬底为有源区。

请参考图8，在凹槽206底部的半导体衬底200内形成源区207，所述源区207掺杂有第二类型的杂质离子。

所述源区207的形成工艺为重掺杂离子注入21，所述源区207的深度小于浅沟槽隔离结构205的深度。

在一实施例中，形成nmos晶体管时，重掺杂离子注入21注入的第二类型的杂质离子为砷离子或磷离子时，注入的剂量为1e15～1e25atom/cm²，注入的能量为10～30kev，注入的角度为0～5度。

在另一实施例中，形成pmos晶体管时，重掺杂离子注入21注入的第二类型的杂质离子为硼离子或铟离子时，注入的剂量为2kev～10kev，注入的能量为3e14～3e15/cm²，注入的角度为0～5度。

在其他实施例中，还包括：进行浅掺杂离子注入，在凹槽底部的半导体衬底中形成轻掺杂区，所述轻掺杂区的掺杂类型与源区的掺杂类型相同，且轻掺杂区的深度小于源区的深度，轻掺杂区的杂质离子浓度小于源区的杂质离子浓度，形成轻掺杂区的目的是为了有效防止热载流子注入效应。

在其他实施例中，还包括：进行袋状离子注入，在凹槽底部的半导体衬 底中形成袋状注入区，所述袋状注入区的掺杂类型与源区的掺杂类型相反，形成袋状注入区的目的是有效防止短沟道效应。

参考图9，在源区207表面形成隔离层208。

所述隔离层208的材料为氮化硅，所述隔离层208用于后续形成的栅极结构与源区207的隔离，并且防止源区207中的杂质离子向沟道区扩散。

在一实施例中，所述隔离层208的形成过程为：在源区208的表面注入氮离子；进行退火工艺在源区208的表面形成氮化硅材料的隔离层。使形成的隔离层208的位置精度较高，并且形成工艺不会对凹槽206的侧壁产生影响。

在一实施例中，所述氮离子注入时的能量为2kev～10kev，剂量为5e15～5e16/cm²，使氮离子位于源区的表面附近，并使得氮离子均匀分布，以在源区表面形成厚度均匀分布的氮化硅，注入氮离子保持较高浓度，为形成氮化硅提供足够的氮源，以致密度较高的氮化硅，所述退火工艺的温度600～1000℃，时间1min～30min，氛围为惰性气体，在退火时，氮离子与半导体衬底中的硅元素结合形成氮化硅，并使得形成的氮化硅厚度均匀且致密度较高。

在其他实施例中，所述隔离层的材料可以为氧化硅或氮氧化硅，通过向凹槽206底部的半导体衬底中注入氧离子或者氧离子和氮离子，然后进行在无氧氛围下进行退火工艺形成。

参考图10，形成隔离层208后，在凹槽206的侧壁表面形成栅介质层209。

所述栅介质层209的材料为氧化硅。

所述栅介质层209的形成工艺为热氧化工艺或炉管氧化工艺。

参考图11，形成栅介质层209后，形成填充凹槽206(参考图10)的栅电极210。

所述栅电极210的材料为多晶硅。

所述栅电极210形成工艺为化学气相沉积。

在一实施例中，所述凹槽206为分立的至少两个凹槽时，相应的每个凹 槽内形成一个栅电极，多个栅电极分别位于在半导体材料层和侧墙两侧的半导体衬底内。

在形成栅电极210时，所述多个栅电极210可以通过半导体衬底上的部分多晶硅电连接在一起，在其他实施例中，所述多个栅电极210也可以是分离的，即相邻栅电极210之间是分开的。

在其他实施例中，所述凹槽为一个环形的凹槽，相应的形成的栅电极为环形的栅电极，所述环形的栅电极位于在漏区和侧墙两侧的半导体衬底内，且环绕漏区和侧墙底部的半导体衬底。

本发明实施例还提供了一种晶体管，请参考图11，包括：

半导体衬底200，所述半导体衬底200中形成有阱区，所述阱区中掺杂有第一类型的杂质离子；

位于半导体衬底200表面上的漏区203，所述漏区203掺杂有第二类型的杂质离子，第一类型与第二类型相反；

位于漏区203的侧壁表面上的侧墙204；

位于漏区203和侧墙204两侧的半导体衬底200内的凹槽；

位于凹槽底部的半导体衬底200中的源区207，所述源区207掺杂有第二类型的杂质离子；

位于源区207表面的隔离层208；

位于凹槽的侧壁表面的栅介质层209；

位于栅介质层209和隔离层208表面且填充凹槽的栅电极210。

在一实施例中，所述凹槽底部的半导体衬底200中还具有浅掺杂区，所述轻掺杂区的掺杂类型与源区的掺杂类型相同，且轻掺杂区的深度小于源区的深度，轻掺杂区的杂质离子浓度小于源区的杂质离子浓度。

在一实施例中，所述漏区203包括位于半导体衬底上的浅掺杂区和位于浅掺杂区上的重掺杂区。

在一实施例中，所述凹槽为分立的至少两个凹槽，分别位于在半导体材 料层和侧墙两侧的半导体衬底内。

在另一实施例中，所述凹槽为一个环形凹槽，所述环形凹槽位于在漏区和侧墙两侧的半导体衬底内，且环绕漏区和侧墙底部的半导体衬底。

需要说明的是，本实施例中关于晶体管的其他限定和描述，请参考前述实施例中晶体管形成过程部分的相关限定和描述，在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。