多栅极器件及其制造方法与流程

本发明总体涉及半导体领域，更具体地，涉及多栅极器件及其制造方法。

背景技术：

电子工业已经经历了对于更小和更快电子器件的不断增大的需求，这些更小和更快电子器件能够同时支持更多、更为复杂和先进的功能。因此，在半导体工业存在制造低成本、高性能和低功耗的集成电路(IC)的持续的趋势。迄今为止，这些目标大部分已经通过按比例缩小半导体IC尺寸(例如，最小化特征尺寸)以及因此提高制造效率和减小相关成本而实现。然而，这样的按比例缩小使半导体制造工艺的复杂性加大。因此，在半导体IC和器件中的持续的进步的实现要求在半导体制造工艺和技术中的类似的进步。

最近，已经引入多栅极器件以期通过增加栅极-沟道连接来改进栅极控制、降低截止状态电流和减小短沟道效应(SCE)。已经引入的一个这样的多栅极器件是全环栅晶体管(GAA)。GAA器件的名称源于可以在沟道区周围延伸的栅极结构，从而在两侧或四侧上提供至沟道的入口。GAA器件与传统的互补金属氧化物半导体(CMOS)工艺是兼容的，以及GAA器件的结构允许它们在保持栅极控制和减小SCE的同时显著地按比例缩小。在传统的工艺中，GAA器件提供在硅纳米线中的沟道。然而，在纳米线周围的GAA器件的制造的集成可以是有挑战性的。例如，虽然现有方法在许多方面已经满意，但是关于形成应变增强、源极/漏极形成和其他部件的挑战使得现有方法并不是在所有方面都是令人满意的。

技术实现要素：

根据本发明的一个方面，提供了一种半导体器件制造的方法，包括：形成从衬底延伸的鳍，所述鳍具有源极/漏极区和沟道区，其中，所述鳍包括具有第一组分的第一外延层和位于所述第一外延层上的第二外延层，所述第二外延层具有第二组分；从所述鳍的所述源极/漏极区去除所述第二外延层以形成间隙；用介电材料填充所述间隙；以及在所述介电材料填充所述间隙的同时，在所述第一外延层的至少两个表面上生长另一外延材料以形成源极/漏极部件。

优选地，该方法还包括：在所述第一外延层下面形成第三外延层；氧化所述第三外延层以形成氧化的第三外延层；其中，所述氧化的第三外延层在所述沟道区上的栅极的下方和所述源极/漏极部件的下方。

优选地，该方法还包括：从所述鳍的所述沟道区去除所述第二外延层以形成另一间隙；以及在位于所述沟道区中的所述第一外延层上形成栅极结构，其中，在所述另一间隙中形成所述栅极结构的至少部分。

优选地，该方法还包括：在形成所述鳍之前，实施到达所述衬底内部的防穿通(APT)离子注入；以及在实施所述APT离子注入之后以及在形成所述鳍之前，在所述衬底上方沉积所述第一外延层以及在所述第一外延层上方沉积所述第二外延层。

优选地，该方法还包括：通过生长硅层来形成所述第一外延层；以及通过直接在所述硅层上生长硅锗层来形成所述第二外延层。

优选地，所述第一外延层具有第一氧化速率，所述第二外延层具有大于所述第一氧化速率的第二氧化速率。

优选地，该方法还包括：形成从所述衬底延伸以及具有源极/漏极区和沟道区的另一鳍，其中，所述另一鳍包括所述第一外延层和所述第二外延层；氧化所述另一鳍的所述第二外延层，同时硬掩模层保护所述鳍；以及在所述另一鳍的所述第一外延层上生长源极/漏极外延层，其中，所述源极/漏极外延层邻近所述氧化的第二外延层。

优选地，所述氧化的第二外延层的厚度大于所述第二外延层的厚度，从而所述第一外延层在所述另一鳍的所述沟道区中的顶面低于所述第一外延层在所述另一鳍的所述源极/漏极区中的顶面。

优选地，该方法还包括：在所述鳍上形成栅极结构，其中，所述栅极结构设置在所述沟道区中的所述第一外延层的顶部、底部和相对两侧的上方。

优选地，该方法包括：在所述沟道区中的所述第一外延层的顶部、底部和相对两侧的上方形成所述栅极结构的高k栅极介电层。

根据本发明的另一方面，提供了一种制造多栅极器件的方法，所述方法包括：生长包括第一外延层、第二外延层和第三外延层的外延层堆叠件；图案化所述外延层堆叠件以形成鳍元件；在所述鳍元件上方形成伪栅极结构；将位于所述鳍的第一区和第二区中的所述第二外延层转变成介电层，其中，所述鳍的第三区介于所述第一区和所述第二区之间，其中，所述第三区位于所述伪栅极结构下面；在转变所述第二外延层之后，去除所述伪栅极结构，从而形成沟槽；以及在所述沟槽中形成金属栅极结构，其中，所述金属栅极设置在所述第一外延层和所述第三外延层的每个的多面上。

优选地，所述转变包括氧化所述第一区中的所述第二外延层。

优选地，所述转变包括：去除位于所述第一区中的所述第二外延层以形成间隙；以及用介电材料填充所述间隙。

优选地，该方法还包括：在去除所述伪栅极结构之后，从所述鳍的所述第三区去除所述第二外延层以在所述第三区中形成间隙。

优选地，所述金属栅极结构的高k介电层设置在所述第三区中的所述间隙中。

优选地，该方法还包括：在所述第一外延层、所述第二外延层和所述第三外延层下面形成第四外延层；以及氧化所述第四外延层以形成氧化物层，其中，所述氧化物层的厚度大于所述介电层的厚度。

根据本发明的另一方面，提供了一种多栅极半导体器件，包括：鳍元件，从衬底延伸；栅极结构，在所述鳍元件的沟道区上方延伸，其中，所述鳍元件的所述沟道区包括均被所述栅极结构的部分围绕的多个沟道半导体层；以及所述鳍元件的源极/漏极区，邻近所述栅极结构，其中所述源极/漏极区包括：第一半导体层、位于所述第一半导体层上方的介电层以及位于所述介电层上方的第二半导体层。

优选地，该半导体器件还包括：第三半导体层，所述第三半导体层覆盖所述第一半导体层和所述第二半导体层以及与所述介电层的侧壁交界。

优选地，所述第一半导体层包括Si，所述介电层包括氧化的SiGe，所述第二半导体层包括Si。

优选地，所述栅极结构的高K栅极电介质设置在所述多个沟道半导体层的每个之间。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是制造根据本发明的各个方面提供的并且包括位于栅极下方的隔离区的多栅极器件及其部分的方法的流程图。

图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12A、图13、图14、图15和图16是根据图1的方法的各个方面的器件200的实施例的等距视图；

图12B和图17至图19是根据图1的方法的各个方面的器件200的实施例的对应于以上列出的各自的等距视图的截面图；

图20是根据本发明的一个或多个方面的制造多栅极器件或其部分的另一方法的流程图；

图21至图29、图30A和图31至图34是根据图20的方法的各个方面的器件200的实施例的等距视图；

图30B、图35、图36和图37是根据图20的方法的各个方面的器件的实施例的对应于以上列出的各自的等距视图的截面图；

图38是根据本发明的一个或多个方面的制造每个n型和p型多栅极器件及其部分的方法的流程图；

图39A、图40A、图41A、图42A、图43A、图44A、图45A、图46A、图47A是根据图38的方法的各个方面的第一类型的器件的实施例的等距视图；图39B、图40B、图41B、图42B、图43B、图44B、图45B、图46B、图47B是根据图38的方法的各个方面的第二类型的器件的实施例的等距视图；

图48A、图49A、图50A是根据图38的方法的各个方面的第一类型的器件的实施例的对应于以上列出的各自的等距视图的截面图；图48B、图49B、图50B根据图38的方法的各个方面的第二类型的器件的实施例的对应于以上列出的各自的等距视图的截面图；

图51是根据本发明的一个或多个方面的制造每个n型和p型多栅极器件及其部分的方法的流程图；

图52A、图53A、图54A、图55A、图56A、图57A、图58A、图59A、图60A是根据图51的方法的各个方面的第一类型的器件的实施例的等距视图；图52B、图53B、图54B、图55B、图56B、图57B、图58B、图59B、图60B是根据图51的方法的各个方面的第二类型的器件的实施例的等距视图；

图61A、图62A、图63A是根据图51的方法的各个方面的第一类型的器件的实施例的对应于以上列出的各自的等距视图的截面图；图61B、图62B、图63B根据图51的方法的各个方面的第二类型的器件的实施例的对应于以上列出的各自的等距视图的截面图；

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

也应当注意，本发明以多栅极晶体管的形式呈现实施例。多栅极晶体管包括这些晶体管，这些晶体管的栅极结构形成在沟道区的至少两侧。多栅极器件可以包括p型金属氧化物半导体器件或N金属氧化物半导体多栅极器件。在本文中，具体实例可以呈现为并且指的是FINFET(由于它们的鳍式结构)。本文也呈现了称为全环栅(GAA)器件的多栅极晶体管类型的实施例。GAA器件包括其栅极结构或栅极结构的部分形成在沟道区的四面上(例如，包围沟道区的部分)的任何器件。本文呈现的器件也包括沟道区设置在纳米线沟道、条形沟道和/或其他合适沟道结构中的实施例。本文呈现了具有与单个、连续的栅极结构相关的的一个或多个沟道区(例如，纳米线)的器件的实施例。然而，本领域中的普通技术人员将想到应用于单个沟道(例如，单个纳米线)或任何数目的沟道的教导。本领域中的普通技术人员可以意识到可以从本发明的各个方面获益的半导体器件的其他实例。

在图1中示出的是包括制造多栅极器件的半导体制造的方法100。如本文使用的，术语“多栅极器件”用于描述具有设置在器件的至少一个沟道的多侧上的至少一些栅极材料。在一些实例中，多栅极器件可以被称为具有设置在器件的至少一个沟道的至少四面上的栅极材料的GAA器件。沟道区可以被称为“纳米线”，如本文所使用的，沟道区包括具有各个几何结构(例如，圆柱形，条形)和各个尺寸的沟道区。

图2至图11、图12A和图13至图16是根据半导体器件200的实施例在图1的方法100的各个阶段的等距视图。图12B、图17和图18是与以上列出的、半导体器件200的实施例在图1的方法的各个阶段的等距视图分别相对应的截面图。与本文讨论的其他方法实施例和实例器件一样，应当理解可以通过CMOS技术工艺流程来制造半导体器件200的各部分，因此本文仅简单描述一些工艺。此外，示例性半导体器件可以包括其他的各个器件和部件，诸如其他类型的器件(诸如额外的晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、熔丝、静态随机存取存储器(SRAM)和/或其他逻辑电路等)，但是为了更好地理解本发明的发明概念，将其简化。在一些实施例中，示例性器件包括多个半导体器件(例如，晶体管)，多个半导体器件包括可以互连的PFET和NFET等。此外，如本发明提供的其他方法和示例性附图一样，应当注意方法100的工艺步骤连同结合图2至图19给出的任何描述仅仅是实例性的但是并不旨在将本发明的保护范围限制在以下权利要求所具体声明的范围之内。

方法100始于框102，提供衬底。参照图2的实例，在框102的实施例中，提供衬底202。在一些实施例中，衬底202可以是半导体衬底，诸如硅衬底。衬底202可以包括形成在半导体衬底上的导电或绝缘层的各个层。取决于本领域已知的设计需求，衬底202可以包括各个掺杂配置。例如，不同的掺杂分布(例如，n阱、p阱)可以形成在衬底202中为不同器件类型(例如，n型场效应晶体管(NFET)、p型场效应晶体管(PFET))而设计的区域中。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。衬底202通常具有介于提供不同器件类型的各区域之间的隔离部件(例如，浅沟槽隔离(STI)部件)。衬底202也包括其他半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，衬底202可选择包括外延层(epi层)，并且为了改进性能而受到应变，可以包括绝缘体上硅(SOI)结构和/或具有其他合适改进的部件。

在方法100的实施例中，在框102中，实施防穿通(APT)离子注入。例如，可以在器件的沟道区下面的区域中实施APT注入，以防止穿通或不期望的扩散。在一些实施例中，实施第一光刻(光)步骤以图案化P型APT区域，以及实施第二光刻步骤以图案化N型APT区域。例如，在一些实施例中，实施第一光刻步骤可以包括：在衬底202上方形成光刻胶层(抗蚀剂)；使光刻胶曝光于图案(例如，P型APT注入掩模)；实施曝光后烘烤工艺；以及显影光刻胶而形成图案化的光刻胶层。通过实例的方式，通过离子注入工艺注入以形成P型APT区域的P型掺杂剂可以包括硼、铝、镓、铟或其他P型受体材料。此后，在一些实施例中，可以实施第二光刻步骤，其中第二光刻步骤可以包括：在衬底202上方形成光刻胶层；将光刻胶曝光于图案(例如，N型APT注入掩模)、实施曝光后烘烤工艺；以及显影光刻胶以形成图案化的光刻胶层。通过实例的方式，通过离子注入工艺注入以形成N型APT区域的N型掺杂剂可以包括砷、磷、锑或其他N型供体材料。此外，在各个实施例中，APT注入可以具有例如在约1×10¹⁸cm^-3和1×10¹⁹cm^-3之间的高掺杂浓度。在一些实施例中，如以下讨论的，由于在经过APT注入的衬底上方随后形成隔离层(可以用作掺杂剂的扩散阻挡层)所以可以有利地使用这样高的APT掺杂剂浓度。APT注入在图2中示出为注入204。

参照图1，方法100进行至框104，其中，在衬底上生长一个或多个外延层。参考图3的实例，在框104的实施例中，在经过APT注入的衬底202上方形成外延堆叠件302。外延堆叠件302包括具有第一组分的外延层304，具有第二组分的外延层306介于外延层304之间。第一和第二组分可以是不同的。在实施例中，外延层304是SiGe，而外延层306是硅。然而，包括提供具有不同氧化速率的第一组分和第二组分的的其他实施例是可能的。例如，在各个实施例中，外延层304具有第一氧化速率，而外延层306具有小于第一氧化速率的第二氧化速率。在一些实施例中，外延层304包括SiGe并且在外延层306包括Si时，外延层306的Si氧化速率小于外延层304的SiGe氧化速率。在随后的氧化期间，如以下讨论的，外延层304的各部分可以被完全氧化，而仅外延层306可以是未被氧化的，或在一些实施例中仅稍微被氧化(例如，侧壁)。

应当注意，为了在后面的工艺步骤中易于参考，最底部外延层标记为304A。然而，在一些实施例中，外延层304A是与形成在外延层304A上方的外延层304基本上类似的材料。在实施例中，外延层304A是SiGe以及外延层304也是SiGe。在其他实施例中，外延层304A具有与外延层304和/或外延层306不同的组分。外延层304A的厚度可以大于上覆的外延层304的厚度。

外延层306及其部分可以形成多栅极器件200的沟道区。例如，外延层306可以被称为用于形成多栅极器件200(诸如GAA器件)的沟道区的“纳米线”。如下所述，这些“纳米线”也用于形成多栅极器件200的源极/漏极部件。再次，如本文所用的术语，“纳米线”指的是圆柱形以及诸如条形的其他配置的半导体层。以下进一步讨论了使用沟道的外延层306以限定器件的一个或多个沟道。

应当注意，在图3中示出三(3)层外延层304(包括304A)和三层306，这仅用于说明目的但并不旨在将本发明限制在权利要求具体声明的范围之内。应当意识到，任何数目的外延层可以形成在外延堆叠件302中；层的数目取决于用于器件200的沟道的期望的数目。在一些实施例中，外延层306的数目在2和10之间。

在一些实施例中，外延层304具有在2纳米至6纳米(nm)范围内的厚度。外延层304(在层304A之上提供的)在厚度上可以基本上是均匀的。在一些实施例中，外延层304A具有大约8nm至15nm的厚度。在一些实施例中，外延层306具有8nm至15nm的范围的厚度。在一些实施例中，堆叠件中的各外延层306在厚度上基本上是一致的。如以下详细地描述，外延层306可以用作随后形成的多栅极器件的沟道区，因此外延层306的厚度可以基于器件性能考虑来选择。外延层304用于限定随后形成的多栅极器件的邻近的沟道区之间的间隙距离，因此外延层304厚度可以基于器件性能考虑来选择。

通过实例的方式，可以通过分子束外延(MBE)工艺、金属有机化学汽相沉积(MOCVD)工艺和/或其他合适的外延生长工艺来实施堆叠件302中各层的外延生长。在一些实施例中，诸如层306的外延生长的各层包括与衬底202相同的材料。在一些实施例中，外延生长的层304、306包括与衬底202不同的材料。如上陈述，在至少一些实例中，外延层304包括外延生长的硅锗(SiGe)层以及外延层306包括外延生长的硅(Si)层。在一些实施例中，外延层304A也是SiGe。可选地，在一些实施例中外延层304和306中的任一个可包括其他材料：诸如锗；诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体材料；诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。如所讨论的，外延层304、306的材料可以基于提供不同的氧化、蚀刻选择性特性来提供。在各个实施例中，外延层304、306基本上不含掺杂剂(即，具有从0cm^-3至约1×10¹⁷cm^-3的非本征(extrinsic)掺杂剂浓度)，其中，例如，在外延生长期间不实施故意的掺杂。

也如图3的实例中所示，可以在外延堆叠件302上方形成硬掩模(HM)层308。在一些实施例中，HM层308包括氧化物层(例如，可以包括SiO₂的垫氧层)和形成在氧化物层上方的氮化物层(例如，可以包括Si₃N₄的垫氮层)。在一些实例中，HM层308包括热生长的氧化物、CVD沉积的氧化物和/或ALD沉积的氧化物。在一些实施例中，HM层308包括通过CVD或其他合适的技术沉积的氮化物层。HM层308可以用于保护衬底202和/或外延堆叠件302的部分和/或用于限定以下示出的图案(例如，鳍元件)。

然后，方法100进行至框106，其中形成以及图案化鳍元件。参照图4的实例，在框106的实施例中，形成从衬底202延伸的多个鳍元件402。在各个实施例中，每个鳍元件402均包括由衬底202形成的衬底部分、外延堆叠件中的每个外延层(包括外延层304/304A和306)的部分以及来自HM层308的HM部分。

可以使用包括光刻和蚀刻工艺的合适工艺来制造鳍402。光刻工艺可以包括：在衬底202上方(例如，图3的HM层308上方)形成光刻胶层；将光刻胶层曝光于图案；实施曝光后烘烤工艺；以及显影光刻胶以形成包括光刻胶的掩蔽元件。在一些实施例中，可以使用电子束(e-束)光刻工艺实施图案化光刻胶以形成掩蔽元件。然后掩蔽元件可以用于保护衬底202的区域以及形成在衬底202上的各层，同时蚀刻工艺在未被保护的区域中形成穿过HM层308、穿过外延堆叠件302直至衬底202内的沟槽404，从而形成多个延伸的鳍402。可以使用干蚀刻(例如，反应离子蚀刻)、湿蚀刻和/或其他合适的工艺来蚀刻沟槽404。

也可以使用在衬底上形成鳍部的方法的许多其他实施例，例如，包括限定鳍部区(例如，通过掩模或隔离区)以及以鳍部402的形式外延生长外延堆叠件302。在一些实施例中，形成鳍部402可以包括修剪工艺以减小鳍402的宽度。修剪工艺可以包括湿或干蚀刻工艺。

方法100然后进行至框108，其中实施氧化工艺以在鳍元件内形成隔离区。参照图5，在框108的实施例中，将器件200暴露于氧化工艺，该氧化工艺完全氧化多个鳍402的每个鳍的外延层部分304A。外延层部分304A转化为氧化层502(提供隔离区/层)。在一些实施例中，氧化层502具有从约5至约25纳米(nm)范围的厚度。在一些实施例中，氧化层502可以包括硅锗的氧化物(SiGeOx)。

框108的氧化工艺可以包括形成以及图案化各个掩蔽层，使得氧化被控制在外延层304A。在其他实施例中，由于外延层304A的组分，氧化工艺是选择性氧化。在一些实例中，可以通过将器件200暴露于湿氧化、干氧化工艺或它们的组合来实施氧化工艺。在至少一些实施例中，在1ATM的压力下，在约400℃至600℃的温度范围内，将器件200暴露于湿氧化工艺(将水蒸汽或蒸汽用作氧化剂)，且持续约0.5至2小时的时间。应当注意，本文提供的氧化工艺条件仅是实例，而不旨在限制。

如上所述，在一些实施例中，第一外延层部分304A可以包括具有第一氧化速率的材料，以及第二外延层部分306可以包括具有小于第一氧化速率的第二氧化速率的材料。例如，在第一外延层部分304A包括SiGe而第二外延层部分306包括Si的实施例中，较快的SiGe氧化速率(即，相比于Si)确保SiGe层(第一外延层部分304A)被完全氧化而其他外延层304的氧化被最小化或消除。将理解，以上讨论的多个材料中的任一个均可以选择用作提供不同的合适的氧化速率的第一和第二外延层部分。

每个鳍元件402的产生的氧化物层502可以用作对先前注入至衬底202内的APT掺杂剂(可以存在于直接位于氧化物层502下面的衬底202中)的扩散阻挡层。因此，在各个实施例中，氧化物层502用于阻挡衬底部分202内的APT掺杂剂扩散至例如上面的外延层306(可以用作随后形成的多栅极器件的沟道区)内。在其他实施例中，省略氧化层502。

方法100进行至框110，其中在鳍元件之间形成浅沟槽隔离(STI)部件。参照图6的实例，STI部件602设置在鳍402之间。例如，在一些实施例中，首先在衬底202上方沉积介电层，用介电材料填充沟槽404。在一些实施例中，介电层可以包括SiO₂、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其他本领域已知的合适的材料。在各个实例中，可以通过CVD工艺、次常压CVD(SACVD)工艺、可流动的CVD工艺、ALD工艺、PVD和/或其他合适的工艺来沉积介电层。在一些实施例中，在介电层的沉积之后，可以对器件200进行退火以例如提高介电层的质量。在一些实施例中，介电层(以及随后形成的STI部件602)可以包括多层结构，例如，具有一个或多个衬垫层。

在形成STI部件中，在介电层的沉积之后，例如通过化学机械抛光(CMP)工艺，减薄和平坦化沉积的介电材料。CMP工艺可以平坦化顶面由此形成STI部件602。如图6所示，在一些实施例中，用于平坦化器件200的顶面以及形成STI部件602的CMP工艺也可以用于从多个鳍元件402的每个鳍元件处去除HM层308。在一些实施例中，可选择使用合适的蚀刻工艺(例如，干或湿蚀刻)来实施HM层308的去除。

继续方法100的框110，使介于鳍元件的隔离部件凹进。参照图7的实例，使STI部件602凹进从而使鳍在STI部件602之上延伸。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制凹进的深度(例如，通过控制蚀刻时间)以导致鳍元件402的暴露的上部的期望的高度‘H’。高度‘H’暴露了外延堆叠件302的每个层。虽然图7示出STI部件602的凹槽基本上与隔离结构502的顶面共平面，在其他实施例中，可能不需要如此。

然后方法100进行至框112，其中形成牺牲层/部件。在一些实施例中，形成伪介电层和/或伪栅极结构。例如，框112可以包括伪氧化物沉积，随后为伪栅极结构的沉积。虽然该讨论涉及替换栅极工艺，通过该工艺伪栅极结构形成以及随后被替换，但是其他配置可以是可能的。

参照图8，在衬底202上形成介电层802。在一些实施例中，介电层802可以包括SiO₂、氮化硅、高K介电材料或其他合适的材料。在各个实例中，可以通过CVD工艺、次常压CVD(SACVD)工艺、可流动的CVD工艺、ALD工艺、PVD和/或其他合适的工艺来沉积介电层802。例如，介电层802可以用于防止随后的处理(例如，随后的伪栅极结构的形成)对鳍元件402造成损坏。也可以如下所述的沉积包括这些包括图9的伪栅极结构902的额外的伪(例如，牺牲)层。

现参照图9，在框112的进一步实施例中，实施伪栅极堆叠件的制造和处理。使用图9的实例，形成栅极堆叠件902。在实施例中，栅极堆叠件902是伪(牺牲)栅极堆叠件，其随后被去除，如方法100的框122所讨论的。(然而，参考上文，在方法100的一些实施例中，栅极堆叠件902或其部分例如可以被保持，例如，可以是高K/金属栅极堆叠件)。在这样的实施例中，可以在诸如步骤122的高K金属栅极堆叠件的形成之前实施方法100的某些步骤。)

因此，在一些使用后栅极工艺的实施例中，栅极堆叠件902是伪栅极堆叠件以及在器件200的随后的处理阶段将被最终栅极堆叠件替代。具体地，如下所述，栅极堆叠件902可以在随后的处理阶段被高K介电层(HK)和金属栅电极(MG)替代。在一些实施例中，栅极堆叠件902形成在衬底202上方，并且至少部分地设置在鳍元件402上方。鳍元件402位于栅极堆叠件902上面的部分可以被称为沟道区。栅极堆叠件902也限定鳍元件402的源极/漏极区，例如，鳍和外延堆叠件302中邻近且位于沟道区的相对两侧的区域。

在一些实施例中，栅极堆叠件902包括介电层802、电极层904和可以包括层908和910(例如，氧化物层908和氮化物层910)的硬掩模906。在一些实施例中，介电层802不包括在栅极堆叠件902中，例如，在栅极堆叠件902的沉积之前被去除。在一些实施例中，额外的伪栅极介电层(除了介电层802之外或替代介电层802)包括在栅极堆叠件902中。通过诸如层沉积、图案化、蚀刻以及其他合适的处理工艺的各个处理步骤来形成栅极堆叠件902。示例性层沉积工艺包括CVD(包括低压CVD和等离子增强CVD)、PVD、ALD、热氧化、电子束蒸发或其他合适的沉积工艺或它们的组合。在形成栅极堆叠件中，例如，图案化工艺包括光刻工艺(例如，光刻或电子束光刻)，光刻工艺可以进一步包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，脱水和/或硬烘烤)、其他合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其他蚀刻方法。

如上所示，栅极堆叠件902可以包括额外的栅极介电层。例如，栅极堆叠件902可以包括氧化硅。可选地或额外地，栅极堆叠件902的栅极介电层可以包括氮化硅、高K介电材料或其他合适的材料。在一些实施例中，栅极堆叠件902的电极层904可以包括多晶态的硅(多晶硅)。在一些实施例中，硬掩模906包括诸如包括SiO₂的垫氧层的氧化物层908。在一些实施例中，硬掩模906包括诸如包括Si₃N₄、氮氧化硅的垫氮(pad nitride)层的氮化物层910或可选地包括碳化硅。

如图9所示，在一些实施例中，在形成伪栅极902之后，从衬底的暴露区域处(包括未被栅极902覆盖的鳍402)去除介电层802。

方法100然后进行至框114，其中从鳍元件的源极/漏极区(例如，鳍的邻近位于栅极堆叠件下面的沟道区的区域)去除外延堆叠件的选择性外延层。如图10中所示出，在鳍402的源极/漏极区中的外延层340已经从衬底202去除。图10示出了在外延层340(图9)的位置处的间隙1002。间隙1002可以填充有周围环境的气体(例如，空气、N₂)。在实施例中，通过选择性湿蚀刻工艺去除外延层340。在一些实施例中，选择性湿蚀刻工艺包括APM蚀刻(例如，氢氧化铵-过氧化氢-水混合物)。在一些实施例中，选择性去除包括氧化SiGe随后去除SiGeOx。例如，通过O₃清洗提供氧化以及然后通过诸如NH₄OH的蚀刻剂去除SiGeOx。在实施例中，外延层340是SiGe以及外延层306是硅，从而能够选择性去除外延层340。

方法100然后进行至框116，其中，在衬底上沉积间隔件层。间隔件层可以是形成在衬底上的共形的介电层。间隔件层可以在栅极结构的侧面上形成间隔件元件。间隔件层也可以填充如框114所描述的由于外延层的去除而形成的间隙。参照图11，间隔件层1102设置在衬底202上，包括填充鳍元件402的源极/漏极区中的各外延层之间的间隙(图10的间隙1002)。

间隔件层1102可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜和/或它们的组合的介电材料。在一些实施例中，间隔件层1102包括多层，诸如主间隔件壁、衬垫层等。通过实例的方式，可以通过使用诸如CVD工艺、次常压CVD(SACVD)工艺、可流动的CVD工艺、ALD工艺、PVD和/或其他合适的工艺的工艺在栅极堆叠件902上方沉积介电材料来形成间隔件层1102。在特定实施例中，沉积后可以是回蚀刻(例如，各向异性蚀刻)介电材料。在一些实施例中，在形成间隔件层1102之前，可以实施离子注入工艺以在半导体器件200内形成轻掺杂的漏极(LDD)部件。

在一些实施例中，参照图12A和图12B的实例，在形成间隔件层1102之后，可以回蚀刻间隔件层1102以暴露鳍元件402中邻近于但不被栅极结构902覆盖的部分(例如，源极/漏极区)。间隔件层材料可以保留在栅极结构902的侧壁上以形成间隔件元件。在一些实施例中，间隔件层1102的回蚀刻可以包括湿蚀刻工艺、干蚀刻工艺、多步骤蚀刻工艺和/或它们的组合。虽然如图12A和图12B所示，可以从暴露的外延堆叠件302的顶面和暴露的外延堆叠件302的横向表面去除间隔件层1102，但是间隔件层1102仍介于源极/漏极区中的外延堆叠件的各外延层306之间。图12B示出了对应于图12A的局部截面图。外延层306之间的间隔件层1102的厚度可以在大约2nm至6nm之间。

方法100然后进行至框118，其中，形成源极/漏极部件。可以通过实施外延生长工艺来形成源极/漏极部件，该外延生长工艺提供覆盖(cladding)外延层中保留在鳍的源极/漏极的部分的外延材料。参照图13的实例，在衬底202上且在邻近于栅极结构902并且与栅极结构902相关的鳍402中/上形成源极/漏极部件1302。源极/漏极部件1302包括通过在暴露的外延层306上外延生长半导体材料来形成的材料1302A。也就是，材料1302A形成在邻近栅极的纳米线(例如，外延层306)周围；这可以被称为在纳米线周围形成“覆盖层”。

在各个实施例中，生长的半导体材料1302A可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。在一些实施例中，材料1302A在外延工艺期间可以是原位掺杂的。例如，在一些实施例中，外延生长材料1302A可以掺杂有硼。在一些实施例中，外延生长材料1302A可以掺杂有碳以形成Si:C源极/漏极部件，可以掺杂有磷以形成Si:P源极/漏极部件，或掺杂碳和磷以形成SiCP源极/漏极部件。在实施例中，外延层306是硅以及外延生长材料1302A也是硅。在一些实施例中，层306和1302A可以包括类似的材料，但是被不同地掺杂。在其他实施例中，外延层306包括第一半导体材料，外延生长材料1302A包括不同于第一半导体材料的第二半导体材料。

在一些实施例中，外延生长材料1302A不是原位掺杂的，而是例如实施注入工艺以掺杂外延生长材料1302A。如上所述，保留在栅极堆叠件902下面的隔离层502可以阻挡潜在的不期望的扩散。

因此，与栅极902相关的源极/漏极部件1302包括外延材料306和/或外延生长材料1302A。应当注意，可以在不使鳍402凹进的情况下形成这些部件。来自间隔件层1102的介电材料介于外延材料306。每个外延材料306(例如，纳米线)均延伸至沟道区内，因此形成多沟道、多源极/漏极区的器件。源极/漏极区中位于外延材料306之间的间隔件层1102的厚度可以大约为2nm至6nm。

方法100然后进行至框120，其中，形成层间(ILD)介电层。在特定实施例中，在形成ILD层之后，去除伪栅极堆叠件(如下所述)。参照图14的实例，在框120的实施例中，在衬底202上方形成ILD层1402。在一些实施例中，在形成ILD层1402之前，在衬底202上方也形成接触蚀刻停止层(CESL)。在一些实例中，CESL包括氮化硅层、氧化硅层、氮氧化硅层和/或本领域已知的其他材料。CESL层可以通过等离子体增强化学汽相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺来形成。CESL层1702在图17中示出。在一些实施例中，在外延生长材料1302A之后以及在ILD层1402形成之前沉积CESL层1702。在一些实施例中，ILD层1402包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐或掺杂的氧化硅(诸如硼硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))和/或其他合适的介电材料。ILD层1402可以通过PECVD工艺或其他合适的沉积技术来沉积。在一些实施例中，在形成ILD层1402之后，半导体器件200可以经历高热预算工艺以退火ILD层。如上所述，在高热预算工艺期间，绝缘层502可以阻挡APT掺杂剂从衬底区域内潜在扩散至器件沟道区。

在一些实例中，在沉积ILD(和/或CESL)之后，可以实施平坦化工艺以暴露栅极堆叠件902的顶面。例如，平坦化工艺包括化学机械抛光(CMP)工艺，其去除了ILD层1402中位于栅极堆叠件902上面的部分(以及CESL层，如果存在)以及平坦化半导体器件200的顶面。此外，CMP工艺可以去除位于栅极堆叠件902上面的硬掩模906以暴露电极层904，诸如多晶硅电极层。此后，在一些实施例中，可以从衬底处去除先前形成的栅极堆叠件902的剩余部件(例如，介电层802和电极层904)。在一些实施例中，可以去除电极层904，但是不去除介电层(例如，802)。从栅极堆叠件902去除电极层904(或电极层904和介电层802)产生如图14所示的沟槽1404。

如下所述，最终的栅极结构(例如，包括高k介电层和金属栅电极)随后可以形成在沟槽1404中。可以使用诸如选择湿蚀刻、选择干蚀刻或它们的组合的选择蚀刻工艺来实施伪栅极堆叠部件的去除。

方法100然后进行至框122，其中，选择性去除器件的沟道区中的外延层。在实施例中，可以去除通过去除伪栅电极而形成的沟槽内(例如，鳍中的其上或其上方将形成栅极结构的区域，或沟道区)的鳍元件中的选择外延层。参照图15的实例，从衬底202的沟道区以及沟槽1404内去除外延层304。在一些实施例中，通过选择性湿蚀刻去除外延层304。在一些实施例中，选择性湿蚀刻包括HF。在实施例中，外延层304是SiGe，以及外延层306是硅，从而可以选择性去除SiGe外延层304。应当注意，在框122的中期处理期间(例如，图15)，在沟道区中的邻近的纳米线之间提供间隙1502(例如，外延层306之间的间隙1502)。间隙1502可以充满周围环境条件气体(例如，空气、氮气等)。

应当注意，如在附图中所示，外延层306(例如，纳米线)具有基本圆化的形状(例如，圆柱形)。外延层306(例如，纳米线)在源极漏极区中具有大致的条形(例如，圆柱形)。在一些实施例中，外延层306的这种形状差异是由于在每个区中的处理的数量和性质所致。例如，在沟道区，伪氧化物去除和/或高k介电沉积工艺可以形成圆形。在一些实施例中，每个区中的形状基本上类似。

方法100然后进行至框124，其中，形成栅极结构。栅极结构可以是多栅极晶体管的栅极。最终的栅极结构可以是高K/金属栅极堆叠件，然而，其他组成是可能的。在一些实施例中，栅极结构形成与多沟道区(由沟道区中的多个纳米线提供)相关的栅极。

参照图16的实例，在框124的实施例中，高K/金属栅极堆叠件1602形成在器件200的沟槽1404内。在各个实施例中，高K/金属栅极堆叠件1602包括界面层、形成在界面层上方的高K栅极介电层1604和/或形成在高K栅极介电层1604上方的高K介电层1606。如本文使用和描述的，高K电介质包括具有例如大于热氧化硅(约3.9)的介电常数的高介电常数。在高K/金属栅极堆叠件内使用的金属层包括金属、金属合金或金属硅化物。额外地，高K/金属栅极堆叠件的形成可以包括沉积以形成各个栅极材料、一个或多个衬垫层，以及一个或多个CMP工艺以去除过量的材料从而平坦化半导体器件200的顶面。

在一些实施例中，栅极堆叠件1602的界面层可以包括诸如二氧化硅(SiO₂)、HfSiO或氮氧化硅(SiON)的介电材料。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法来形成界面层。栅极堆叠件1602的栅极介电层1604可以包括诸如氧化铪(HfO₂)的高K介电层。可选地，栅极堆叠件1602的栅极介电层1604可以包括诸如TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂、LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO₃(BST)、Al₂O₃、Si₃N₄，氮氧化物(SiON)、它们的组合或其他和合适的材料的其他高K介电层。高K栅极介电层1604可以通过ALD、物理汽相沉积(PVD)、CVD、氧化和/或其他合适的方法来形成。在图16、图17、图18和图19中示出栅极堆叠件1602的栅极介电层1604。高K/金属栅极堆叠件1602的金属层可以包括单层或者多层结构，诸如金属层(具有选择性功函以改进器件性能的功函金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。通过实例的方式，栅极堆叠件1602的金属层可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或它们的组合。在各个实施例中，栅极堆叠件1602的金属层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺类形成。此外，栅极堆叠件1602的金属层可以单独地形成以用于N-FET和P-FET晶体管(其可以使用不同的金属层)。在各个实施例中，可以实施CMP工艺以从栅极堆叠件1602的金属层处去除过量的金属，从而提供栅叠件1602的金属层的基本平坦的表面。栅极堆叠件1602的金属层1606在图16、图17、图18中示出。

此外，金属层可以提供N型或P型功函数，可以用作晶体管(例如，FINFET)的栅电极，以及在至少一些实施例中，栅极堆叠件1602的金属层可以包括多晶硅层。

器件200可以实施为全环栅(GAA)器件，即，栅极结构1602形成在纳米线(例如，外延层306)的多侧。多栅极器件200在图16的等距视图以及图17(截线A)、图18(通过栅极堆叠件1602的截线C)和图19(通过源极/漏极的截线B)中对应的截面图中示出。为了便于参考图17、图18和图19，去除ILD层1402。如图17和图18所示，栅极介电层1604设置在外延层306(例如，纳米线)下面。然而，在其他实施例中，栅极结构1602的其他部分(例如，栅电极1606)也可以设置在外延层306下面。在一些实施例中，器件200可以是其栅极形成在沟道区的至少两侧上(例如，顶面和两个侧壁)的FINFET器件和/或其他本领域已知的配置。图19中的器件200示出源极/漏极部件1302，源极/漏极部件1302具有设置在外延层306(例如，纳米线)的多表面上的外延生长的覆盖层1302A，同时电介质1102设置在各外延层306之间。

半导体器件200可以经历进一步地处理以形成本领域已知的各个部件和区域。例如，随后的处理可以在衬底202上形成被配置为连接各个部件以形成可以包括一个或多个多栅极器件的功能电路的接触件开口、接触件金属以及各个接触件/通孔/线以及多层互连部件(例如，金属层和层间电介质)。在进一步的实例中，多层互连部件可以包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各个互连部件可以采用包括铜、钨和/或硅化物的不同导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成含铜(copper related)的多层互连结构。此外，可以在方法100之前、器件和之后执行额外的工艺步骤，并且根据方法100的不同实施例，可以替换或消除上述的一些工艺步骤。

图20示出的是包括制造多栅极器件的半导体制造方法2000。方法2000可以基本上类似于图1的方法100，除了下面强调的一些差异外。然而，除非另有明确声明，以上参照方100描述的类似的工艺在此等同地适用。

图21至图29、图30A和图31至图34是根据图20的方法的各个阶段的半导体器件2100的实施例的等距视图。图30B、图35、图36和图37是根据图20的方法2000的各个阶段的半导体器件2100的实施例的分别对应于以上列出的的等距视图的截面图。

方法2000始于框2002，提供衬底。框2002基本上类似于上述方法100的框102。参照图21的实例，在框2002的实施例中，提供衬底202。衬底202可以基本上类似于如以上参照图2描述的。也如以上参照图1和图2所述，实施APT注入204。

参照图20，方法2000进行至框2004，其中，在衬底上生长一个或多个外延层。参照图22的实例，在框2004的实施例中，在经过APT注入的衬底202上方形成外延堆叠件2202。外延堆叠件2202包括具有第一组分的外延层304，具有第二组分的外延层306介于各外延层304之间。第一和第二组分可以是不同的。在实施例中，外延层304是SiGe，而外延层306是硅。然而，其他实施例是可能的，这些实施例中包括提供具有不同氧化速率和/或蚀刻速率的第一组分和第二组分。在各个实施例中，外延层304具有第一氧化速率，而外延层306具有小于第一氧化速率的第二氧化速率。例如，在一些实施例中，外延层304是SiGe而外延层306是Si，Si的氧化速率小于SiGe的氧化速率。在随后的氧化期间，如以下讨论的，外延层304的各部分可以被完全氧化，然而外延层306可以是未被氧化的或在一些实施例中仅是稍微被氧化(例如，侧壁)。

因此，外延堆叠件2202(以及外延层304、306)与以上参照方法100的框104和图3的外延堆叠件302所描述的类似，除了外延堆叠件2202不包括基本上形成在隔离区内的外延层(相比于外延层304A)。由此，外延堆叠件2202的每个层304具有基本上相同的厚度(例如，在10％内)。在实施例中，外延堆叠件2202的每个外延层304均具有约2至6nm的厚度。在实施例中，外延堆叠件2202的每个外延层306均具有约6至12nm的厚度。如以下更详细地描述，外延层306可以用作随后形成的多栅极器件的沟道区，以及基于器件性能考虑来选择外延层306的厚度。外延层304可以用于限定随后形成的多栅极器件的邻近的沟道区之间的间隙以及基于器件性能考虑来选择外延层304的厚度。

应当注意，在图22中示出了外延堆叠件2202中的三层外延层304和三层306，这仅用于说明目的但并不是旨在将本发明限制在权利要求具体声明的范围之内。应当意识到，任何数目的外延层可以形成在外延堆叠件2202中；层数取决于器件2100的沟道的期望的数目。在一些实施例中，外延层306的数目在2和10之间。也如图22的实例所示，可以在外延堆叠件2202上方形成硬掩模(HM)层308，HM层308与以上参照图3的HM层308讨论的基本上一致。

方法2000然后进行至框2006，其中形成鳍元件。参照图23的实例，在框2006的实施例中，形成从衬底202延伸的多个鳍元件402。在各个实施例中，每个鳍元件402均包括由衬底202形成的衬底部分、外延堆叠件302中的每个外延层(包括外延层304和306)的部分以及来自HM层308的HM部分。可以基本上类似于以上参照方法100的框106和/或图4所讨论的来形成鳍元件402。

方法2000然后进行至框2008，其中在鳍元件之间形成浅沟槽隔离(STI)部件。参照图24和图25的实例，STI部件602设置在鳍402之间然后使其凹进。STI部件602可以与以上参照方法100的框110和/或图6和图7的实例所讨论的类似。参照图25的实例，使STI部件602凹进以形成在STI部件602之上延伸的鳍402。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制凹进的深度(例如，通过控制蚀刻时间)以形成鳍元件402的暴露的上部的期望的高度‘H’。高度‘H’暴露外延堆叠件302的各层。

方法2000然后进行至框2010，其中，形成包括伪栅极结构的牺牲层。框2010可以基本上类似于方法100的框112。参照图26和图27，在器件2100上形成介电层802和栅极结构902(例如，伪栅极结构)。介电层802和/或栅极结构902可以基本上与以上参照框112和图8和图9的所讨论的类似。

方法2000然后进行至框2012，可以从邻近栅极堆叠件的鳍部区域(也被称为鳍的源极/漏极区，因为其是鳍的随后将形成为与多栅极器件2100相关的源极/漏极部件的部分)去除外延堆叠件的选择外延层。如图28中所示，已经从衬底202处去除鳍402的源极/漏极区中的外延层304，以在外延层304的位置处提供间隙1002。间隙1002可以填充有周围环境气体(例如，空气、N₂)。框2012可以分别与以上参照图1和图10所讨论的基本上类似。

方法2000然后进行至框2014，在衬底上沉积间隔件层。框2014可以基本上类似于以上参照图1和图11描述的方法100的框116。间隔件层可以是包括以上讨论的包括硅的介电材料的任何介电材料。示例性图29示出设置在鳍402上并且填充间隙1002的间隔件层1102。在一些实施例中，参照图30A和图30B的实例，在形成间隔件层1102之后，可以回蚀刻间隔件层1102以暴露鳍元件402中邻近于但不被栅极结构902覆盖的部分(例如，源极/漏极区)。示例性图30A和图30B可以与以上参照图12A和图12B所讨论的基本上类似。如以上所述，如图30A和图30B所示，虽然间隔件层1102可以从外延堆叠件2202的顶面和外延堆叠件2202的横向表面去除，但是间隔件层1102仍然介于源极/漏极区中的外延堆叠件302的各外延层306之间。图30B示出了对应于图30A的局部截面图。各外延层306之间的间隔件层1102的厚度可以在大约2nm至6nm之间。此外，如图30A所示，在回蚀刻间隔件层1102之后，可以使STI部件602进一步轻微的凹进，使得STI部件602的顶面低于最底部的外延层304(例如，最底部的SiGe层)的底面或基本上与最底部外延层304的底面对准。

方法2000然后进行至框2016，其中形成源极/漏极部件。框2016基本上类似于以上参照图1描述的方法100的框118。如上所述，可以通过实施外延生长工艺来形成源极/漏极部件，该外延生长工艺提供覆盖(cladding)鳍的源极/漏极中的外延层的暴露部分的外延材料。例如，外延材料可以覆盖源极/漏极区中除了介电间隔件材料设置在外延层(或纳米线)之间的位置外的外延层或纳米线。参照图31的实例，在衬底202上在邻近栅极结构902的鳍402上形成源极/漏极部件1302。源极/漏极部件1302包括通过在外延层306中邻近栅极结构902的区域上外延生长半导体材料而形成的材料1302A。也就是，材料1302A形成在邻近栅极的纳米线(例如，外延层306)周围；这可以被称为在纳米线周围形成“覆盖层”。包括外延材料1302A的源极/漏极部件1302可以与以上参照图13讨论的类似。

方法2000然后进行至框2018，形成层间(ILD)介电层。在一些实施例中，也形成CESL层。在一些实施例中，随后可以从衬底去除栅极结构。框2018基本上类似于以上参照图1和图14的实例描述的方法100的框120。参照图32的实例，在衬底202上方形成ILD层1402。如图32示出的，从栅极堆叠件902去除电极层904(或者是电极层904和介电层802)产生沟槽1404。虽然图32示出在沟槽1404中设置介电层802的中间工艺，但是在其他实施例中，还可去除介电层802。

方法2000然后进行至框2020，提供选择性地去除器件的沟道区中的外延层。在一些实施例中，去除鳍的区域(在该区域上或上方将形成栅极结构)中的所选外延层。框2020基本上类似于图1的方法100的框122和/或图15的实例。参照图33的实例，从沟槽1404内的衬底202的沟道区处去除外延层304。如上所述，在实施例中，外延层304是SiGe而外延层306是硅，从而能够选择性去除SiGe外延层304。应当注意，在框2020期间(例如，图33)，沟道区中的邻近的纳米线之间提供间隙1502(例如，外延层306之间的间隙1502)。

方法2000然后进行至框2022，形成栅极结构。框2022基本上类似于以上参照图1和/或图16、图17、图18和图19的实例描述的图1的方法100的框124。参照图34的实例，在框2022的实施例中，在器件2100的沟槽1404内形成高K/金属栅极堆叠件1602。栅极堆叠件1602可以基本上与以上讨论的类似。

由此，器件2100可以用作多栅极器件(包括全环栅(GAA)器件，即，栅极结构1602形成在纳米线(外延层304)的多侧上)。多栅极器件2100在图34的等距视图以及图35(截线A)、图36(穿过栅极结构1602的截线C)和图37(穿过源极/漏极的截线B)中的相应截面图中示出。在图35、图36和图37中，为了易于参考，去除ILD层1402。如图35和图36所示，栅极介电层1604设置在沟道区中的外延层306(例如，纳米线)下面。然而，在其他实施例中，栅极结构1602的其他部分(例如，栅电极1606)也可以设置在沟道区中的外延层306下面。在一些实施例中，器件2100可以是其栅极形成在沟道区的至少两侧(例如，顶面和两侧壁)上的FINFET器件和/或本领域已知的其他配置。

器件2100不同于器件200，例如，省略了存在于器件200中的隔离区(参见隔离层502)。这可以在工序步骤和时间方面提供优势。在一些实施例中，多栅极器件的性能考虑使隔离层不是必需的。也如以上参照方法100和示例性器件200描述的，可以参照方法200和器件2100实施进一步处理。

图38中示出的是包括制造多栅极器件的半导体制造方法3800。方法3800可以基本上类似于图1的方法100和/或图20的方法2000，除了以下强调的一些不同外。因此，除非另有声明，以上参考方法100和/或方法2000提供的类似的工艺的描述在此同样适用。图38也示出了制造两种类型的器件(n型和p型晶体管，可以形成在同一衬底上)的并行阶段。

图21、图22、图23、图24、图25、图26和图27是半导体器件2100的实施例在方法3800的不同阶段的等距视图(这些图可以同时地和/或基本上类似地应用于两种类型器件的处理)。在图27、图39A、图39B、图40A、图40B、图41A、图41B、图42A、图42B、图43A、图43B、图44A、图44B、图45A、图45B、图46A、图46B、图47A和图47B示出对应于图38的方法3800的各个阶段的后续阶段。图48A、图48B、图49A、图49B、图50A和图50B是分别对应于以上列出的等距视图的截面图。应当注意，标记“A”的图，例如，图39A表示第一类型的器件(例如，p型场效应晶体管)以及标记“B”的图表示在相应阶段的第二类型的器件(例如，n型FET)。通过例如“A”图表示的和通过“B”图表示的每个器件类型可以形成在同一衬底(例如，衬底202)上。一个或多个隔离部件(例如，STI)可以介于第一类型的器件和第二类型的器件之间。

方法3800始于框3802，提供衬底。框3802基本上类似于以上参照图20和图21描述的方法2000的框2002，图20和图21是提供衬底202的实例。方法3800然后进行至框3804，其中，在衬底上生长一个或多个外延层。框3804基本上类似于以上参照图20描述的框2004。图22是外延堆叠件2202的实例以及在衬底202上方形成HM层308。

方法3800然后进行至框3806，其中，形成鳍元件。框3806基本上类似于以上参照图20描述的方法2000的框2006。图23是从衬底202延伸的多个鳍元件402的相似的实例。方法3800然后进行至框3808，在鳍元件之间形成浅沟槽隔离(STI)部件。框3808基本上类似于以上参照图20描述的方法2000的框2008。图24和图25是设置在鳍402之间以及随后使其凹进的STI部件602的相同的实例。

方法3800然后进行至框3806，其中，在衬底上形成包括伪栅极结构的牺牲层或伪层。在实施例中，伪电介质(例如，氧化物)和伪栅极结构形成在鳍上。框3810基本上类似于方法2000的框2020。图26和图27是示例性的以及包括形成介电层802和栅极结构902(例如，伪栅极结构)。

方法3800然后进行至框3812，氧化位于第二类型的器件上的外延堆叠件的所选外延层，同时通过掩蔽层保护第一类型的器件的鳍。在实施例中，通过诸如硬掩模的掩蔽层覆盖对应于PFET的鳍或鳍区域。在一些实施例中，掩蔽层包括硬掩模，硬掩模具有氧化物层(例如，可以包括SiO₂的垫氧层)和/或氮化物层(例如，可以包括Si₃N₄的垫氮层)。在一些实施例中，掩蔽层包括热生长氧化物、CVD沉积氧化物和/或ALD沉积的氧化物。在一些实施例中，掩蔽层包括通过CVD或其他合适的技术沉积的氮化物层。

在保护第一类型的器件的鳍的同时，实施氧化工艺，使得氧化(例如，完全氧化)第二类型的器件的外延堆叠件的所选外延层。在一些实施例中，第二类型的器件的外延堆叠件的SiGe外延层被氧化(例如，完全氧化)。包括第一和第二类型的器件的衬底可以经受湿氧化工艺、干氧化工艺或它们的组合。在至少一些实施例中，将水蒸气或蒸气作为氧化剂，将器件暴露于湿氧化工艺。

参照框3812的图39A的实例，第一类型的器件(例如，PFET)具有设置在其上的硬掩模层3902。如图39B所示，HM层3902设置在第一类型的器件上的同时，对第二类型的器件(例如，NFET)的鳍的源极/漏极区的外延层304实施氧化工艺。氧化工艺提供氧化层3904。在一些实施例中，外延层304、306的材料具有不同的氧化速率以允许选择性氧化工艺。例如，在一些实施例中，外延层304是SiGe，而外延层306是硅。SiGe可以以比Si快很多的速率被氧化。再次使用图39A作为实例，在实施例中，外延层304是SiGe从而产生为SiGeOx的氧化层3904。在一些实施例中，外延层306不被氧化。

在一些实施例中，外延层304完全被氧化以形成氧化层3904。在一些实施例中，例如，如图22至图27所示，位于源极/漏极区中的外延层304的厚度在约2至6nm之间。一旦外延层304被氧化，该层可以扩展以提供氧化层3904的厚度，例如，在一些实施例中，氧化层3904的厚度在约5至25nm之间。这样的扩展可以提供施加于鳍402的源极漏极区中的外延层306的应力(例如，导致邻近的层的弯曲)。这在图48B的截面图中示出。在图48B中，由于氧化层3904的厚度增加，因此外延层306在沟道区(栅极下)和源极/漏极区之间不再是共平面的或共直线的。应当注意，外延层306在源极/漏极区和沟道区之间保持基本上一致的厚度(例如，在6和12nm之间)。这可以提供器件的应变增强，这对于例如NMOS器件可以是有益的。如上所述，在一些实施例中，第二类型器件(通过图“B”示出)是NFET。

在一些实施例中，框3810继续以提供位于第一类型的器件上的硬掩模层的去除。使用图40A/40B的实例，从衬底202去除硬掩模层3902。

方法3800然后进行至框3814，从第一类型的器件(例如，PFET)的鳍中的鳍元件源极/漏极区处去除外延堆叠件中的所选外延层。如图41A/41B所示，已经去除第一类型的器件的鳍402的源极/漏极区中的外延层304。第二类型器件(图41B)基本上保持未改变。由于第二类型器件中的暴露的外延层304已经被氧化形成氧化层3904，因此，蚀刻对外延层304可以具有选择性，导致在第一类型的器件中外延层304的去除。在其他实施例中，实施适合的图案化和掩蔽步骤。图41A示出位于去除的外延层304(图40)的位置处的间隙1002。间隙1002可以填充有周围环境气体(例如，空气、N₂)。框3814和间隙1002分别类似于以上参照图1和图10所描述的。

方法3800然后进行至框3816，在衬底上和两种类型的器件的鳍上方沉积间隔件层。图42A/42B示出了设置在鳍402上的间隔件层1102。对于第一类型的器件，图42A示出了间隔件层1102形成在鳍上，包括形成在间隙1002中。框3816基本上类似于以上参照图1和图11的方法100的框116和/或基本上类似于以上参照图20的方法2000的框2014。在一些实施例中，参照图42A/42B的实例，在形成间隔件层1102之后，可以回蚀刻间隔件层1102以暴露鳍元件402的邻近于但不被栅极结构902覆盖的部分(例如，源极/漏极区)。图43A的实例可以基本上类似于以上参照12A和图12B所讨论的。如上所述，尽管可以从外延堆叠件2202的顶面和外延堆叠件2202的横向表面去除间隔件层1102，但是间隔件层1102仍介于第一类型的器件的源极/漏极区中的外延堆叠件2202的外延层306之间。位于第一类型的器件的鳍元件402中的外延层306之间的间隔件层1102的厚度可以在大约2nm至6nm之间。同时参照第二类型的器件，图43B示出回蚀刻间隔件层1102使得间隔件层1102保留在栅极结构902的侧壁上，从而形成间隔件元件。

方法3800然后进行至框3818，在每个类型器件的源极/漏极区中形成源极/漏极部件。框3818基本上类似于以上参照图20和图31描述的方法2000的框2016和/或基本上类似于以上参照图1和图13描述的方法100的框118。如上所述，可以通过实施外延生长工艺来形成源极/漏极部件，该外延生长工艺提供覆盖(cladding)外延层在鳍的源极/漏极中的部分的外延材料。框3818中生长的外延材料与使其生长在上方的层(例如，外延层306)的外延材料可以相同或不同。参照图44A/44B的实例，对于每个器件类型，源极/漏极部件4402和4404形成在邻近栅极堆叠件902的鳍元件402上。

参照图44A的实例，源极/漏极部件4402包括通过在外延层306中邻近于栅极结构902的区域上外延生长半导体材料层而形成的材料4402A。也就是，材料4402A形成在邻近栅极的纳米线(例如，外延层306)周围；这可以被称为在纳米线周围形成“覆盖层”。包括外延材料4402A的源极/漏极部件4402可以与以上参照图13讨论的源极/漏极材料1302A基本类似。外延材料4402A可以适当地被掺杂以提供第一类型器件(例如，PFET)的源极/漏极部件。

参照图44B的实例，源极/漏极部件4404包括通过在外延层306中邻近于栅极结构902的区域上外延生长半导体材料层而形成的材料4404A。也就是，材料4404A形成在邻近栅极的纳米线(例如，外延层306)周围；这可以被称为在纳米线周围形成“覆盖层”。包括外延材料4404A的源极/漏极部件可以与以上参照图13讨论的源极/漏极材料1302A基本类似。用于4404A和4402A的材料结合相关的器件类型(n型，p型)可以有适当的组分或适当地掺杂。因此，在实施例中，材料4404A和4402A在组成和掺杂中的至少一个上是不同的。例如，在一些实施例中，外延材料4402A提供适用于PFET器件的源极/漏极材料；外延材料4404A提供适用于NFET器件的源极/漏极材料。因此，源极/漏极部件4402和4404可以在相同或不同的工艺中形成。

方法3800然后进行至框3820，形成层间(ILD)介电层。在一些实施例中，也形成CESL层。在一些实施例中，随后可以从衬底去除栅极结构。框3820基本上类似于以上参照图1和图14的实例描述的方法100的框120和/或基本上类似于图20的方法2000的框2018和图32的实例。参照图45A/45B的实例，在衬底202上方形成ILD层1402。如图45A/45B示出的，从栅极堆叠件902去除电极层904(或者电极层904和介电层802)产生沟槽1404。虽然图45A示出在沟槽1404中设置介电层802的中间工艺，但是在其他实施例中，还可去除介电层802。

方法3800然后进行至框3822，选择性地去除位于器件的沟道区中的外延层。在一些实施例中，将鳍元件中其上或上方将形成栅极结构的区域(也就是沟道区)中的所选外延层去除。可以同时地或在单独的步骤中(包括合适的掩蔽元件)实施两种类型的器件的该选择性去除。框3822基本上类似于图20的方法2000的框2020和/或图33的实例，和/或基本上类似于以上参照图1的方法100的框122和/或图15的实例。参照图46A/46B的实例，对于两种类型的器件(n型，p型)，从衬底202的沟道区以及沟槽1404内去除外延层304。如上所述，在实施例中，外延层304是SiGe而外延层306是硅，从而能够选择性地去除SiGe外延层304。应当注意，在框3822的处理阶段期间(例如，图46A/46B)，在沟道区中的邻近的纳米线之间提供间隙1502(例如，各外延层306之间的间隙1502)。

方法3800然后进行至框3824，形成一个或多个栅极结构。形成的栅极结构可以包括高K/金属栅极堆叠件。框3824可以基本上类似于以上参照图20、图34、图35、图36和图37描述的方法2000的框2022和/或可以基本上类似于以上参照图1和/或图16、图17、图18和图19的实例描述的方法100的框124。由于每个类型的器件提供相关的功函数，因此用于第一类型器件而形成的栅极结构在组成、配置、层数等方面可以与用于第二类型器件的栅极结构的不同。参照图47A的实例，在框3824的实施例中，在第一类型的器件的沟槽1404内形成栅极堆叠件4702。栅极堆叠件4702可以包括界面层、栅极介电(例如，高k)层4706和栅电极(例如，金属栅极)4710。参照图47B的实例，在框3824的实施例中，在第二类型的器件的沟槽1404内形成栅极堆叠件4704。栅极堆叠件4704可以包括界面层、栅极介电(例如，高k)层4706和栅电极(例如，金属栅极)4712。栅极堆叠件4702和4704可以包括不同的组成和/或在不同工艺(用于形成界面层、高k层和栅电极的工艺)期间形成。栅极堆叠件4702为第一类型器件(例如，PFET)提供合适的功函数。栅极堆叠件4704为第二类型器件(例如，NFET)提供合适的功函数。例如，栅极堆叠件4702和4704的金属层可以包括相同或不同的组分，包括选自由Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或它们的组合组成的组中的这些组分。

因此，在一些实施例中，方法3800提供第一类型的器件4700。在一些实施例中，器件4700是PFET器件。在一些实施例中，方法3800提供第二类型的器件4710。在一些实施例中，器件4710是NFET器件。器件4700和4710可以提供在同一衬底上并且一起工作以形成集成电路。如上所述，方法3800和/或器件4710的一些实施例的优势是由介于覆盖的外延源极/漏极之间的氧化层(参见氧化层3904)而提供的应变增强。

器件4700和/或4710可以用作全环栅(GAA)器件，相应的栅极结构4702/4704形成在沟道区中的纳米线(外延层306)的多侧上。多栅极器件4700在图47A的等距视图以及图48A(截线A)、图49A(通过栅极结构4702的截线B)、图50A(通过源极/漏极的截线C)的对应截面图中示出。多栅极器件4710在图47B的等距视图以及图48B(截线A)、图49A(通过栅极结构4702的截线B)、图50B(通过源极/漏极的截线C)的对应截面图中示出。为了便于参考图48A、图49A和图50A去除ILD层1402。如48A、图49A、图48B和图49B所示，栅极介电层4706设置在外延层306(例如，纳米线)下面。然而，在其他实施例中，相应的栅极结构4702、4704的其他部分(例如，栅电极4710、4712)也可以设置在外延层306下面。在一些实施例中，器件4700和/或4710可以是其栅极形成在沟道区的至少两侧(例如，顶部和两侧壁)上FINFET器件和/或本领域已知的其他配置。图50A和图50B中的器件4700和4710示出源极/漏极部件4402/4404具有设置在外延层306(例如，纳米线)的多个表面上的外延生长的覆盖层4402A、4404A，同时介电材料(分别是间隔件1102和氧化层3904)插介于源极/漏极区的各外延层306之间。

半导体器件4700和4710可以经历进一步地处理以形成本领域已知的各个部件和区域。例如，随后的处理可以在衬底202上形成被配置为连接各个部件以形成可以包括一个或多个多栅极器件的功能电路的接触件开口、接触件金属以及各个接触件/通孔和线以及多层互连部件(例如，金属层和层间电介质)。在一些实施例中，互连部件电连接器件4700和4710。又例如，多层互连件可以包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各个互连部件可以采用包括铜、钨和/或硅的各个导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成含铜的多层互连结构。此外，可以在方法3800之前、器件和之后执行额外的工艺步骤，以及根据方法3800的不同实施例可以替换或省略上述的一些工艺步骤。

图51示出的是包括多栅极器件制造的半导体制造方法5100。方法5100可以基本上类似于图1的方法100、图20的方法2000和/或图38的方法3800，除了下面强调的一些差异外。然而，除非另有明确声明，以上参照方100、方法2000和/或方法3800提供的类似的工艺和元件(通过共同的数字标号示出)在此等同地适用。类似以上的方法3800，方法5100示出了用于第一和第二类型的器件的同时发生的工艺阶段。然而，在一些实施例中，方法5100也提供在鳍的沟道和源极/漏极下面形成隔离层以阻挡两种类型的器件中不希望的扩散。

图2至图9是也适用于方法5100的各个阶段的半导体器件的实施例的等距视图(这些图可以应用于同时发生和/或基本上类似的两种类型器件的处理)。图9、图52A、图52B、图53A、图53B、图54A、图54B、图55B、图55A、图56A、图56B、图57A、图57B、图58A、图58B、图59A、图59B、图60A和图60B中的后续阶段对应于图51的方法5100的各个阶段。图61A、图61B、图62A、图62B、图63A和图63B是对应于以上列出的相应等距视图的截面图。这些图提供了实现方法5100对于形成在半导体衬底上的不同类型(例如，n型和p型)的器件的教导的方法。应当再次注意，标记“A”的图(例如，图52A表示第一类型的器件(例如，p型FET))以及标记“B”的图(例如，图52B)表示在相应阶段的第二类型的器件(例如，n型FET)。例如通过“A”图表示的和通过“B”图表示的每个器件类型可以形成在同一衬底(例如，衬底202)上。一个或多个隔离部件(例如，STI)可介于第一类型的器件和第二类型的器件之间。

方法5100始于框5202、5204、5206、5208、5210和5212，提供衬底以及包括形成外延堆叠件、鳍元件、氧化层、浅沟槽隔离部件和伪栅极的步骤。这些框5202、5204、5206、5208、5210和5212中的每个分别基本上类似于以上参照图1、图2、图3、图4、图5、图6、图7、图8和图9描述的方法100的框102、框104、框106、框108、框110和框112。虽然示出的是单个的示例性器件，但是对于第一类型的器件和第二类型的器件，这些框中的一个或多个处理可以同时地实施。

类似于以上参照方法100中的框108，方法5100在框5108处提供在鳍中形成绝缘层。被示出为氧化层502的绝缘层可以用作先前注入至衬底202内的APT掺杂剂的扩散阻挡层，APT掺杂剂可以存在于直接位于氧化层502的下面的衬底202中。因此，在各个实施例中，氧化层502用于阻止衬底部分202中的APT掺杂剂扩散至例如上面的外延层306(其可以用作随后形成的多栅极器件的沟道区)内。应当注意，氧化层502形成以用于每个器件类型(n型和p型)。然而，在其他实施例中，氧化层502可以仅提供在单个器件类型上，而其他器件类型可以在没有氧化层的情况下被处理(例如，如在以上分别参照图20和图38描述的方法2000和/或方法3800中所示出的)。在一些实施例中，在方法5100的框108中形成的氧化层(参见例如图6)大约为5和15nm之间。

在方法5100实施框5112之后，方法5100进行至框5114，其中，氧化第二类型的器件上的外延堆叠件的所选外延层，同时通过掩蔽层保护第一类型的器件的鳍。在实施例中，通过掩蔽层覆盖对应于PFET的鳍或鳍区域，同时氧化NFET的源极/漏极区的所选外延层。在一些实施例中，掩蔽层包括硬掩模，硬掩模具有氧化物层(例如，可以包括SiO₂的垫氧层)和/或氮化物层(例如，可以包括Si₃N₄的垫氮层)。在一些实施例中，掩蔽层包括热生长氧化物、CVD沉积氧化物和/或ALD沉积的氧化物。在一些实施例中，掩蔽层包括通过CVD或其他合适的技术沉积的氮化物层。

在保护第一类型的器件的鳍的同时，对第二类型的器件的鳍的所选外延层实施氧化工艺。在一些实施例中，氧化(例如，完全氧化)第二类型的器件的区域中的鳍上的外延堆叠件的SiGe外延层。包括第一和第二类型的器件的衬底可以经受湿氧化工艺、干氧化工艺或它们的组合。在至少一些实施例中，将水蒸气或蒸气作为氧化剂，将器件暴露于湿氧化工艺。

参照图52A的实例，第一类型的器件(例如，PFET)具有设置在其上的硬掩模层3902。如图52B所示，HM层3902设置在第一类型的器件上的同时，对第二类型的器件的源极/漏极区的外延层304实施氧化工艺。在一些实施例中，外延层304、306的材料具有不同的氧化速率从而允许选择性氧化工艺。例如，在一些实施例中，外延层304是SiGe，而外延层306是Si。SiGe可以以比Si快得多的速率被氧化。再次使用图52A作为实例，在实施例中，外延层304是SiGe从而产生SiGeOx的氧化层3904。在一些实施例中，外延层306不被氧化。如上所述，在一些实施例中，预先氧化第二类型器件中的底部外延层304以形成氧化层502。在一些实施例中，氧化层502具有的厚度比氧化层3904的厚度厚。在一些实施例中，氧化层502和氧化层3904均是SiGeOx。

在实施例中，例如，如图2至图9所示，在源极/漏极区中的外延层304的厚度在约2至6nm之间。一旦第二类型器件的源极/漏极区中的外延层304被氧化，该层可以扩展以提供在约5至15nm之间的氧化层3904的厚度。该扩展可以提供施加于第二类型器件的鳍402的源极漏极区的外延层306的应力(例如，导致弯曲)。这在图62B的截面图中示出，其中，外延层306在沟道区(栅极下)和源极/漏极区之间不再是共平面的或共直线的。应当注意，外延层306在源极/漏极区和沟道区之间保持基本上一致的厚度(例如，在6和12nm之间)。这可以增强器件的应变，这对于例如NMOS器件可以是有益的。在第二器件区中的底层、氧化层502可以厚于氧化层3904。在一些实施例中，在第二器件区中的氧化层502的厚度在5至25nm之间

在一些实施例中，框5114继续以去除位于第一类型器件上的硬掩模层。使用图53A/53B的实例，从衬底202去除硬掩模层3902。

方法5100然后进行至框5116，从第一类型的器件(例如，PFET)的鳍中的邻近栅极堆叠件的鳍区域，即，源极/漏极区去除外延堆叠件的所选外延层。框5116基本上类似于以上参照图38描述的方法3800的框3814、图1的方法100的框114和/或图20的方法2000的框2012。如图54A/54B所示，已经从衬底202去除第一类型的器件的鳍402的源极/漏极区中的外延层304(图54A)。第二类型器件(图54B)基本保持不变。图54A示出了位于外延层304(图53A)的位置处的间隙1002。间隙1002可以填充有周围环境气体(例如，空气、N₂)。在一些实施例中，外延层304和氧化层3904(氧化的外延层304)之间的选择性允许从第一类型器件去除外延层304。

方法5100然后进行至框5118，在衬底上、两种类型的器件的鳍上方沉积间隔件层。框5100基本上类似于以上参照图38的方法3800的框3816、以上参照图1和图11描述的方法100的框116和/或基本上类似于以上参照图20的方法2000的框2014。图55A/55B示出了设置在鳍402上的间隔件层1102。对于第一类型的器件，图55A示出了间隔件层1102形成在鳍上，包括填充在间隙1002中。在一些实施例中，参照图56A/56B的实例，在形成间隔件层1102之后，可以回蚀刻间隔件层1102以暴露鳍元件402中邻近于但不被栅极结构902覆盖的部分(例如，源极/漏极区)。图56A的实例可以基本上类似于以上参考图12A和图12B所讨论的。如上所述，如图56A所示，虽然可以从外延堆叠件2202的顶面和外延堆叠件2202的横向表面去除间隔件层1102，但是间隔件层1102仍介于第一类型的器件的源极/漏极中的外延堆叠件302的外延层306之间以及位于栅极的侧壁上。位于第一类型的器件的鳍元件402中的外延层306之间的间隔件层1102的厚度可以在大约2nm至6nm之间。同时参照第二类型的器件，图56B示出间隔件层1102被回蚀刻使得间隔件层1102保留在栅极结构902的侧壁上，从而形成间隔件元件。

方法5100然后进行至框5120，形成源极/漏极部件。框5120基本上类似于以上参照图38、图44A和图44B描述的方法3800的框3818、以上参照图20和图31描述的方法2000的框2016和/或基本上类似于以上参照图1描述的方法100的框118。如上所述，可以通过实施外延生长工艺来形成源极/漏极部件，该外延生长工艺提供覆盖(cladding)位于鳍的源极/漏极中的外延层的部分的外延材料。参照图57A/图57B，对于每个器件类型，源极/漏极部件4402和4404形成在邻近栅极堆叠件902的鳍元件402上。参照图57A，源极/漏极部件4402包括通过在外延层306中邻近栅极结构902的区域上外延生长半导体材料层来形成的材料4402A。也就是，材料4402A形成在邻近栅极的纳米线(例如，外延层306)周围；这可以被称为在纳米线周围形成“覆盖层”。包括外延材料4402A的源极/漏极部件可以与以上参照图44A讨论的基本类似和/或基本上类似于以上参照图13描述的外延源极/漏极材料1302A。参照图57B的实例，源极/漏极部件4404包括通过在外延层306的邻近栅极结构902的区域上外延生长半导体材料层来形成的材料4404A。也就是，材料4404A形成在邻近栅极的纳米线(例如，外延层306)周围；这可以被称为在纳米线周围形成“覆盖层”。包括外延材料4404A的源极/漏极部件可以与以上参照44B讨论的类似和/或基本上类似于以上参照图13描述的外延源极/漏极材料1302A。用于4404A和4402A的材料可结合相关的器件类型(n型，p型)有适当的组分或适当地掺杂。因此，在实施例中，材料4404A和4402A在组成或掺杂中的至少一个上是不同的。例如，在一些实施例中，外延材料4402A提供适用于PFET器件的源极/漏极材料；外延材料4404A提供适用于NFET器件的源极/漏极材料。因此，源极/漏极部件4402和4404可以在相同或不同的工艺中形成。

方法5100然后进行至框5122，形成ILD层和/或去除栅极结构。框5122基本上类似于方法3800的框3820、方法2000的框2018和/或方法100的框120。参照图58A/58B的实例，在衬底202上方形成ILD层1402。如图58A/58B示出的，电极层904(或电极层904和介电层802)的去除产生沟槽1404。

方法5100然后进行至框5124，选择性去除器件的沟道区中的外延层。在一些实施例中，去除鳍元件的区域(在该区域上或上方将形成栅极结构，也就是沟道区)中的所选外延层。可以同时地或在单独的步骤中(提供合适的掩蔽)实施用于两种类型的器件的该选择性去除。框5124基本上类似于方法3800的框3822、图20的方法2000的框20/22和/或图33的实例，和/或图1的方法100的框122和/或图15的实例。参照图59A/59B的实例，对于两种类型的器件(n型和p型)，从衬底202的沟道区以及沟槽1404内均去除外延层304。如上所述，在一些实施例中，外延层304是SiGe而外延层306是硅从而能够选择性去除SiGe外延层304。应当注意，在框5124中间处理阶段期间(例如，图59A/59B)，在沟道区中的邻近的纳米线之间提供间隙1502(例如，外延层306之间的间隙1502)。

方法5100然后进行至框5126，形成栅极结构。框5126可以基本上类似于方法3800的框3824、以上参照图20、图34、图35、图36和图20描述的方法2000的框2022和/或可以基本上类似于以上参照图1和/或图16、图17、图18和图19的实例描述的方法100的框124。参照图60A的实例，在框5126的实施例中，在第一类型的器件的沟槽1404内形成栅极堆叠件4702。参照图60B的实例，在框5126的实施例中，在第二类型的器件的沟槽1404内形成栅极堆叠件4704。栅极堆叠件4702和4704可以包括不同的组成和/或在不同工艺期间形成。栅极堆叠件4702和4704中的任一个或两者均可以是高K/金属栅极堆叠件。栅极堆叠件4702提供用于第一类型器件(例如，PFET)的合适的功函数。栅极堆叠件4704提供用于第二类型器件(例如，NFET)的合适的功函数。例如，栅极堆叠件4702和4704的金属层可以包括相同或不同的组分，包括选择由Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或它们的组合组成的组中的这些组分。

因此，方法5100提供在第一类型的器件6000的一些实施例中。在一些实施例中，器件6000是PFET器件。在一些实施例中，方法5100提供第二类型的器件6010。在一些实施例中，器件6010是NFET器件。器件6000和6010可以提供在同一衬底上并且一起用以形成集成电路。如上所述，方法5000和/或器件6010的一些实施例的优势是通过介于覆盖的外延源极/漏极之间的氧化层(见氧化层3904)的厚度增加来提供应变增强。在一些实施例中，器件6000的优势是在沟道和/或源极/漏极区下面存在氧化层502。在一些实施例中，器件6010的优势是在沟道和/或源极/漏极区下面存在氧化层502。

器件6000和/或6010可以实施为全环栅(GAA)器件，即，栅极结构4702/4704形成在纳米线(外延层306)的多侧上。多栅极器件6000在图60A的等距视图以及在图61A(截线A)、图62A(通过栅极结构4702的截线B)、图63A(通过源极/漏极的截线C)中对应的截面图示出。多栅极器件6010在图60B的等距视图以及图61B(截线A)、图62B(通过栅极结构4702的截线B)、图63B(通过源极/漏极的截线C)中对应的截面图示出。为了便于参考图61A/B、图62A/B和图63A/B去除ILD层1402。如61A、图62A、图61B和图62B所示，栅极介电层4706设置在外延层306(例如，纳米线)下面。然而，在其他实施例中，各自的栅极结构4702、4704的其他部分(例如，栅电极4710、4712)也可以设置在外延层306下面。在一些实施例中，器件6000和/或6010可以是其栅极形成在沟道区的至少两侧(例如，顶部和两侧壁)上的FINFET器件和/或具有本领域已知的其他配置。图63A和图63B中的器件6000和6010示出源极/漏极部件4402、4404具有设置在外延层306(例如，纳米线)的多表面上的外延生长的覆盖层4402A、4404A，同时介电材料(分别是间隔件1102和氧化层3904)介于外延层306之间。

半导体器件6000和6010可以经历进一步地处理以形成本领域已知的各个部件和区域。例如，随后的处理可以在衬底202上形成被配置为连接各个部件以形成可以包括一个或多个多栅极器件的功能电路的接触件开口、接触件金属以及各个接触件/通孔/线以及多层互连部件(例如，金属层和层间电介质)。在又实施例中，多层互连件可以包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各个互连部件可以采用包括铜、钨和/或硅的各个导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于含铜的多层互连结构。此外，在方法5100之前、器件和之后可以执行额外的工艺步骤，以及根据方法5100的各个实施例可以替换或消除上述的一些工艺步骤。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

因此，在广泛的实施例中的一个中，描述了半导体器件制造的方法，方法包括形成从衬底延伸以及具有源极/漏极区和沟道区的鳍。鳍包括具有第一组分的第一外延层和位于第一外延层上的第二外延层，第二外延层具有第二组分。从鳍的源极/漏极区去除第二外延层以形成间隙。用介电材料填充间隙。另一外延材料形成在第一外延层的至少两个表面上以形成源极/漏极部件。

在实施例中，呈现了一种用于制造多栅极器件的方法。方法包括生长包括第一、第二和第三外延层的外延层堆叠件。图案化外延层堆叠件以形成鳍元件。在鳍元件上方形成伪栅极结构。位于鳍的第一区和第二区中的第二外延层转变成(transformed to)介电层。鳍的位于伪栅极结构下面的第三区介于第一和第二区之间。在转变第二外延层之后去除伪栅极结构，因此形成沟槽。在沟槽中形成金属栅极结构，其中金属栅极设置在第一和第三外延层的每个的多侧上。在又一些实施例中，通过氧化第二外延层来转变第二外延层。在又一些实施例中，通过去除第二外延层以形成间隙以及用介电材料来填充间隙来转变第二外延层。

在另一实施例中，形成多栅极半导体器件，多栅极半导体器件提供从衬底延伸的第一鳍元件。栅极结构在第一鳍元件的沟道区上方延伸。第一鳍元件的沟道区包括均被栅极结构的部分围绕的多个沟道半导体层。第一鳍元件的沟道区邻近栅极结构。源极/漏极区包括第一半导体层、位于第一半导体层上方的介电层以及位于介电层上方的第二半导体层。