接触垫结构的制作方法

本发明是有关于一种适用于集成电路的结构，特别是有关于一种用于多层导电层的电性连接的接触垫结构。

背景技术：

三维(3d)元件阵列，例如3d存储器的各层元件的导线皆需要电性连接，所以接触区中各层导电层皆需露出以供电性连接，从而形成阶梯状的接触垫结构。

为了形成n层元件的阶梯状接触垫结构，现有技术使用n-1个掩膜进行n-1次光刻工艺，以分别去除接触区中的n-1个区域中的不同层数的导电层。然而，这种方式非常繁琐，而且因为间距(pitch)小而需要很精确的工艺控制，从而提高了制造成本及工艺难度。

技术实现要素：

本发明提供一种接触垫结构，其在元件有n层的情况下可使用远少于n-1次的光刻工艺来形成。

本发明的接触垫结构包括交替堆叠的n层(n≥6)绝缘层及n层导电层，且具有n个区域暴露出各个导电层。这些区域排列成p×q的二维阵列(p≥3、q≥2)。当这些导电层由下至上编号为第1至第n导电层且区域(i，j)(i＝1～p，j＝1～q)暴露出的导电层为第lni，j导电层时，

在第i列的q个区域中，lni，j随j值增加而递减，即lni，1＞lni，2＞…＞lni，q，

第i列的q个区域及第i+1列的q个区域之间的ln值差异固定，即lni，1-lni+1，1＝lni，2-lni+1，2＝…＝lni，q-lni+1，q，

在第j行的p个区域中，lni，j由两端向中央渐减，即ln1，j，lnp，j＞ln2，j，lnp-1，j＞…，并且

第j行的p个区域及第j+1行的p个区域之间的ln值差异固定，即 ln1，j-ln1，j+1＝ln2，j-ln2，j+1＝…＝lnp，j-lnp，j+1。

在第一实施例中，在各该区域(i，j)中不存在高于第lni，j导电层的绝缘层或导电层。

在第二实施例中，在暴露出第n导电层的区域以外的各该区域(i，j)中，第lni，j导电层暴露于形成在上层的绝缘层及导电层中的接触窗开口中。各接触窗开口的侧壁可配置有间隙壁。

在一实施例中，p≥3且q≥2。

在一实施例中，上述接触垫结构配置于3d存储器中。

由于本发明的n层导电层的接触垫结构可使用远少于n-1次的光刻工艺来形成，故其工艺可大幅简化，工艺控制也比较容易。

附图说明

图1a为本发明第一实施方式中一实施例的接触垫结构的立体图。

图1b为图1a的接触垫结构的上视图，其中标示各区域暴露出的导电层的编号lni，j及须去除的导电层层数tni，j。

图2为可达成图1b的导电层去除层数分布的掩膜图案/蚀刻层数组合的一个例子。

图3a为本发明第一实施方式中另一实施例的接触垫结构的立体图。

图3b为图3a的接触垫结构的上视图，其中标示各区域暴露出的导电层的编号lni，j及须去除的导电层层数tni，j。

图4为可达成图3b的导电层去除层数分布的掩膜图案/蚀刻层数组合的一个例子。

图5a为本发明第二实施方式中一实施例的接触垫结构的上视图，其中标示各区域中须部分去除的导电层的层数tni，j。

图5b为图5a的接触垫结构的b-b’剖面图。

附图标记说明

100、300、500：接触垫

102：绝缘层

104：导电层

106：接触窗开口

108：间隙壁

21、22、23、24、31、32、33、34：掩膜图案

212、222、232、242、312、322、332、342：对应导电层去除区的掩膜区域

214、224、234、244、314、324、334、344：对应非去除区的掩膜区域

ani.j，k：区域(i，j)于第k次光刻工艺中的导电层去除层数

enk：第k次光刻工艺中导电层去除区的去除层数

lni，j/ln3，2：区域(i，j)/(3，2)暴露出的导电层的编号

tni，j/tn2，3：区域(i，j)/(2，3)须去除的导电层的层数

具体实施方式

以下将通过实施方式对本发明作进一步说明，但该等实施方式仅为例示说明之用，而非用以限制本发明的范围。

图1a为本发明第一实施方式中一实施例的接触垫结构的立体图。图1b为图1a的接触垫结构的上视图，其中标示各区域暴露出的导电层的编号lni，j及须去除的导电层层数tni，j。在本发明的第一实施例中，在各该区域(i，j)中不存在高于第lni，j导电层的绝缘层或导电层。

请参照图1a及图1b，本实施例的接触垫结构100中有12层绝缘层102及12层导电层104交替堆叠，且暴露出各导电层104的12个区域排成4×3的二维阵列。此即对应n＝12、p＝4且q＝3的情况。图中行方向标为i方向、列方向标为j方向，但此i、j方向不一定表示晶圆的x、y方向或y、x方向。这些导电层104由下至上编号为第1至第12(＝n)导电层。各区域(i，j)(i＝1～4，j＝1～3)暴露出的导电层的编号lni，j如图1b左半所示，例如，区域(3，2)暴露出的导电层的编号ln3，2＝6。在第i列的3(＝q)个区域中，lni，j随j值增加而递减，即lni，1＞lni，2＞lni，3。第i列的3(＝q)个区域及第i+1列的3(＝q)个区域之间的ln值差异固定，即lni，1-lni+1，1＝lni，2-lni+1，2＝lni，3-lni+1，3。在第j行的4(＝p)个区域中，lni，j由两端向中央渐减，即ln1，j，ln4，j＞ln2，j，ln3，j。并且，第j行的4(＝p)个区域及第j+1行的4(＝p)个区域之间的ln值差异固定，即 ln1，j-ln1，j+1＝ln2，j-ln2，j+1＝ln3，j-ln3，j+1＝ln4，j-ln4，j+1。

为达成此lni，j分布及各该区域(i，j)中不存在高于第lni，j导电层的绝缘层或导电层的状态，须自各区域(i，j)完全去除特定层数tni，j(＝n-lni，j＝12-lni，j)的导电层，其值如图1b右半所示，例如，区域(2，3)须去除其全区11层导电层而露出第1层导电层，即tn2，3＝11。此tn值分布可通过使用数目远小于n-1(11)个的掩膜进行同数目的光刻工艺，以特定的掩膜图案/蚀刻层数组合来达成，其一例如图2所示。

请参照图2，此例使用4个掩膜(m＝4的情况)，其分别在对应区域具有掩膜图案21、22、23、24，且其使用顺序可以任意选择。

掩膜图案21包含以图标方式分布的对应导电层去除区的区域212及对应非去除区的区域214，且在使用掩膜图案21的光刻工艺中，导电层蚀刻去除层数enk＝1为1层，对应区域212的导电层去除区的去除层数ani，j，k＝1为enk＝1(1)，且对应区域214的非去除区的去除层数ani，j，k＝1为0。

掩膜图案22包含以图标方式分布的对应导电层去除区的区域222及对应非去除区的区域224，且在使用掩膜图案22的光刻工艺中，去除层数enk＝2为2层，对应区域222的导电层去除区的去除层数ani，j，k＝2为enk＝2(2)，且对应区域224的非去除区的去除层数ani，j，k＝2为0。

掩膜图案23包含以图标方式分布的对应导电层去除区的区域232及对应非去除区的区域234，且在使用掩膜图案23的光刻工艺中，去除层数enk＝3为4层，对应区域232的导电层去除区的去除层数ani，j，k＝3为enk＝3(4)，且对应区域234的非去除区的去除层数ani，j，k＝3为0。

掩膜图案24包含以图标方式分布的对应导电层去除区的区域242及对应非去除区的区域244，且在使用掩膜图案24的光刻工艺中，去除层数enk＝4为4层，对应区域242的导电层去除区的去除层数ani，j，k＝4为enk＝4(4)，且对应区域244的非去除区的去除层数ani，j，k＝4为0。

各光刻工艺的去除层数的总和为n-1(11)，即enk＝1、enk＝2、enk＝3与enk＝m＝4之和为n-1(11)。接触垫的各区域(i，j)在该m次光刻工艺之后累计的导电层去除层数达到前述的须去除层数tni，j，即ani，j，k＝1、ani，j，k＝2、ani，j，k＝3与ani，j，k＝m＝4之和为tni，j。例如，区域(2，2)对应掩膜图案21中对应去除区的区域212、掩膜图案22中对应去除区的区域222、掩膜图案23 中对应去除区的区域232及掩膜图案24中对应非去除区的区域244，即an2，2，k＝1＝enk＝1＝1、an2，2，k＝2＝enk＝2＝2、an2，2，k＝3＝enk＝3＝4且an2，2，k＝m＝4＝0，四者之和为tn2，2＝7(图1b)。

另外，各层导电层104的材料例如是金属材料、n掺杂复晶硅、p掺杂复晶硅，或其组合，各层绝缘层102的材料包含氧化硅、氮化硅、氮氧化硅等。

在各导电层104皆暴露出的接触垫结构100形成之后，即可于其上形成绝缘层(未绘示)，再于此绝缘层中形成深度不同的多个接触插塞(未绘示)来电性连接各导电层104。

图3a为本发明第一实施方式中另一实施例的接触垫结构的立体图。图3b为图3a的接触垫结构的上视图，其中标示各区域暴露出的导电层的编号lni，j及须去除的导电层层数tni，j。

请参照图3a、3b，本实施例的接触垫结构300同样有12层导电层，但暴露出各导电层的12个区域排成6×2的二维阵列。此即对应n＝12、p＝6且q＝2的情况。图中i方向、j方向定义如前。

各区域(i，j)(i＝1～6，j＝1～2)暴露出的导电层的编号lni，j如图3b左半所示。在第i列的2(q)个区域中，lni，j随j值增加而递减，即lni，1＞lni，2。第i列的2(q)个区域及第i+1列的2(q)个区域之间的ln值差异固定，即lni，1-lni+1，1＝lni，2-lni+1，2。在第j行的6(p)个区域中，lni，j由两端向中央渐减，即ln1，j，ln6，j＞ln2，j，ln5，j＞ln3，j，ln4，j。并且，第1行的6(p)个区域及第2行的6(p)个区域之间的ln值差异固定，即ln1，1-ln1，2＝ln2，1-ln2，2＝ln3，1-ln3，2＝ln4，1-ln4，2＝ln5，1-ln5，2＝ln6，1-ln6，2。

为达成此lni，j分布及各该区域(i，j)中不存在高于第lni，j导电层的绝缘层或导电层的状态而须自各区域(i，j)去除的导电层层数tni，j(＝n-lni，j＝12-lni，j)如图3b右半所示。此tn值分布可通过使用数目(m)远小于n-1(11)个的掩膜进行同数目的光刻工艺，以特定的掩膜图案/蚀刻层数组合来达成，其一例如图4所示。

如图4所示，此例使用4个掩膜(m＝4的情况)，其分别在对应区域具有掩膜图案31、32、33、34，且其使用顺序可以任意选择。

掩膜图案31包含以图标方式分布的对应导电层去除区的区域312及 对应非去除区的区域314，且在使用掩膜图案31的光刻工艺中，去除层数enk＝1为1层，对应区域312的去除区的去除层数ani，j，k＝1为enk＝1(1)，且对应区域314的非去除区的去除层数ani，j，k＝1为0。

掩膜图案32包含以图标方式分布的对应去除区的区域322及对应非去除区的区域324，且在使用掩膜图案32的光刻工艺中，去除层数enk＝2为2层，对应区域322的去除区的去除层数ani，j，k＝2为enk＝2(2)，且对应区域324的非去除区的去除层数ani，j，k＝2为0。

掩膜图案33包含以图标方式分布的对应去除区的区域332及对应非去除区的区域334，且在使用掩膜图案33的光刻工艺中，去除层数enk＝3为4层，对应区域332的去除区的去除层数ani，j，k＝3为enk＝3(4)，且对应区域334的非去除区的去除层数ani，j，k＝3为0。

掩膜图案34包含以图标方式分布的对应去除区的区域342及对应非去除区的区域344，且在使用掩膜图案34的光刻工艺中，去除层数enk＝4为4层，对应区域342的去除区的去除层数ani，j，k＝4为enk＝4(4)，且对应区域344的非去除区的去除层数ani，j，k＝4为0。

各光刻工艺的去除层数的总和为n-1(11)，即enk＝1、enk＝2、enk＝3与enk＝m＝4之和为n-1(11)。接触垫的各区域(i，j)在该m次光刻工艺之后累计的导电层去除层数达到前述的须去除层数tni，j，即ani，j，k＝1、ani，j，k＝2、ani，j，k＝3与ani，j，k＝m＝4之和为tni，j。例如，区域(2，2)对应掩膜图案31中对应去除区的区域312、掩膜图案32中对应非去除区的区域324、掩膜图案33中对应去除区的区域332及掩膜图案34中对应非去除区的区域344，即an2，2，k＝1＝enk＝1＝1、an2，2，k＝2＝0、an2，2，k＝3＝enk＝3＝4且an2，2，k＝m＝4＝0，四者之和为tn2，2＝5。

图5a为本发明第二实施方式中一实施例的接触垫结构的上视图，其中标示各区域中须部分去除的导电层的层数tni，j。图5b为图5a的接触垫结构的b-b’剖面图。

请参照图5a、5b，本实施例的接触垫结构500的须去除导电层层数tni，j分布与图1b所示者相同，且掩膜图案分布/蚀刻层数组合可以与图2所示者相同，但在暴露出最上方的第n导电层的区域以外的各该区域(i，j)中，第lni，j导电层上方的各绝缘层102及各导电层104在该m次光刻工 艺中皆仅被部分去除，从而在第lni，j导电层上层的绝缘层102及导电层104中形成接触窗开口106，第lni，j导电层即暴露于此接触窗开口106中。

在该m次光刻工艺之后，可于各接触窗开口106的侧壁形成间隙壁108，以使稍后将形成于区域(i，j)中的接触窗开口106中的第lni，j导电层的接触窗与第lni，j导电层上方的导电层104隔离。间隙壁108的材质为绝缘材质，例如为氧化硅、氮化硅、氮氧化硅等。

上述各实施方式的接触垫结构100、300或500例如是配置于3d存储器中。

由于本发明的n(例如为12)层导电层的接触垫结构可使用远少于n-1次的光刻工艺(例如4次)来形成，故其工艺可大幅简化，工艺控制也比较容易。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。