半导体器件及其制造方法与流程

本申请要求在韩国知识产权局于2015年6月8日提交的韩国专利申请No.10-2015-0080511和于2015年8月5日提交的韩国专利申请No.10-2015-0110481的优先权，所述韩国专利申请的公开以引用方式全文并入本文中。

技术领域

本公开涉及一种半导体器件及其制造方法，更具体地说，涉及一种包括鳍形图案的半导体器件及其制造方法。

背景技术：

作为一种用于增大半导体器件的集成的缩放技术，提出了一种多栅极晶体管，其中在衬底上形成鳍形或者纳米线形多沟道有源图案(或硅体)，并且在多沟道有源图案的表面上形成栅极。

由于这种多栅极晶体管使用三维沟道，因此可容易缩放。即使不增大多栅极晶体管的栅极长度，多栅极晶体管的电流控制能力也可提高。另外，可有效地抑制沟道区的电势受漏极电压影响的短沟道效应(SCE)。

技术实现要素：

根据示例实施例，一种半导体器件可包括：在第一方向上按照一行排列的第一鳍形图案和第二鳍形图案；第一鳍形图案与第二鳍形图案之间的沟槽；填充沟槽的一部分的场绝缘层；以及在第一鳍形图案与第二鳍形图案之间并在场绝缘层上的绝缘线图案。所述绝缘线图案可与第一鳍形图案和第二鳍形图案间隔开。绝缘线图案可在与第一方向交叉的第二方向上延伸，并且可具有低于第一鳍形图案的顶表面和第二鳍形图案的顶表面的底表面。

在一些实施例中，绝缘线图案可与场绝缘层直接接触。

在一些实施例中，所述器件还可包括绝缘线图案的侧壁上的衬垫。衬垫的高度可实质上等于绝缘线图案的高度。

在一些实施例中，衬垫可不与第一鳍形图案和第二鳍形图案接触。

在一些实施例中，衬垫可包括相对于绝缘线图案具有蚀刻选择性的材料。

在一些实施例中，所述器件还可包括绝缘线图案与场绝缘层之间的衬垫。

在一些实施例中，衬垫可包括沿着绝缘线图案的底表面延伸的第一部分和沿着绝缘线图案的侧壁延伸的第二部分。

在一些实施例中，衬垫的第一部分的厚度可小于衬垫的第二部分的厚度。

在一些实施例中，所述器件还可包括第一鳍形图案上的第一栅电极和第二鳍形图案上的第二栅电极。第一栅电极的顶表面、第二栅电极的顶表面和绝缘线图案的顶表面可实质上彼此共面。

在一些实施例中，所述器件还可包括层间绝缘层，其覆盖第一栅电极和第二栅电极以及绝缘线图案的侧壁，并且布置在第一鳍形图案和第二鳍形图案以及场绝缘层上。层间绝缘层的顶表面可实质上与绝缘线图案的顶表面共面。

根据另一些示例实施例，一种半导体器件可包括彼此相邻的第一鳍形图案和第二鳍形图案、覆盖第一鳍形图案的下部和第二鳍形图案的下部的场绝缘层、以及层间绝缘层。第一鳍形图案和第二鳍形图案中的每一个可具有长边和短边。第一鳍形图案的上部和第二鳍形图案的上部突出至场绝缘层以上。层间绝缘层可覆盖第一鳍形图案的上部和第二鳍形图案的上部以及场绝缘层。所述层间绝缘层可包括暴露出第一鳍形图案的短边与第二鳍形图案的短边之间的场绝缘层的顶表面的第一沟槽。第一沟槽可与第一鳍形图案和第二鳍形图案间隔开。绝缘线图案可形成在第一沟槽中。绝缘线图案的高度可大于第一鳍形图案的上部的高度，并且可大于第二鳍形图案的上部的高度。

在一些实施例中，绝缘线图案可直接接触场绝缘层。

在一些实施例中，所述器件还可包括第一沟槽中的衬垫。第一衬垫可沿着第一沟槽的底表面和侧壁形成，并且第一沟槽的侧壁上的衬垫的厚度可大于第一沟槽的底表面上的衬垫的厚度。

在一些实施例中，层间绝缘层还可包括第一鳍形图案的上部上的第二沟槽和第二鳍形图案的上部上的第三沟槽。所述器件还可包括布置在第二沟槽中和第一鳍形图案上的第一栅电极以及布置在第三沟槽中和第二鳍形图案上的第二栅电极。第一栅电极的顶表面和第二栅电极的顶表面可实质上与绝缘线图案的顶表面共面。

在一些实施例中，所述器件还可包括：第一源极/漏极区，其位于第一栅电极与绝缘线图案之间的第一鳍形图案的上部中；以及第二源极/漏极区，其位于第二栅电极与绝缘线图案之间的第二鳍形图案的上部中。

根据另一些示例实施例，一种半导体器件可包括：第一鳍形图案，其在衬底上在第一方向上延伸；场绝缘层，其覆盖衬底上的第一鳍形图案的一部分；以及线图案，其位于场绝缘层和第一鳍形图案上，并且在与第一方向不同的第二方向上延伸。线图案可包括在横向上彼此邻近的栅电极和绝缘线图案。栅电极可与第一鳍形图案交叉。绝缘线图案的底表面可低于第一鳍形图案的顶表面。

在一些实施例中，所述器件还可包括在第一方向上按照一行排列的第二鳍形图案和第三鳍形图案。场绝缘层可覆盖第二鳍形图案和第三鳍形图案中的每一个的一部分。第一鳍形图案至第三鳍形图案可在第二方向上排列，并且绝缘线图案在第二方向上跨过第二鳍形图案与第三鳍形图案之间。

在一些实施例中，所述器件还可包括第一鳍形图案和场绝缘层上的高k介电层。高k介电层在彼此面对的绝缘线图案的侧壁与栅电极的侧壁之间延伸。

在一些实施例中，所述器件还可包括高k介电层与绝缘线图案的侧壁之间的衬垫。

在一些实施例中，所述器件还可包括场绝缘层的顶表面与绝缘线图案的底表面之间的衬垫。

在一些实施例中，衬垫可在彼此面对的绝缘线图案的侧壁与栅电极的侧壁之间延伸。

根据另一些示例实施例，一种制造半导体器件的方法可包括以下步骤：在衬底上形成在第一方向上按照一行排列的第一鳍形图案和第二鳍形图案；在衬底上形成覆盖第一鳍形图案的一部分和第二鳍形图案的一部分的场绝缘层；形成第一鳍形图案上的第一伪栅电极、第二鳍形图案上的第二伪栅电极和第一鳍形图案与第二鳍形图案之间的场绝缘层上的第三伪栅电极；在衬底上形成层间绝缘层以覆盖第一鳍形图案和第二鳍形图案以及场绝缘层和暴露出第一伪栅电极至第三伪栅电极的顶表面；在层间绝缘层上形成掩模图案以覆盖第一栅电极的顶表面和第二栅电极的顶表面和暴露出第三伪栅电极的顶表面；通过去除第三伪栅电极在层间绝缘层中形成第一沟槽；以及形成填充第一沟槽的绝缘线图案。第三伪栅电极可与第一鳍形图案和第二鳍形图案间隔开。

在一些实施例中，所述方法还可包括以下步骤：通过去除掩模图案将第一伪栅电极的顶表面和第二伪栅电极的顶表面暴露出来；在层间绝缘层中形成第二沟槽和第三沟槽；以及形成填充第二沟槽的第一栅电极和填充第三沟槽的第二栅电极。可通过去除第一伪栅电极形成第二沟槽和通过去除第二伪栅电极形成第三沟槽。第二沟槽可暴露出第一鳍形图案，第三沟槽可暴露出第二鳍形图案。

在一些实施例中，在形成绝缘线图案之前，所述方法还可包括形成沿着第一沟槽的侧壁和底表面延伸的衬垫。

在一些实施例中，形成第一沟槽的步骤可包括暴露出场绝缘层的顶表面。

附图说明

通过参照附图详细描述示例实施例，以上和其它方面和特征将变得更加清楚，其中：

图1和图2分别是用于解释根据示例实施例的半导体器件的布局图和透视图；

图3是用于解释图2的鳍形图案和场绝缘层的透视图；

图4是沿着图2的线4-4截取的剖视图；

图5A和图5B是沿着图2的线5-5截取的剖视图；

图6是用于解释根据示例实施例的半导体器件的剖视图；

图7是用于解释根据示例实施例的半导体器件的剖视图；

图8是用于解释根据示例实施例的半导体器件的剖视图；

图9是用于解释根据示例实施例的半导体器件的布局图；

图10是沿着图9的线10-10截取的剖视图；

图11是沿着图9的线11-11截取的剖视图；

图12是沿着图9的线12-12截取的剖视图；

图13是用于解释根据示例实施例的半导体器件的剖视图；

图14至图23是用于解释根据示例实施例的制造半导体器件的方法的剖视图；

图24是用于解释根据其它示例实施例的制造半导体器件的方法的剖视图；

图25是包括根据示例实施例的半导体器件的系统芯片(SoC)的框图；

图26是包括根据示例实施例的半导体器件的电子系统的框图；以及

图27至图29示出了可应用根据一些实施例的一个或多个半导体器件的示例半导体系统。

具体实施方式

现在，将参照其中示出了一些示例实施例的附图更完全地描述各个示例实施例。然而，本文公开的特定结构性和功能性细节仅是代表性的，以描述示例实施例。因此，本公开可按照许多替代形式实现并且不应理解为仅限于本文阐述的示例实施例。因此，应该理解，不旨在将示例实施例限于公开的特定形式，而是相反，示例实施例覆盖落入本发明范围内的所有修改形式、等同形式和替代形式。

在附图中，为了清楚起见，可夸大层和区的厚度，并且在对附图的描述中，相同的附图标记始终指代相同的元件。

虽然本文中可使用术语第一、第二等来描述各个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。例如，第一元件可被称作第二元件，相似地，第二元件可被称作第一元件，而不脱离示例实施例的教导。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。

应该理解，如果元件被称作“连接”或“耦接”至另一元件，则其可直接连接或耦接至所述另一元件，或者可存在中间元件。相反，如果元件被称作“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。应该按照相同的方式解释其它用于描述元件之间的关系的词语(例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”等)。

本文所用的术语仅是为了描述特定实施例，并且不旨在限制示例实施例。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。还应该理解，术语“包含”、“包含……的”、“包括”和/或“包括……的”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。

为了易于描述，本文中可使用空间相对术语(例如，“在……下方”、“在……之下”、“下”、“在……之上”、“上”等)，以描述附图中所示的一个元件或特征与另一元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，例如，术语“在……之下”可涵盖在……之上和在……之下这两个取向。装置可按照其它方式取向(旋转90度或以其它取向观看或参考)，并且本文所用的空间相对描述语将相应地解释。

本文参照作为理想实施例(和中间结构)的示意图的剖视图来描述示例实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因此，示例实施例不应被理解为限于本文示出的区的具体形状，而是可包括例如由制造工艺导致的形状的偏差。图中示出的区实际上是示意性的，并且它们的形状不一定示出装置的区的实际形状，并且不限制本发明的范围。

还应该注意，在一些替代性实施方式中，示出的功能/行为可不按照附图中的次序发生。例如，根据涉及的功能/行为，以连续方式示出的两幅图实际上可同时执行，或者有时可按照相反次序执行。

除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本领域技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化的或过于正式的含义解释它们。

根据本文所述的各个实施例的器件和形成器件的方法可在诸如集成电路之类的微电子器件中实现，其中根据本文所述的各个实施例的多个器件集成在相同的微电子器件中。因此，在微电子器件中，本文所示的剖视图可沿着不一定正交的两个不同的方向复制。因此，实现根据本文所述的各个实施例的器件的微电子器件的平面图可包括按照基于微电子器件的功能性而呈阵列和/或二维图案的多个器件。

根据本文所述的各个实施例的器件可根据微电子器件的功能性散布于其它器件之间。而且，根据本文所述的各个实施例的微电子器件可沿着可与所述两个不同方向正交的第三方向复制，以提供三维集成电路。

因此，本文所示的剖视图可对根据本文所述的各个实施例的在平面图中沿着两个不同方向延伸和/或在立体图中沿着三个不同方向延伸的多个器件提供支持。所述两个不同方向可以彼此正交或者可以不正交。所述三个不同方向可包括可与所述两个不同方向正交的第三方向。所述多个器件结构可集成在相同的电子装置中。例如，当在器件/结构的剖视图中示出了单个有源区时，该器件/结构可包括其上的多个有源区和晶体管结构，如将通过器件/结构的平面图所示的那样。所述多个器件结构可按照阵列和/或二维图案排列。

为了更加具体地描述示例实施例，将参照附图详细地描述各个特征。然而，示例实施例不限于此。

下文中，将参照图1至图5B描述根据示例实施例的半导体器件。

图1和图2分别是用于解释根据示例实施例的半导体器件的布局图和透视图。图3是用于解释图2的鳍形图案和场绝缘层的透视图。图4是沿着图2的线4-4截取的剖视图。图5A和图5B是沿着图2的线5-5截取的剖视图。

图1至图3所示的鳍形图案可包括形成在鳍形图案上或中的源极/漏极区。此外，虽然在附图中示例性地示出了鳍形图案，但是所述鳍形图案可用纳米线形图案来代替。

参照图1至图5B，根据示例实施例的半导体器件1可包括第一鳍形图案110、第二鳍形图案210、第一栅电极120、第二电极220和绝缘线图案160。

衬底100可为例如体硅衬底或者绝缘体上硅(SOI)衬底。可替换地，衬底100可包括例如硅-锗，锑化铟、砷化铟、磷化铟、砷化镓、锑化镓或者铅碲化合物。此外，衬底100可包括底部衬底和形成在其上的外延层。

第一鳍形图案110和第二鳍形图案210可在第一方向X上延伸。第一鳍形图案110和第二鳍形图案210可在第一鳍形图案110和第二鳍形图案210中的每一个的长度方向上按照一条线延伸。第一方向X可平行于第一鳍形图案110和第二鳍形图案210中的每一个的长度方向。第一鳍形图案110和第二鳍形图案210可在第一方向X上按照一行排列。

由于第一鳍形图案110和第二鳍形图案210在第一方向X上延长，因此第一鳍形图案110和第二鳍形图案210可分别具有沿着第一方向X延伸的长边110a和210a和沿着第二方向Y延伸的短边110b和210b。第二方向Y可垂直于第一方向X。因为第一鳍形图案110和第二鳍形图案210在长度方向上按照一行排列，所以第一鳍形图案110的短边110b可面对第二鳍形图案210的短边210b。虽然第一鳍形图案110和第二鳍形图案210的顶表面是大概的，但是本领域普通技术人员应该理解，可区分出第一鳍形图案110和第二鳍形图案210的长边和短边。

第一鳍形图案110和第二鳍形图案210可形成为彼此紧邻。第一鳍形图案110和第二鳍形图案210可通过分离沟槽T分离。

分离沟槽T可形成在第一鳍形图案110与第二鳍形图案210之间。例如，第一鳍形图案110的短边110b和第二鳍形图案210的短边210b可通过分离沟槽T限定。

第一鳍形图案110和第二鳍形图案210可用作用于多栅极晶体管的有源图案。例如，可沿着第一鳍形图案110和第二鳍形图案210中的每一个的三个表面形成沟道，以使得沟道可彼此连接，或者，可在第一鳍形图案110和第二鳍形图案210中的每一个的相对表面上形成沟道。

第一鳍形图案110和第二鳍形图案210可为衬底100的一部分，或者可包括从衬底100生长的外延层。

第一鳍形图案110和第二鳍形图案210可包括作为半导体元件的硅、锗。在一些实施例中，第一鳍形图案110和第二鳍形图案210可包括半导体化合物材料(例如，IV-IV族半导体化合物或者I I I-V族半导体化合物)。

例如，IV-IV族半导体化合物可包括二元化合物、三元化合物、掺杂有IV族元素的二元化合物或者掺杂有IV族元素的三元化合物，它们中的每一个包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两个。

例如，III-V族半导体化合物可包括二元化合物、三元化合物或者四元化合物，它们中的每一个通过诸如铝(Al)，镓(Ga)和铟(In)中的至少一个III族元素与诸如磷(P)、砷(As)和锑(Sb)中的至少一个V族元素的组合形成。

在根据实施例的半导体器件中，将第一鳍形图案110和第二鳍形图案210中的每一个描述为硅鳍形有源图案。

可在衬底100上形成场绝缘层105，并且可将其布置在第一鳍形图案110和第二鳍形图案210周围。因此，第一鳍形图案110和第二鳍形图案210可通过场绝缘层105限定。

场绝缘层105可包括第一部分106和第二部分107。场绝缘层105的第一部分106可与第一鳍形图案110和第二鳍形图案210的长边110a和210a接触，并且可在第一方向X上沿着它们的长边110a和210a延伸。

场绝缘层105的第二部分107可与第一鳍形图案110和第二鳍形图案210的短边110b和210b接触，并且可布置在第一鳍形图案110与第二鳍形图案210之间。场绝缘层105的第二部分107可填充第一鳍形图案110与第二鳍形图案210之间的分离沟槽T的一部分。

场绝缘层105的顶表面可低于第一鳍形图案110和第二鳍形图案210的顶表面。例如，场绝缘层105的第一部分106和第二部分107的顶表面可低于第一鳍形图案110和第二鳍形图案210的顶表面。换句话说，相对于分离沟槽T的底表面，场绝缘层105的第一部分106的高度H1和第二部分107的高度H2可小于第一鳍形图案110和第二鳍形图案210的高度。

场绝缘层105可形成为覆盖第一鳍形图案110的一部分和第二鳍形图案210的一部分。第一鳍形图案110可包括下部111和上部112，第二鳍形图案210可包括下部211和上部212。场绝缘层105可覆盖第一鳍形图案110的下部111和第二鳍形图案210的下部211。然而，场绝缘层105可不覆盖第一鳍形图案110的上部112和第二鳍形图案210的上部212。因此，场绝缘层105可不与第一鳍形图案110的上部112和第二鳍形图案210的上部212接触。结果，第一鳍形图案110的上部112和第二鳍形图案210的上部212可突出至场绝缘层105的第一部分106和第二部分107的顶表面以上。

例如，场绝缘层105可为氧化物层、氮化物层、氧氮化物层或者它们的组合。

层间绝缘层190可形成在衬底100上。层间绝缘层190可布置在第一鳍形图案110和第二鳍形图案210以及场绝缘层105上。层间绝缘层190可覆盖第一鳍形图案110的上部112和第二鳍形图案210的上部212以及场绝缘层105。层间绝缘层190可包括第一沟槽120t、第二沟槽220t和第三沟槽160t。第一沟槽120t可在第二方向Y上延伸以与第一鳍形图案110交叉，第二沟槽220t可在第二方向Y上延伸以与第二鳍形图案210交叉。第一沟槽120t可将第一鳍形图案110的一部分暴露出来，第二沟槽220t可将第二鳍形图案210的一部分暴露出来。第三沟槽160t可在第二方向Y上在第一沟槽120t与第二沟槽220t之间延伸。第三沟槽160t可形成为跨过第一鳍形图案110与第二鳍形图案210之间。也就是说，第三沟槽160t可在第二方向Y上在第一鳍形图案110与第二鳍形图案210之间延伸。第三沟槽160t可将场绝缘层105的第二部分107的顶表面的一部分暴露出来。

例如，层间绝缘层190可包括二氧化硅、氮化硅、氧氮化硅和低k介电材料中的至少一个。例如，用于层间绝缘层190的低k介电材料可包括可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)氧化物、氟硅酸盐玻璃(FSG)、掺碳氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、帕利灵、双苯并环丁烯(BCB)、SiLK^TM、聚酰亚胺、多孔聚合材料和/或它们的组合，但不限于此。

第一栅电极120可在第二方向Y上延伸，并且可形成为与第一鳍形图案110交叉。第一栅电极120可位于第一沟槽120t中。第一栅电极120可布置在第一鳍形图案110和场绝缘层105上。第一栅电极120可覆盖突出至场绝缘层105以上的第一鳍形图案110的上部112。

第二栅电极220可在第二方向Y上延伸，并且可形成为与第二鳍形图案210交叉。第二栅电极220可位于第二沟槽220t中。第二栅电极220可布置在第二鳍形图案210和场绝缘层105上。第二栅电极220可覆盖突出至场绝缘层105以上的第二鳍形图案210的上部212。

例如，第一栅电极120和第二栅电极220可包括多晶硅、非晶硅、钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钛铝(TiAl)、钛铝氮化物(TiAlN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)和它们的组合中的至少一个，但是不限于此。例如，第一栅电极120和第二栅电极220可通过栅极置换工艺(或者后栅极工艺)形成，但是不限于此。

绝缘线图案160可形成在场绝缘层105的第二部分107上，并且可在第二方向Y上延伸。绝缘线图案160可形成在暴露出场绝缘层105的第二部分107的顶表面的第三沟槽160t中。

绝缘线图案160可跨过(或穿过)第一鳍形图案110与第二鳍形图案210之间。例如，绝缘线图案160可布置在第一鳍形图案110的短边110b与第二鳍形图案210的短边210b之间。绝缘线图案160可与第一鳍形图案110的短边110b和第二鳍形图案210的短边210b间隔开，并且可不与第一鳍形图案110和第二鳍形图案210接触。

其中形成有绝缘线图案160的第三沟槽160t的侧壁可不由第一鳍形图案110和第二鳍形图案210限定。第三沟槽160t可形成在层间绝缘层190中。

绝缘线图案160的顶表面可基本与第一栅电极120和第二栅电极220的顶表面共面。层间绝缘层190的顶表面可基本与第一栅电极120和第二栅电极220以及绝缘线图案160的顶表面共面。层间绝缘层190可覆盖第一栅电极120和第二栅电极220以及绝缘线图案160的侧壁。

绝缘线图案160的高度可大于第一鳍形图案110的上部112的高度以及大于第二鳍形图案210的上部212的高度。第一鳍形图案110的上部112和第二鳍形图案210的上部212可突出至场绝缘层105的第二部分107的顶表面以上。

绝缘线图案160的底表面可低于第一鳍形图案110的顶表面以及低于第二鳍形图案210的顶表面。例如，与距离第一鳍形图案110的顶表面相比，绝缘线图案160的底表面可更加靠近分离沟槽T的底表面，并且与距离第二鳍形图案210的顶表面相比，绝缘线图案160的底表面可更加靠近分离沟槽T的底表面。

绝缘线图案160的下部在第一方向X上的宽度可小于场绝缘层105的第二部分107的上部在第一方向X上的宽度。

绝缘线图案160可与场绝缘层105的第二部分107直接接触。也就是说，绝缘线图案160的底表面可与场绝缘层105的第二部分107的顶表面直接接触。因此，绝缘线图案160的高度可基本等于覆盖场绝缘层105的第二部分107的层间绝缘层190的顶表面的高度。

绝缘线图案160可包括绝缘材料。绝缘线图案160可不包括导电材料。例如，绝缘线图案160可包括二氧化硅、氮化硅、氧氮化硅和低k介电材料中的至少一个。例如，用于绝缘线图案160的低k介电材料可包括可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)氧化物、氟硅酸盐玻璃(FSG)、掺碳氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、帕利灵、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料和/或它们的组合，但不限于此。

第一栅极绝缘层125可形成在第一鳍形图案110与第一栅电极120之间。第一栅极绝缘层125可沿着第一鳍形图案110的突出至场绝缘层105以上的轮廓形成。此外，第一栅极绝缘层125可布置在第一栅电极120与场绝缘层105的第一部分106之间。第一栅极绝缘层125可沿着第一沟槽120t的侧壁和底表面形成。

第二栅极绝缘层225可形成在第二鳍形图案210与第二栅电极220之间。第二栅极绝缘层225可沿着第二鳍形图案210的突出至场绝缘层105以上的轮廓形成。此外，第二栅极绝缘层225可布置在第二栅电极220与场绝缘层105的第一部分106之间。第二栅极绝缘层225可沿着第二沟槽220t的侧壁和底表面形成。

如图5B所示，还可在第一鳍形图案110与第一栅极绝缘层125之间形成界面层121。另外，还可在第二鳍形图案210与第二栅极绝缘层225之间形成界面层121。虽然图4中未示出，但是还可在第一栅电极120与第一栅极绝缘层125之间以及第二栅电极220与第二栅极绝缘层225之间形成界面层121。

虽然在图5B中界面层121示为沿着第一鳍形图案110的突出至场绝缘层105的顶表面以上的轮廓形成，但是示例实施例不限于此。在一些实施例中，界面层121可沿着场绝缘层105的顶表面(例如，场绝缘层105的第一部分106的顶表面)延伸。

第一栅极绝缘层125和第二栅极绝缘层225可包括二氧化硅、氧氮化硅、氮化硅、高k介电材料，和/或它们的组合。例如，用于第一栅极绝缘层125和第二栅极绝缘层225的高k介电材料可包括二氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、二氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铅锌铌酸盐中的至少一个，但是不限于此。

第一间隔件130可形成在沿着第二方向Y延伸的第一栅电极120的侧壁上。第一栅极绝缘层125可在第一间隔件130与第一栅电极120的侧壁之间延伸。

第二间隔件230可形成在沿着第二方向Y延伸的第二栅电极220的侧壁上。第二栅极绝缘层225可在第二间隔件230与第二栅电极220的侧壁之间延伸。

第一衬垫170可形成在在第二方向Y上延伸的绝缘线图案160的侧壁上。第一衬垫170可形成在层间绝缘层190中，第三沟槽160t可通过第一衬垫170限定。例如，第三沟槽160t的侧壁可通过层间绝缘层190中的第一衬垫170限定。绝缘线图案160可形成为填充通过第一衬垫170限定的第三沟槽160t。

第一衬垫170可不形成在绝缘线图案160的底表面与场绝缘层105的第二部分107的顶表面之间。第一衬垫170可不与第一鳍形图案110和第二鳍形图案210接触。层间绝缘层190可布置在第一衬垫170与第一鳍形图案110的短边110b和第二鳍形图案210的短边210b之间。也就是说，第一衬垫170可布置在层间绝缘层190与绝缘线图案160之间。

第一衬垫170可与场绝缘层105的第二部分107的顶表面接触。第一衬垫170的高度可基本等于场绝缘层105的第二部分107上的层间绝缘层190的厚度。第一衬垫170可包括相对于绝缘线图案160具有蚀刻选择性的材料。

例如，第一间隔件130和第二间隔件230以及第一衬垫170可包括二氧化硅、氮化硅、氧氮化硅、氧碳氮化硅(SiOCN)和/或它们的组合。

第一源极/漏极140可在第一栅电极120的相对两侧形成在第一鳍形图案中。第一源极/漏极140可形成在第一栅电极120与绝缘线图案160之间。可通过将第一鳍形图案110的上部112掺杂杂质来形成第一源极/漏极140。

第二源极/漏极240可在第二栅电极220的相对两侧形成在第二鳍形图案中。第二源极/漏极240可形成在第二栅电极220与绝缘线图案160之间。可通过将第二鳍形图案210的上部212掺杂杂质来形成第二源极/漏极240。

图6是用于解释根据示例实施例的半导体器件的剖视图。图6是沿着图2的线4-4截取的剖视图。在当前示例实施例中，与在图1至图5B实施例中描述的元件相同的元件将由相同的附图标记或相同的指示符指示。

参照图6，根据示例实施例的半导体器件2可包括分别包括第一外延层145和第二外延层245的第一源极/漏极140和第二源极/漏极240。第一外延层145可形成在第一鳍形图案110上，并且第二外延层245可形成在第二鳍形图案210上。第一外延层145可形成为填充第一鳍形图案110的上部112中的凹陷，并且第二外延层245可形成为填充第二鳍形图案210的上部212中的凹陷。

虽然形成在第一鳍形图案110的端部的第一外延层145和形成在第二鳍形图案210的端部的第二外延层245分别包括对应的小平面145f和245f，如图6所示，但是示例实施例不限于此。

在其中半导体器件2是PMOS晶体管的情况下，第一外延层145和第二外延层245可包括压应力材料。所述压应力材料可包括晶格常数大于硅(Si)的晶格常数的材料。例如，所述压应力材料可为硅锗(SiGe)。所述压应力材料可将压应力施加至第一鳍形图案110和第二鳍形图案210，从而可提高沟道区中的载流子迁移率。

在其中半导体器件2是NMOS晶体管的情况下，第一外延层145和第二外延层245可包括拉应力材料。例如，当第一鳍形图案110和第二鳍形图案210是硅图案时，第一外延层145和第二外延层245可包括晶格常数小于硅(Si)的晶格常数的材料。例如，所述拉应力材料可为碳化硅(SiC)。所述拉应力材料可将拉应力施加至第一鳍形图案110和第二鳍形图案210，从而可提高沟道区中的载流子迁移率。

在一些实施例中，在其中第一栅电极120和第二栅电极220被包括在彼此不同类型的MOS晶体管中时，第一外延层145和第二外延层245可包括彼此不同的应力材料。例如，在其中第一栅电极120被包括在PMOS晶体管中并且第二栅电极220被包括在NMOS晶体管中的情况下，第一外延层145可包括压应力材料，并且第二外延层245可包括拉应力材料。但是，在其中第一栅电极120被包括在NMOS晶体管中并且第二栅电极220被包括在PMOS晶体管中的情况下，第一外延层145可包括拉应力材料，并且第二外延层245可包括压应力材料。

图7是用于解释根据示例实施例的半导体器件的剖视图。图7是沿着图2的线4-4截取的剖视图。在当前示例实施例中，与在图1至图5B的实施例中描述的元件相同的元件将由相同的附图标记或相同的指示符指示。

参照图7，根据示例实施例的半导体器件3还可包括第二衬垫171。

第二衬垫171可沿着第三沟槽160t的侧壁和底表面形成。第二衬垫171可沿着绝缘线图案160的侧壁和底表面形成。第二衬垫171可与场绝缘层105的第二部分107直接接触。第二衬垫171可包括沿着第三沟槽160t的底表面延伸的第一部分和沿着第三沟槽160t的侧壁延伸的第二部分。

第二衬垫171的第一部分可介于绝缘线图案160与场绝缘层105的第二部分107之间。第二衬垫171的第一部分可沿着场绝缘层105的第二部分107的顶表面延伸。

第二衬垫171的第二部分可沿着绝缘线图案160的侧壁延伸。第二衬垫171的第二部分可介于绝缘线图案160的侧壁与第一衬垫170之间。

绝缘线图案160可形成为与第二衬垫171一起填充第三沟槽160t。因此，第一衬垫170和第二衬垫171可形成在绝缘线图案160的侧壁上。第一衬垫170可不形成在第一衬垫170的底表面下方，但是第二衬垫171可形成在绝缘线图案的底表面下方。结果，绝缘线图案160的侧壁上的衬垫(即，第一衬垫170和第二衬垫171)的第一厚度t1可与绝缘线图案160的底表面下方的衬垫(即，第二衬垫171)的第二厚度t2不同。例如，第一厚度t1可大于第二厚度t2。

也就是说，突出至场绝缘层105的第二部分107的顶表面以上的衬垫(即，第一衬垫170和第二衬垫171)的第一厚度t1可大于沿着场绝缘层105的第二部分107的顶表面延伸的衬垫(即，第二衬垫171)的第二厚度t2。

例如，第二衬垫171可包括氮化硅(SiN)、氧氮化硅(SiON)、氧碳氮化硅(SiOCN)和/或它们的组合，但是不限于此。

图8是用于解释根据示例实施例的半导体器件的剖视图。图8是沿着图2的线4-4截取的剖视图。在当前示例实施例中，与在图1至图5B的实施例中描述的元件相同的元件将由相同的附图标记或相同的指示符指示。

参照图8，根据示例实施例的半导体器件4还可包括第三衬垫172。

第三衬垫172可仅形成在第三沟槽160t的底表面上。因此，第三衬垫172可不形成在第一衬垫170与绝缘线图案160的侧壁之间。第三衬垫172可介于绝缘线图案160的底表面与场绝缘层105的第二部分107的顶表面之间。第三衬垫172可接触绝缘线图案160的底表面。绝缘线图案160的与第三衬垫172接触的底表面可位于比第一鳍形图案110和第二鳍形图案210的顶表面的水平更低的水平。例如，第三衬垫172可包括二氧化硅，但是不限于此。

参照图7描述的第二衬垫171可形成在第三衬垫172上。第二衬垫171可沿着其中可形成第三衬垫172的第三沟槽160t的侧壁和底表面形成。

图9是用于解释根据示例实施例的半导体器件的布局图。图10是沿着图9的线10-10截取的剖视图。图11是沿着图9的线11-11截取的剖视图。图12是沿着图9的线12-12截取的剖视图。在当前示例实施例中，与在图1至图5B的实施例中描述的元件相同的元件将由相同的附图标记或相同的指示符指示。

参照图9至图12，根据示例实施例的半导体器件5可包括第一鳍形图案110、第二鳍形图案210、第三鳍形图案310、第一栅电极120、第二栅电极220、场绝缘层105和线图案165。

第三鳍形图案310可形成为在第一方向X上延伸。第一鳍形图案110和第二鳍形图案210可在第一方向X上延伸。第一鳍形图案110和第二鳍形图案210可在第一方向X上按照一行排列，并且可彼此间隔开。第一鳍形图案至第三鳍形图案(110、210和310)可在第二方向Y上排列。

第一鳍形图案110的长边110a可面对第三鳍形图案310的长边310a，并且第二鳍形图案210的长边210a可面对第三鳍形图案310的长边310a。

场绝缘层105可形成在第三鳍形图案310周围。场绝缘层105可覆盖第三鳍形图案310的一部分。第三鳍形图案310可通过场绝缘层105限定。场绝缘层105的接触第三鳍形图案310的长边310a的顶表面可位于比第三鳍形图案310的顶表面的水平更低的水平。对第三鳍形310的描述可与对图1至图5B所示的第一鳍形图案110和第二鳍形图案210的描述基本相同或相似。因此，将省略对第三鳍形图案310的描述。

线图案165可形成为在第二方向Y上延伸。线图案165可形成在第三鳍形图案310和场绝缘层105上。线图案165可形成在第三沟槽160t中。线图案165可形成为与第三鳍形图案310交叉。线图案165可跨过(或穿过)第一鳍形图案110与第二鳍形图案210之间。例如，线图案165可跨过第一鳍形图案110的短边110b与第二鳍形图案210的短边210b之间。

线图案165可包括在横向上彼此邻近(或者在第二方向Y上堆叠)的第三栅电极320和绝缘线图案160。第三栅电极320可与第三鳍形图案310交叉。第三栅电极320可不穿过第一鳍形图案110与第二鳍形图案210之间。

绝缘线图案160可不形成在第三鳍形图案310上。也就是说，绝缘线图案160可不与第三鳍形图案310交叉。绝缘线图案160的底表面可位于比第三鳍形图案310的顶表面的水平更低的水平。绝缘线图案160可接触场绝缘层105的顶表面。

第三栅电极320可在第二方向Y上延伸以与第三鳍形图案310交叉。第三栅电极320可形成在第三鳍形图案310和场绝缘层105上。第三栅电极320可覆盖突出至场绝缘层105的顶表面以上的第三鳍形图案310的一部分，例如，第三鳍形图案310的上部312。

例如，第三栅电极320可包括多晶硅、非晶硅、钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钛铝(TiAl)、钛铝氮化物(TiAlN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)和/或它们的组合，但是不限于此。

虽然在图9中第一栅电极120和第二栅电极220可示为与第三鳍形图案310交叉，但是示例实施例不限于此。

如上所述，线图案165(即，第三栅电极320和绝缘线图案160)可形成在第三沟槽160t中。第三沟槽160t可包括第一部分160t-1和第二部分160t-2。第三沟槽160t的第一部分160t-1可包括第一鳍形图案110的短边110b与第二鳍形图案210的短边210b之间的一部分，并且第三沟槽160t的第二部分160t-2可与第三鳍形图案310交叉并将其暴露出来。这里，绝缘线图案160可形成为填充第一部分160t-1，第三栅电极320可形成为填充第二部分160t-2。

第三栅极绝缘层325可形成在第三鳍形图案310与第三栅电极320之间。第三栅极绝缘层325可沿着第三鳍形图案310的突出至场绝缘层105的顶表面以上的轮廓形成。此外，第三栅极绝缘层325可布置在场绝缘层105与第三栅电极320之间。第三栅极绝缘层325可沿着第三沟槽160t的第二部分160t-2的侧壁和底表面形成。

第三栅极绝缘层325可包括沿着在第二方向Y上面对第三栅电极320的侧壁的绝缘线图案160的侧壁延伸的一部分。例如，第三栅极绝缘层325的该部分可形成在第三栅电极320与绝缘线图案160之间，并且可与绝缘线图案160直接接触。第三栅极绝缘层325可不在绝缘线图案160的底表面与场绝缘层105的顶表面之间延伸。

因此，第三栅极绝缘层325可限定其中可形成第三栅电极320的第三沟槽160t的第二部分160t-2。

例如，第三栅极绝缘层325可包括二氧化硅、氧氮化硅、氮化硅、高k介电材料和/或它们的组合。例如，用于第三栅极绝缘层325的高k介电材料可包括二氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、二氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铅锌铌酸盐中的至少一个，但是不限于此。

第一衬垫170可形成为延伸至第三栅电极325的侧壁。第三源极/漏极340可形成在第三栅电极320的相对两侧。可通过对位于第三栅电极320的相对两侧的第三鳍形图案310掺杂杂质形成第三源极/漏极340。

图13是用于解释根据示例实施例的半导体器件的剖视图。图13是沿着图9的线12-12截取的剖视图。在当前示例实施例中，与在图9至图12的实施例中描述的元件相同的元件将由相同的附图标记或相同的指示符指示。

参照图13，根据示例实施例的半导体器件6还可包括第二衬垫171。

第二衬垫171可沿着第三沟槽160t的第一部分160t-1的侧壁和底表面形成。也就是说，第二衬垫171可沿着绝缘线图案160的侧壁和底表面形成。

第二衬垫171可包括沿着在第二方向Y上面对第三栅电极320的侧壁的绝缘线图案160的侧壁延伸的一部分。第二衬垫171的一部分可形成在彼此面对的第三栅电极320的侧壁与绝缘线图案160的侧壁之间。第二衬垫171的该部分可形成在第三栅极绝缘层325的侧壁与面对第三栅电极320的侧壁的绝缘线图案160的侧壁之间。第二衬垫171的该部分可与第三栅极绝缘层325直接接触。

此外，第二衬垫171可形成为在绝缘线图案160的底表面与场绝缘层105的顶表面之间延伸。第二衬垫171可不在栅电极320的底表面与场绝缘层105的顶表面之间延伸。

因此，第二衬垫171可限定其中可形成绝缘线图案160的第三沟槽160t的第一部分160t-1。

图14至图23是用于解释根据示例实施例的制造半导体器件的方法的示图。

参照图14和图15，第一鳍形图案110和第二鳍形图案210可形成在衬底100上，并且可在第一方向X上延伸。第一方向X可平行于第一鳍形图案110和第二鳍形图案210中的每一个的长度方向。第一鳍形图案110和第二鳍形图案210可分别具有沿着第一方向X延伸的长边110a和210a，并且可分别具有沿着与第一方向X交叉的第二方向Y延伸的短边110b和210b。第一鳍形图案110和第二鳍形图案210可在第一方向X上按照一行排列。分离沟槽T可形成在第一鳍形图案110与第二鳍形图案210之间，以将它们彼此分离。

虽然第一鳍形图案110和第二鳍形图案210的顶表面如图所示被暴露出来，但是示例实施例不限于此。例如，在形成第一鳍形图案110和第二鳍形图案210的工艺中使用的掩模图案可保留在第一鳍形图案110和第二鳍形图案210上。

下文中，将基于沿着图14的线A-A'截取的剖视图描述根据示例实施例的制造半导体器件的工艺。

参照图16，场绝缘层105可形成为覆盖第一鳍形图案110和第二鳍形图案210中的每一个的一部分。场绝缘层105可填充分离沟槽T的一部分。

可对第一鳍形图案110和第二鳍形图案210执行用于控制阈电压的掺杂工艺，但是示例实施例不限于此。

参照图17，第一伪栅电极120p、第二伪栅电极220p和第三伪栅电极160p可形成在衬底100上。第一掩模图案2001可形成在第一伪栅电极至第三伪栅电极(120p、220p和160p)上。

第一伪栅电极120p可形成在第一鳍形图案110上，并且可在第二方向Y上延伸。第一伪栅极绝缘层125p可形成在第一伪栅电极120p与第一鳍形图案110之间。

第二伪栅电极220p可形成在第二鳍形图案210上，并且可在第二方向Y上延伸。第二伪栅极绝缘层225p可形成在第二伪栅电极220p与第二鳍形图案210之间。

第三伪栅电极160p可形成在第一鳍形图案110与第二鳍形图案210之间，并且可在第二方向Y上延伸。第三伪栅电极160p可形成在第一鳍形图案110的短边110b与第二鳍形图案210的短边210b之间的场绝缘层105上。第三伪栅电极160p的下部在第一方向X上的宽度可小于第一鳍形图案110的短边110b与第二鳍形图案210的短边210b之间的场绝缘层105的上部在第一方向X上的宽度。

为了便于解释，在图中可不示出第三伪栅极绝缘层，但是不限于此。例如，根据形成第一伪栅极绝缘层125p和第二伪栅极绝缘层225p的工艺，第三伪栅极绝缘层可形成在第三伪栅电极160p与场绝缘层105之间。

例如，第一伪栅电极至第三伪栅电极(120p、220p和160p)可由多晶硅或非晶硅形成，但是不限于此。

接着，第一间隔件130、第二间隔件230和第一衬垫170可分别形成在第一伪栅电极120p、第二伪栅电极220p和第三伪栅电极160p的侧壁上。

参照图18，第一源极/漏极区140可在第一伪栅电极120p的相对两侧形成在第一鳍形图案110中。第二源极/漏极区240可在第二伪栅电极220p的相对两侧形成在第二鳍形图案210中。

第一源极/漏极区140和第二源极/漏极区240中的每一个可包括参照图6所述的外延层。

层间绝缘层190可形成在衬底100上。层间绝缘层190可覆盖场绝缘层105、第一鳍形图案110和第二鳍形图案210以及第一伪栅电极至第三伪栅电极(120p、220p和160p)。可将层间绝缘层190平面化，直至可暴露出第一伪栅电极至第三伪栅电极(120p、220p和160p)的顶表面为止。因此，可去除第一掩模图案2001。

参照图19，第二掩模图案2002可形成在层间绝缘层190上。第二掩模图案2002可覆盖第一伪栅电极120p和第二伪栅电极220p的顶表面，并且可将第三伪栅电极160p和第一衬垫170的顶表面暴露出来。

参照图20，可利用第二掩模图案2002作为蚀刻掩模去除第三伪栅电极160p。因此，暴露出场绝缘层105的顶表面的第三沟槽160t可形成在层间绝缘层190中。第三沟槽160t可通过第一衬垫170限定。

参照图21，绝缘线图案160可形成在场绝缘层105上，并且可填充第三沟槽160t。绝缘线图案160的形成可包括：在填充第三沟槽160的同时形成覆盖第二掩模图案2002的绝缘线层；以及平面化绝缘线层直至暴露出第二掩模图案2002为止。

参照图22，可通过去除第二掩模图案2002而将层间绝缘层190的顶表面暴露出来。因此，第一伪栅电极120p和第二伪栅电极220p的顶表面可被暴露出来。当去除第二掩模图案2002时，可去除绝缘线图案160的一部分，以使得绝缘线图案160的顶表面可基本与层间绝缘层190的顶表面共面。

参照图23，可去除第一伪栅电极120p和第二伪栅电极220p。此外，可去除第一栅极绝缘层125p和第二栅极绝缘层225p。

通过去除第一伪栅电极120p和第一伪栅极绝缘层125p，可在层间绝缘层190中形成暴露出第一鳍形图案110的第一沟槽120t。通过去除第二伪栅电极220p和第二伪栅极绝缘层225p，可在层间绝缘层190中形成暴露出第二鳍形图案210的第二沟槽220t。

返回参照图4，可在第一鳍形图案110上形成填充第一沟槽120t的第一栅电极120，并且可在第二鳍形图案210上形成填充第二沟槽220t的第二栅电极220。第一栅电极120和第二栅电极220可分别与第一鳍形图案110和第二鳍形图案210交叉，并且可在第二方向Y上延伸。

图24是示出根据示例实施例的制造半导体器件的工艺的剖视图。图24是用于解释在图20之后进行的工艺的示图。

参照图24，衬垫层171p可沿着第三沟槽160t的侧壁和底表面以及第二掩模图案2002的顶表面形成。在形成衬垫层171p之后，可形成填充第三沟槽160t的绝缘线图案160。

例如，填充其中形成有衬垫171p的第三沟槽160t的绝缘线层可形成为覆盖第二掩模图案2002的顶表面，并且可被平面化直至暴露出衬垫层171p为止。接着，可去除第二掩模图案2002和衬垫层171p的一部分，从而可暴露出第一伪栅电极120p和第二伪栅电极220p的顶表面。结果，第二衬垫171可沿着第三沟槽160t的侧壁和底表面形成，如图7所示。

图25是包括根据示例实施例的半导体器件的SoC 1000的框图。

参照图25，SoC 1000可包括应用处理器(AP)1001和动态随机存取存储器(DRAM)1060。

应用处理器1001可包括中央处理单元1010、多媒体系统1020、总线1030、存储器系统、外围电路1050。

中央处理单元1010可执行用于操作SoC 1000所需的操作。在一些实施例中，中央处理单元1010可在包括多个核的多核环境中构造。

多媒体系统1020可用于在SoC 1000中执行多种多媒体功能。多媒体系统1020可包括3D引擎模块、视频编解码器、显示系统、相机系统和后处理器。

总线1030可用于在中央处理单元1010、多媒体系统1020、存储器系统1040和外围电路1050之间执行数据通信。在一些实施例中，总线1030可具有多层结构。详细地说，总线1030的示例可包括多层先进高性能总线(AHB)或者多层先进可扩展接口(AXI)，但是各方面不限于此。

存储器系统1040可通过将AP 1001连接至外部存储器(例如，DRAM 1060)来提供高速操作所需的环境。在一些实施例中，存储器系统1040可包括用于控制外部存储器(例如，DRAM 1060)的分离的控制器(例如，DRAM控制器)。

外围电路1050可提供用于将SoC 1000平稳地连接至外部装置(例如，主板)所需的环境。因此，外围电路1050可包括使得连接至SoC 1000的外部装置能够被兼容地使用的各种接口。

DRAM 1060可用作操作AP 1001所需的工作存储器。在一些实施例中，如图所示，DRAM 1060可布置在AP 1001以外。详细地说，DRAM 1060按照层叠封装(PoP)的形式与AP 1001封装在一起。中央处理单元1010、多媒体系统1020、存储器系统1040、外围电路1050和DRAM 1060中的每一个可通过根据一些示例实施例的本文所述的一个或多个半导体器件来实现。

图26是包括根据示例实施例的半导体器件的电子系统的框图。

参照图26，电子系统1100可包括控制器1110、输入/输出装置(I/O)1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O 1120、存储器装置1130和/或接口1140可通过总线1150彼此连接。总线1150对应于数据通过其移动的路径。

控制器1110可包括微处理器、数字信号处理器、微控制器和能够执行与这些元件的功能相似的功能的逻辑元件中的至少一个。I/O1120可包括键区、键盘、显示装置等。存储器装置1130可存储数据和/或命令。接口1140可执行将数据发送至通信网络或者从通信网络接收数据的功能。接口1140可为有线或无线的。例如，接口1140可包括天线或有线/无线收发器等。虽然未示出，电子系统1100还可包括作为用于改进控制器1110的操作的工作存储器的高速DRAM和/或静态随机存取存储器(SRAM)。这里，根据一些示例实施例的本文描述的一个或多个半导体器件可设置在存储器装置1130中，或者可被提供作为控制器1110或I/O 1120的一些部件。

电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境中发送和/或接收信息的任何类型的电子装置。

图27至图29示出了可采用根据一些实施例的一个或多个半导体器件的示例半导体系统。图27示出了其中根据实施例的半导体器件应用于平板PC(1200)的示例。图28示出了其中根据实施例的半导体器件应用于笔记本计算机(1300)的示例，图29示出了其中根据实施例的半导体器件应用于智能电话(1400)的示例。根据一些实施例的本文描述的半导体器件中的至少一个可用于形成平板PC、笔记本计算机、智能电话等。

对于本领域技术人员来说明显的是，根据一些实施例的半导体器件也可应用于本文未示出的其它IC装置。在上述实施例中，仅例示了平板PC 1200、笔记本计算机1300和智能电话1400作为根据实施例的半导体器件，但是各方面不限于此。在一些实施例中，半导体器件可实现为计算机、超移动个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒子、数码相机、3维(3D)电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器等。

虽然已经参照本公开的示例实施例具体示出和描述了本公开，但是本领域技术人员应该理解，在不脱离由所附权利要求限定的本公开的精神和范围的情况下，可在其中作出各种形式和细节上的修改。