半导体器件的制造方法与流程

将2015年6月11日提交的日本专利申请No.2015-118656(包括说明书、附图以及摘要)整体并入本文作为参考。

技术领域

本发明涉及一种半导体器件的制造方法，且特别地，涉及一种能有效应用于采用用于运送半导体晶圆的密封型输送容器的半导体器件的制造方法。

背景技术：

例如，在半导体器件制造方法中，利用具有300mm直径的半导体晶圆，多个半导体晶圆置入被称为前开标准舱(FOUP)的密封型输送容器并在加工装置之中加以运送。

日本未审专利申请公布No.2008-24429(专利文献1)示出当PSZ膜用于嵌入元件隔离绝缘膜时，图案的形变会发生在下一光刻工艺中，因此劣化光刻工艺的性能。换言之，PSZ膜中包括的Si-N键合被环境中的水水解以产生NH₃，且光刻工艺中采用的化学增强型光致抗蚀剂的高灵敏度光致抗蚀剂与包括诸如NH₃或胺的氮原子的碱性化合物反应，因此产生图案形变。在日本未审专利申请公布No.2008-24429中，惰性气体引入工艺中运送的其中容置半导体晶圆的密封型输送容器中，以将密封型输送容器中的湿度降至比诸如洁净室的环境湿度低，由此避免上述图案形变。

国际专利公布No.2010-125682(专利文献2)的[0118]段公开了一种形成在SiCN膜和SiCO膜的层叠结构中的阻挡绝缘膜BI1，以便 避免光致抗蚀剂中毒。换言之，通过对层间绝缘膜IL1的表面施加氨等离子体处理，层间绝缘膜IL1的表面上存在的氮以及SiCN膜中包括的氮一起发生化学反应而产生胺，其扩散至阻挡绝缘膜BI1上的层间绝缘膜IL2。随后，用于在层间绝缘膜IL2中形成布线沟槽的化学增强型抗蚀剂与胺反应，从而在光致抗蚀剂膜FR2中产生图案失效；但是，通过在SiCN膜和层间绝缘膜IL2之间提供SiCO膜，防止胺扩散至层间绝缘膜IL2，由此避免抗蚀剂中毒。

技术实现要素：

而且，在本发明人等检验的铜(Cu)布线结构中，类似于国际专利公布No.2010-125682，采用具有SiON膜和SiCO膜的层叠结构的阻挡绝缘膜。根据本发明人等的检验，即使在采用具有层叠结构的阻挡绝缘膜时，也发现被称为抗蚀剂中毒的化学增强型抗蚀剂的图案失效发生在阻挡绝缘膜上的层间绝缘膜中形成布线沟槽的光刻工艺中。

根据本发明人等的检验，发现上述失效由铜(Cu)布线的制造工艺过程中残留在半导体晶圆背表面上的氮化硅膜释放的氮或铵离子造成。例如当在分批式低压化学气相沉积(LPCVD)方法中，氮化硅膜沉积在半导体晶圆的主表面上时，氮化硅膜也沉积在半导体晶圆的背表面上。在半导体器件的制造工艺中包括的清洗步骤中，没有清除形成在背表面上的氮化硅膜而保留在半导体晶圆的背表面上，且在其保留的这种状态下，继续半导体器件的制造工艺从而完成半导体器件。氮化硅膜在用于减薄半导体晶圆的半导体晶圆的背表面抛光工艺中被去除。因此，例如，在铜布线的制造工艺中，在氮化硅膜形成在半导体晶圆的背表面上的状态下，执行铜布线的制造工艺。在某些情况下，在分批式LPCVD方法中形成氧化硅膜且也在半导体晶圆背表面上沉积氧化硅膜；但是，在上述清洗步骤中去除了氧化硅膜。

在铜布线的制造工艺中，半导体晶圆在存储在被称为FOUP的密封型输送容器的状态下在工艺之中被运送。因为密封型输送容器的气 密性较高，例如，当存储时间由于装置故障而变得较长时，从残留在半导体晶圆的背表面上的氮化硅膜释放的氮或铵离子会升高密封型输送容器中的氮浓度或铵浓度(以下描述为铵浓度)。大量铵离子附着到半导体晶圆的主表面，且发现化学增强型抗蚀剂的图案失效，被称为抗蚀剂中毒，发生在采用化学增强型抗蚀剂的光刻工艺中。附着至半导体晶圆主表面的铵离子产生胺且在正性化学增强型抗蚀剂的紫外线暴露部分中扰乱酸的产生，因此产生图案失效，同时钝化化学增强型抗蚀剂。而且，会发生铜布线的破裂且劣化半导体器件的可靠性。

因此，在半导体器件的制造方法中，需要提高半导体器件可靠性的技术。

将从说明书的说明以及附图中使其他问题以及新的特征显而易见。

根据一个实施例，制备在其背表面上具有氮化硅膜的半导体衬底，形成在半导体衬底的主表面上具有通路孔的层间绝缘膜，以及在通路孔中选择性地形成第一光致抗蚀剂膜。随后，执行晶圆背表面清洗以暴露半导体衬底的背表面上形成的氮化硅膜的表面，且随后，由化学增强型抗蚀剂制成的第二光致抗蚀剂膜形成在层间绝缘膜以及半导体衬底的主表面之上的第一光致抗蚀剂膜上。在这些工艺过程中，半导体衬底存储在具有1000μg/m³或以下的铵离子浓度的气氛中。

根据一个实施例，可提高半导体器件的可靠性。

附图说明

图1是示出半导体器件的制造工艺的一部分的流程图。

图2是示出图1之后的半导体器件的制造工艺的一部分的流程图。

图3是示出半导体器件的制造工艺的重要部分的截面图。

图4是示出图3之后的半导体器件的制造工艺的重要部分的截面 图。

图5是示出图4之后的半导体器件的制造工艺的重要部分的截面图。

图6是示出图5之后的半导体器件的制造工艺的重要部分的截面图。

图7是示出图6之后的半导体器件的制造工艺的重要部分的截面图。

图8是示出图7之后的半导体器件的制造工艺的重要部分的截面图。

图9是示出图8之后的半导体器件的制造工艺的重要部分的截面图。

图10是示出图9之后的半导体器件的制造工艺的重要部分的截面图。

图11是示出图10之后的半导体器件的制造工艺的重要部分的截面图。

图12是示出图11之后的半导体器件的制造工艺的重要部分的截面图。

图13是示出图12之后的半导体器件的制造工艺的重要部分的截面图。

图14是示出图13之后的半导体器件的制造工艺的重要部分的截面图。

图15是示出图14之后的半导体器件的制造工艺的重要部分的截面图。

图16是示出图15之后的半导体器件的制造工艺的重要部分的截面图。

图17是示出图16之后的半导体器件的制造工艺的重要部分的截面图。

图18是示出图17之后的半导体器件的制造工艺的重要部分的截面图。

图19是示出制造工艺中的半导体器件的存储状态的截面图。

图20是示出根据考虑示例的半导体器件的制造工艺的重要部分的截面图。

图21是示出布线断开以及铵浓度之间关系的示意图。

图22是示出该实施例效果的示意图。

具体实施方式

将说明以下实施例，如果需要，出于方便考虑，除非特定情况，否则分成多个部分或实施例，它们彼此相互联系且一个是另一个的变型例，细节以及附加说明的一部分或整体。在以下说明中，当涉及元件数(包括单元数，数值，量，范围)时，除非特别规定的情况以及原则上显然局限于特定数的情况之外，它们可不局限于特定数，而是可以大于或小于特定数。而且，在以下实施例中，无容置疑的是，不是通常都需要组成元素(包括元素步骤)，除非特别规定的情况以及原则上显然需要的情况之外。类似地，在以下实施例中，当涉及组成元素的形状以及位置关系时，它们包括类似或相同的形状，除非特别规定的情况以及原则上显然不同的情况之外。这也适用于上述数以及范围。

以下将参考附图详细说明实施例。在用于描述实施例的所有附图中，相同的参考数字以及符号被给予具有相同功能的材料且省略其赘述。而且，在以下实施例钟，除非特别需要的情况，否则不再重复与相同或相似部分有关的说明。

在用于实施例的附图钟，即使在截面图钟，出于简化，有时也会省略阴影。相反，即使在平面图钟，出于对附图容易理解，可执行阴影化。

(实施例)

根据实施例的半导体器件包括多个金属绝缘体半导体场效应晶体管(MISFET)。MISFET包括n型MISFET Qn以及p型MISFET Qp。 半导体器件形成在矩形芯片区中且多个芯片区以矩阵形状设置在半导体晶圆上。多个半导体器件形成在一个半导体晶圆上。

图1和2是示出半导体器件的制造工艺的一部分的流程图，且图3至18是示出半导体器件的制造工艺的重要部分的截面图。图19是示出半导体器件的制造工艺中的存储状态的示意图。图20是示出考虑示例中的半导体器件的制造工艺的重要部分的截面图。

首先，如图3中所示，制备例如由硅制成的半导体衬底1S(半导体晶圆WF)(图1中的步骤S1)。在该实施例中，虽然利用词语“半导体衬底1S”进行说明，但是其可以词语“半导体晶圆WF”替代。本文有时采用半导体晶圆WF的词语。半导体衬底1S包括主表面以及背表面且平面形状是圆形(基本上圆形)。半导体衬底1S的主表面和背表面是圆形的。如图3中所示，半导体衬底1S具有n型MISFET Qn以及p型MISFET Qp。例如，在p型半导体衬底1S的表面(主表面)上，形成作为p型半导体区的p型阱层PW以及作为n型半导体区的n型阱层NW。实际上，在p型阱层PW中，形成多个n型MISFET Qn，且在n型阱层NW中，形成多个p型MISFET Qp。在半导体衬底1S的表面上，由氧化硅膜制成的元件隔离膜STI形成为电隔离多个n型MISFET Qn以及多个p型MISFET Qp，或一个n型MISFET Qn以及一个p型MISFET Qp。

n型MISFET Qn包括通过栅绝缘膜GI形成在半导体衬底1S的主表面上的栅电极GN，以及在栅电极GN两端处形成在半导体衬底1S的主表面上的源区和漏区。各个源区和漏区都包括n型低浓度半导体层NM以及n型高浓度半导体层NH，且硅化物层SIL形成在n型高浓度半导体层NH的表面上。硅化物层SIL也形成在栅电极GN的表面上。侧壁绝缘膜SW形成在栅电极GN的侧壁上。n型低浓度半导体层NM以及n型高浓度半导体层NH位于n型半导体区中，且n型高浓度半导体层NH的掺杂剂浓度高于n型低浓度半导体层NM的掺杂剂浓度。

而且，p型MISFET Qp包括通过栅绝缘膜GI形成在半导体衬底1S的主表面上的栅电极GP，以及在栅电极GP两端处形成在半导体衬底1S的主表面上的源区和漏区。各个源区和漏区都包括p型低浓度半导体层PM以及p型高浓度半导体层PH，且硅化物层SIL形成在p型高浓度半导体层PH的表面上。而且，硅化物层SIL形成在栅电极GP的表面上。而且，侧壁绝缘膜SW形成在栅电极GP的侧壁上。p型低浓度半导体层PM以及p型高浓度半导体层PH位于p型半导体区中，且p型高浓度半导体层PH的掺杂剂浓度高于p型低浓度半导体层PM的掺杂剂浓度。

n型MISFET Qn以及p型MISFET Qp的硅化物层SIL由硅化钴(CoSi)，硅化钛(TiSi)，硅化镍(NiSi)或包含硅化镍的铂(PtNiSi)制成。侧壁绝缘膜SW通过氮化硅膜或包括氧化硅膜以及氮化硅膜的层叠膜形成。

随后，如图4中所示，绝缘膜IF形成在半导体衬底1S之上(图1中的步骤S2)。绝缘膜IF形成为覆盖n型MISFET Qn以及p型MISFET Qp。具体地，其形成为覆盖n型MISFET Qn以及p型MISFET Qp的硅化物层SIL以及侧壁绝缘膜SW。绝缘膜IF根据借助用作原料气体的二氯硅烷(SiH₂Cl₂)以及氨气(NH₃)的LPCVD方法由氮化硅膜形成。通过采用LPCVD方法，氮化硅膜可以是高覆盖特性以及高密度的膜。而且，对于绝缘膜IF来说，也可采用具有拉伸应力或压缩应力的氮化硅膜。当根据LPCVD方法形成绝缘膜IF(氮化硅膜)时，氮化硅膜也形成在半导体衬底1S的背表面上。

如图4中所示，接触层间绝缘膜CIL形成在半导体衬底1S的主表面侧上的绝缘膜IF上(图1中的步骤S3)。接触层间绝缘膜CIL根据等离子体增强化学气相沉积(PECVD)方法(等离子体CVD方法)由具有膜厚大于绝缘膜IF的氧化硅膜形成。当采用等离子体CVD方法 时，因为利用安装在载台上的半导体衬底1S的背表面执行膜形成，因此任何接触层间绝缘膜CIL都未形成在半导体衬底1S的背表面上，而绝缘膜IF(氮化硅膜)暴露在半导体衬底1S的背表面上。

随后，如图5中所示，通过采用光刻技术以及蚀刻技术，在接触层间绝缘膜CIL以及绝缘膜IF中形成接触孔CNT。处理这种接触孔CNT以贯穿接触层间绝缘膜CIL以及绝缘膜IF并到达n型MISFET Qn和p型MISFET Qp的源区和漏区的表面上形成的硅化物层SIL。在接触孔CNT的形成工艺中，在接触层间绝缘膜CIL的蚀刻速率较高的条件下，对于绝缘膜IF来说，接触孔CNT形成在接触层间绝缘膜CIL中，且随后在绝缘膜IF被蚀刻的条件下执行蚀刻。简言之，绝缘膜IF作为蚀刻停止层。通过使氮化硅膜的绝缘膜IF根据LPCVD方法形成，可全面增强对于接触层间绝缘膜CIL的蚀刻选择比。

随后，如图6中所示，通过在接触层间绝缘膜CIL中形成的接触孔CNT中嵌入金属膜，形成插塞PLG1(图1中的步骤S4)。具体地，作为阻挡导体膜的钛/氮化钛膜例如根据溅射方法形成在具有其中形成接触孔CNT的接触层间绝缘膜CIL上。钨膜形成在钛/氮化钛膜上。根据此，钛/氮化钛膜形成在接触孔CNT的内壁(侧壁和底部)中，且钨膜形成在钛/氮化钛膜上以填充接触孔CNT。随后，根据化学机械抛光(CMP)方法仅去除形成在接触层间绝缘膜CIL上的不需要的钛/氮化钛膜以及钨膜。这可形成仅嵌入在接触孔CNT中的具有钛/氮化钛膜以及钨膜的插塞PLG1。钛/氮化钛膜以及钨膜未形成在半导体衬底1S的背表面侧上。

如图7中所示，层间绝缘膜IL1形成在具有其中形成插塞PLG1的接触层间绝缘膜CIL上(图1中的步骤S6)。这种层间绝缘膜IL1例如根据等离子体CVD方法例如由氧化硅膜形成。

随后，在形成下述布线沟槽WD1之前，对半导体衬底1S的主表 面和背表面执行擦洗清洗1(图1中的步骤S7)。在擦洗清洗1中，操作旋转刷，同时使纯水流至半导体衬底1S的主表面以及背表面上，因此去除了附着至主表面和背表面的微小颗粒(碎屑)。

随后，对半导体衬底1S的背表面执行晶圆背表面清洗1(图1中的步骤S8)。在晶圆背表面清洗1的工艺中，依次执行硫酸过氧化物混合物(SPM)清洗以及氟化物酸过氧化物混合物(FPM)清洗。仅对半导体衬底1S的背表面执行晶圆背表面清洗1，在某种程度上避免清洗液体引入半导体衬底1S的主表面。SPM清洗利用硫酸和过氧化氢的混合液体去除有机物质。而且，FPM清洗利用氢氟酸和过氧化氢的混合液体去除金属污染物。这里，替代SPM清洗，可采用氨水-过氧化氢混合物(APM)清洗，或者替代FPM清洗，可采用稀释的氢氟酸(DHF)清洗。APM清洗采用氨水和过氧化氢的混合液体去除有机物质，且DHF清洗利用氢氟酸和过氧化氢的混合液体去除金属污染物。FPM清洗和DHF清洗去除氧化物膜且可将附着至氧化物膜的金属与氧化物膜一同去除。或者，可通过悬置去除引入氧化物膜中的金属。这里，SPM清洗和FPM清洗可避免所谓的交叉污染。

如图8中所示，通过采用光刻技术以及蚀刻技术，布线沟槽WD1形成在层间绝缘膜IL1中(图1中的步骤S9)。形成布线沟槽WD1以便其贯穿由氧化硅膜制成的层间绝缘膜IL1并到达其底面的接触层间绝缘膜CIL。根据此，插塞PLG1的表面(顶面)暴露在布线沟槽WD1的底部。

如图10中所示，布线L1形成在布线沟槽WD1中(图1中的步骤S10)。首先，如图9中所示，阻挡导体膜(铜扩散防止膜)BCF1形成在具有其中形成布线沟槽WD1的层间绝缘膜IL1上。具体地，阻挡导体膜BCF1例如根据溅射方法由钽(Ta)，钛(Ti)，钌(Ru)，钨(W)，锰(Mn)，它们的氮化物，它们的硅化氮化物或它们的层叠膜制成。

接着，例如，由薄铜膜制成的籽晶膜根据溅射方法形成在布线沟槽WD1内部形成的阻挡导体膜BCF1上以及层间绝缘膜IL1上。随后，根据电解电镀方法，以籽晶膜用作电极形成铜膜CF1。铜膜CF1形成在籽晶膜和镀膜的层叠结构中。铜膜CF1在某种程度上形成为填充布线沟槽WD1。铜膜CF1由例如主要包括铜的膜形成。具体地，其由铜(Cu)或铜合金(铜(Cu)和铝(Al)，镁(Mg)，钛(Ti)，锰(Mn)，铁(Fe)，锌(Zn)，锆(Zr)，铌(Nb)，钼(Mo)，钌(Ru)，钯(Pd)，银(Ag)，金(Au)，In(铟)，镧系金属或锕基金属的合金)形成。在铜合金的情况下，因为籽晶膜是如上述的合金，因此铜膜CF1变成铜合金。类似地制作下述铜合金。

阻挡导体膜BCF1，籽晶膜以及铜膜CF1未形成在半导体衬底1S的背表面上。

接着，如图10中所示，根据CMP方法去除层间绝缘膜IL1上形成的不需要的阻挡导体膜BCF1以及铜膜CF1。根据此，可形成具有嵌入布线沟槽WD1中的阻挡导体膜BCF1以及铜膜CF1的布线L1。通过CMP方法去除布线L1之间的阻挡导体膜BCF1以及铜膜CF1且彼此相邻的布线L1被电隔离。简言之，位于相邻布线L1之间的层间绝缘膜IL1的主表面根据CMP方法被暴露。

接着，对具有其中形成布线L1的层间绝缘膜IL1的表面执行氨等离子体处理，从而清洗布线L1的表面以及层间绝缘膜IL1的表面。

随后，如图11中所示，阻挡绝缘膜BIF形成在布线L1以及层间绝缘膜IL1上(图1中的步骤S11)。阻挡绝缘膜BIF通过SiCN膜SCN以及SiCO膜SCO的层叠膜制成。SiCN膜SCN根据具有用作材料气体的四甲硅烷气体以及氨气的等离子体CVD方法形成在布线L1以及层间绝缘膜IL1上。SiCN膜SCN是形成布线L1的铜膜CF1的铜扩散 防止膜。根据上述氨等离子体处理，提高了SiCN膜SCN以及层间绝缘膜IL1之间的粘附，且提高了相邻布线L1之间的时间相关介质击穿(TDDB)特性。简言之，可降低相邻布线L1之间的泄漏电流。

而且，例如根据等离子体CVD方法形成SiCO膜SCO。提供SiCO膜SCO以便避免SiCN膜SCN中包括的氮或铵离子扩散至下述光致抗蚀剂膜PR3。简言之，SiCO膜SCO避免由光刻工艺中的光致抗蚀剂膜PR3的非活化导致的抗蚀剂中毒。

在半导体衬底1S的背表面上都未形成(沉积)任何SiCN膜SCN以及SiCO膜SCO。

随后，如图12中所示，层间绝缘膜IL2形成在阻挡绝缘膜BIF上且损伤保护膜DP形成在层间绝缘膜IL2上(图1中的步骤S12)。更具体地，层间绝缘膜IL2例如由比氧化硅膜低的介电常数的具有孔的SiOC膜，具有孔的HSQ膜或具有孔的MSQ膜形成。具有孔的SiOC膜例如可采用等离子体CVD方法形成。损伤保护膜DP例如根据等离子体CVD方法例如由正硅酸乙酯(TEOS)膜，或氧化硅膜形成。损伤保护膜DP的膜密度以及机械强度高于层间绝缘膜IL2。

随后，在形成下述光致抗蚀剂膜PR1之前，对半导体衬底1S的主表面以及背表面执行擦洗清洗2(图2中的步骤S13)。类似于上述擦洗清洗1执行擦洗清洗2。

这时，晶圆背表面清洗2在半导体衬底1S的背表面上执行(图2中的步骤S14)。晶圆背表面清洗2类似于晶圆背表面清洗1而执行。

如图13中所示，由化学增强型抗蚀剂制成的光致抗蚀剂膜PR1形成在损伤保护膜DP上(图2中的步骤S15)。化学增强型抗蚀剂涂布至损伤保护膜DP且通过执行曝光和显影处理，图案化化学增强型抗 蚀剂以形成光致抗蚀剂膜PR1。执行图案化以对各个区域进行钻孔而形成通路孔VH。随后，借助图案化的光致抗蚀剂膜PR1的掩膜，蚀刻损伤保护膜DP和层间绝缘膜IL2。因此，通过贯穿损伤保护膜DP以及层间绝缘膜IL2形成暴露SiCO膜SCO的通路孔VH(图2中的步骤S16)。这种SiCO膜SCO用作蚀刻中的蚀刻停止层。

随后，如图14中所示，通路填充物PR2(通路填充物膜PR2)仅形成在通路孔VH中(图2中的步骤S17)。通路填充物PR2是由基本上与光致抗蚀剂膜PR1以及PR3相同的材料制成的有机膜且可根据等离子体灰化处理去除。首先，通路填充物PR2形成在半导体衬底1S之上以完全填充通路孔VH，且通路填充物PR2形成在通路孔VH中以及损伤保护膜DP上。随后，利用诸如臭氧(O₃)或氧气(O₂)的气体在通路填充物PR2上执行等离子体灰化处理，且与损伤保护膜DP上的通路填充物PR2的厚度相同的通路填充物PR2通过等离子体灰化处理而被选择性去除。这里，损伤保护膜DP上的通路填充物PR2完全被去除，但是等离子体灰化处理不影响通路孔VH中的通路填充物PR2且重要的是选择性保留通路孔VH中的通路填充物PR2。

在光致抗蚀剂膜PR1以及通路填充物PR2的上述形成工艺中，光致抗蚀剂膜PR1以及通路填充物PR2未形成在半导体衬底1S的背表面上。因为等离子体灰化处理在半导体衬底1S的背表面暴露的状态下执行，因此形成在半导体衬底1S的背表面上的氮化硅膜的表面被氧化，从而形成自然氧化物。

在形成下述光致抗蚀剂膜PR3之前，对半导体衬底1S的主表面以及背表面执行擦洗清洗3(图2中的步骤S18)。类似于上述擦洗清洗1执行擦洗清洗3。

随后，对半导体衬底1S的背表面执行晶圆背表面清洗3(图2中的步骤S19)。类似于晶圆背表面清洗1执行晶圆背表面清洗3。在晶 圆背表面清洗3的SPM清洗工艺中，形成在半导体衬底1S的背表面上的氮化硅膜的表面被氧化以形成自然氧化物，且随后，当执行FPM清洗时，氮化硅膜的表面上的自然氧化物(氧化物膜)被去除且氮化硅膜的表面进入暴露状态。

随后，如图15中所示，用于形成下述布线沟槽WD2的作为掩膜的光致抗蚀剂膜PR3形成在损伤保护膜DP上(图2中的步骤S20)。正性化学增强型抗蚀剂涂布至通路孔VH中的通路填充物PR2以及损伤保护膜DP上(涂布工艺)，且执行曝光前的热处理以蒸发有机溶剂(曝光前的加热工艺)。随后，执行曝光工艺。具体地，通过准分子激光借助紫外线照射形成下述布线沟槽WD2的区域。随后，当对化学增强型抗蚀剂执行曝光后热处理时，去保护反应在紫外线的照射的区域(曝光区域)中进行且变成可溶解在碱性显影溶液中的分子结构(曝光后热处理)。被照射区域中的化学增强型抗蚀剂通过显影处理去除，因此形成具有对应于下述各个布线沟槽WD2的各个孔的光致抗蚀剂膜PR3(显影工艺)。这里，布线沟槽WD2形成在通路孔VH上。在平面图中，通路孔VH具有圆形，布线沟槽WD2的宽度是通路孔VH的直径和以上，且布线沟槽WD2的长度大于(长于)通路孔VH的直径。

随后，如图16中所示，利用蚀刻技术，布线沟槽WD2形成在层间绝缘膜IL2以及损伤保护膜DP上(图2中的步骤S21)。具体地，图15中所示的图案化光致抗蚀剂膜PR3用作掩膜以执行各向异性干法蚀刻且相应布线沟槽WD2形成在损伤保护膜DP以及层间绝缘膜IL2上。在化学增强型抗蚀剂涂布之前，由诸如底部抗反射涂层(BARC)的有机膜制成的抗反射膜提供在损伤保护膜DP上。

在形成布线沟槽WD2之后，通过等离子体灰化处理去除通路填充物PR2以及PR3。当具备抗反射膜时，抗反射膜也通过等离子体灰化处理被去除。随后，通过干法蚀刻技术去除暴露至通路孔VH的阻挡绝缘膜BIF(图2中的步骤S22)，从而暴露布线L1的顶面。作为绝缘 膜的具有比层间绝缘膜IL2的密度更高的损伤保护膜DP提供在层间绝缘膜IL2上，其可避免或降低干法蚀刻工艺中的以下问题。具体地，当未形成损伤保护膜DP时，会出现以下问题：因为干法蚀刻处理在具有低密度的层间绝缘膜IL2的表面上执行，因此层间绝缘膜IL2的表面变粗糙，且因为表面被蚀刻，因此层间绝缘膜IL2的膜厚降低。

如图17中所示，阻挡导体膜(铜扩散保护膜)BCF2形成在布线沟槽WD2以及通路孔VH内部以及损伤保护膜DP上。具体地，阻挡导体膜BCF2例如根据溅射方法由钽(Ta)，钛(Ti)，钌(Ru)，钨(W)，锰(Mn)，它们的氮化物，它们的硅化物氮化物或它们的层叠膜制成。接着，例如，由薄铜膜制成的籽晶膜根据溅射方法形成在布线沟槽WD2内部形成的阻挡导体膜BCF2上以及损伤保护膜DP上。随后，根据电解电镀方法形成具有用作电极的这种籽晶膜的铜膜CF2。铜膜CF2形成在包括籽晶膜和镀膜的层叠结构中，从而填充布线沟槽WD2。这种铜膜CF2例如由主要包括铜的膜形成。具体地，其由铜(Cu)或铜合金(铜(Cu)和铝(Al)，镁(Mg)，钛(Ti)，锰(Mn)，铁(Fe)，锌(Zn)，锆(Zr)，铌(Nb)，钼(Mo)，钌(Ru)，钯(Pd)，银(Ag)，金(Au)，In(铟)，镧系金属或锕基金属的合金)形成。

如图18中所示，通过CMP方法去除损伤保护膜DP上形成的不需要的阻挡导体膜BCF2以及铜膜CF2。这里，损伤保护膜DP也通过CMP方法去除，可形成通过将阻挡导体膜BCF2以及铜膜CF2嵌入布线沟槽WD2中而形成的布线L2以及通过将阻挡导体膜BCF2以及铜膜CF2嵌入通路孔VH中而形成的插塞电极PLG2(图2中的步骤S23)。换言之，在布线L2之间仅保留具有低介电常数的层间绝缘膜IL2且可降低相邻布线L2之间的寄生电容。通过具备损伤保护膜DP，可避免(降低)布线L2之间的层间绝缘膜IL2的表面上的CMP抛光损伤，且在根据CMP抛光去除铜膜CF2以及阻挡导体膜BCF2时可降低布线L2之间的泄漏电流。

通过从图1中的步骤S11至图2中的步骤S23的工艺的重复，可在布线L2上形成多层布线。

在从步骤S19中的上述晶圆背表面清洗3(特别地，FPM清洗)至步骤S20中的光致抗蚀剂膜PR3形成工艺完成的时段中，半导体衬底1S(半导体晶圆WF)容置在包括图19中所示的净化孔PG1和PG2的密封型输送容器FP中。密封型输送容器FP是例如能容置具有300mm直径的24片半导体晶圆且具有门(开和关的窗口)的容器。在门关闭的状态下，在密封型输送容器FP内部保持气密性。

在该实施例中，重要的是密封型输送容器FP以氮气(N₂)进行净化，以便将密封型输送容器FP内部保持在所需气氛下。换言之，氮气(N₂)通过净化孔PG1注入密封型输送容器FP且从净化孔PG2排出，因此将密封型输送容器FP内部的铵离子(NH₄⁺)浓度保持(控制)在1000μg/m³或以下。如上所述，半导体衬底1S在工艺中被运送容置于密封型输送容器FP中；除非规定，否则密封型输送容器FP没有以氮气(N₂)进行净化。

这时，将说明没有对密封型输送容器FP中的铵离子(NH₄⁺)的浓度执行控制(未借助氮气净化)的情况下的问题。

如上所述，在完成步骤S19中的晶圆背表面清洗3(特别地，FPM清洗)时，半导体衬底1S的背表面上形成的氮化硅膜的表面上的自然氧化物(氧化物膜)被去除且氮化硅膜的表面暴露。换言之，因为铵离子(NH₄⁺)不断地从氮化硅膜中被排出，因此密封型输送容器FP中的铵离子(NH₄⁺)的浓度上升。铵离子(NH₄⁺)引入半导体衬底1S的主表面上形成的通路填充物PR2，从而形成胺。简言之，形成在图14中的通路孔VH中的通路填充物PR2包含大量胺。

如上采用图15所述，虽然正性化学增强型抗蚀剂形成在通路孔VH中形成的通路填充物PR2上，从而形成具有对应于相应布线沟槽WD2的开口部的光致抗蚀剂膜PR3，但是通路填充物PR2中包括的胺扩散并引入化学增强型抗蚀剂，因此干扰曝光区中的去保护反应以及之后的显影工艺，虽然处于曝光区中，但是一部分化学增强型抗蚀剂在没有被去除的情况下保留。因此，当借助用作掩膜的光致抗蚀剂膜PR3对损伤保护膜DP以及层间绝缘膜IL2执行各向异性干法蚀刻时，存在的问题是未形成原始的布线沟槽WD2，如图20中所示。而且，在通过等离子体灰化处理去除通路填充物PR2以及光致抗蚀剂膜PR3之后，出现的问题是当在布线沟槽WD2以及通路孔VH中形成布线L2以及插塞电极PLG2时，布线L2中会发生断裂。换言之，因为半导体衬底1S的背表面上形成的氮化硅膜中包括的铵离子，在化学增强型抗蚀剂中会发生抗蚀剂中毒且会发生布线L2的断裂。图20中的左部表示光致抗蚀剂膜PR3正常形成的情况，且右部表示光致抗蚀剂膜PR3伴随坏的分辨率的发生而不能正常形成的情况。

发明人等在考虑了密封型输送容器FP中的铵离子(NH₄⁺)以及断裂之间关系的情况下得出以下观点。

图21是示出布线L2的断裂以及密封型输送容器FP中的铵离子(NH₄⁺)浓度之间关系的示意图。在密封型输送容器FP中存储十二个半导体晶圆WF的情况与存储二十四个晶圆的情况进行对比。半导体晶圆WF处于在步骤S20中的光致抗蚀剂膜PR3形成工艺之前已经经历步骤S19中的上述晶圆背表面清洗3(特别地，FPM清洗)的状态，且密封型输送容器FP在没有以氮气(N₂)净化的情况下气密密封。

在密封型输送容器FP中存储十二个半导体晶圆WF的情况下，铵离子(NH₄⁺)浓度从存储开始上升，在第四天达到约900μg/m³的最大值，随后，铵离子被半导体衬底1S的主表面上的通路填充物PR2吸收，且浓度降低。在十二个半导体晶圆WF中没有发现断裂。

另一方面，在密封型输送容器FP中存储二十四个半导体晶圆WF的情况下，铵离子(NH₄⁺)浓度从存储开始就持续上升且在从开始的第二天就达到2000μg/m³和以上。在从开始存储两天和以上时发现半导体晶圆WF中的断裂。在图21中，在超过1000μg/m³的铵离子(NH₄⁺)浓度的阴影区中确认断裂。

从上述结果，为了避免断裂，重要的是密封型输送容器FP中的铵离子(NH₄⁺)浓度应保持(控制)在1000μg/m³或以下。

在该实施例中，重要的是在已经经历步骤S19中的晶圆背表面清洗3(特别地，FPM清洗)之后，步骤S20中的光致抗蚀剂膜PR3形成工艺之前的半导体衬底1S(半导体晶圆WF)应保持在1000μg/m³或以下的铵离子(NH₄⁺)浓度的气氛下。密封型输送容器FP可以诸如氩气(Ar)而不是氮气(N₂)的惰性气体进行净化，因此控制密封型输送容器FP中的铵离子浓度。

根据该实施例，可获得以下效果。

在对半导体衬底1S的背表面执行晶圆背表面清洗3之后，半导体衬底1S存储在密封型输送容器FP中，且密封型输送容器FP中的铵离子浓度控制在1000μg/m³或以下。根据此，能避免由正性化学增强型抗蚀剂制成的光致抗蚀剂膜PR3的抗蚀剂中毒产生的布线L2的断裂并提高半导体器件的可靠性。

因为在晶圆背表面清洗3中执行FPM清洗，因此能避免(降低)半导体器件的制造工艺中的交叉污染且提高半导体器件的制造成品率。

通过控制密封型输送容器FP中的铵离子(NH₄⁺)浓度，能避免 由器件问题导致的半成品的故障。即使在已经经历晶圆背表面清洗3的半导体衬底1S长时间存储在密封型输送容器FP时，铵离子(NH₄⁺)浓度也不会过度上升；无需担心由抗蚀剂中毒造成的布线L2的断裂。

如通过采用图13所述，由化学增强型抗蚀剂制成的光致抗蚀剂膜PR1用于形成通路孔VH，在形成抗蚀剂膜PR1之前也执行晶圆背表面清洗2，且形成在半导体衬底1S背表面上的氮化硅膜的表面暴露。在从晶圆背表面清洗2至光致抗蚀剂膜PR1形成的时段中，半导体衬底1S存储在密封型输送容器FP中。但是，在光致抗蚀剂膜PR1的图案化中，没有发现抗蚀剂中毒现象。

这可得出当形成布线沟槽WD2时，光致抗蚀剂膜PR3中发生的抗蚀剂中毒受到嵌入通路孔VH的通路填充物PR2影响的假设。换言之，从半导体衬底1S的背表面释放的铵离子(NH₄⁺)引入由有机膜制成的通路填充物PR2中且产生大量胺；因此，在光致抗蚀剂膜PR3中发生抗蚀剂中毒。该实施例在通路填充物PR2(有机膜)直接接触下层中存在的光致抗蚀剂膜PR3的情况下特别有效。

<变型例1>

在变型例1中，在半导体衬底1S的背表面上执行同时使纯水流动的擦洗清洗处理，接着进行图2中的步骤S19中的晶圆背表面清洗3。简言之，在如步骤19中的晶圆背表面清洗3那样顺序执行SPM清洗和FPM清洗之后，额外在半导体衬底1S的背表面上执行纯水擦洗清洗，且随后，半导体衬底1S存储在密封型输送容器FP中。随后，在步骤S20中的光致抗蚀剂膜PR3形成工艺过程中，其存储在密封型输送容器FP中，无需管理密封型输送容器FP中的铵离子(NH₄⁺)浓度。简言之，无需以氮气(N₂)净化密封型输送容器FP。

如上所述，在晶圆背表面清洗3的FPM清洗之后，暴露半导体衬底1S的背表面上的氮化硅膜；但是，通过执行纯水擦洗清洗，薄氧化 硅膜可形成在氮化硅膜表面上，因此避免(降低)铵离子从氮化硅膜排出。因此，即使半导体衬底1S在没有以氮气(N₂)净化的情况下存储在密封型输送容器FP中时，密封型输送容器FP中的铵离子(NH₄⁺)浓度可保持在1000μg/m³或以下，因此避免布线L2的断裂。

毋容质疑，已经经历纯水擦洗清洗的半导体衬底1S可存储在以氮气(N₂)净化的密封型输送容器FP中。当采用混合有二氧化碳(CO₂)的纯水、臭氧(O₃)水、或过氧化氢(H₂O₂)替代纯水时，可获得相同效果。

<变型例2>

在变型例2中，图2中的步骤S19中的晶圆背表面清洗3仅包括SPM清洗且不包括FPM清洗。简言之，在如步骤S19中的晶圆背表面清洗3那样执行SPM清洗之后，半导体衬底1S存储在密封型输送容器FP中。直至步骤S20中的光致抗蚀剂膜PR3形成工艺，其仍存储在密封型输送容器FP中。而且在这种情况下，无需控制密封型输送容器FP中的铵离子(NH₄⁺)浓度。换言之，密封型输送容器FP不必以氮气(N₂)净化。

因为晶圆背表面清洗3中包括SPM清洗，因此半导体衬底1S的背表面上的氮化硅膜的表面处于被薄氧化硅膜覆盖的状态，这可避免(抑制)铵离子从氮化硅膜排出。即使半导体衬底1S在没有以氮气(N₂)净化的情况下存储在密封型输送容器FP中时，铵离子(NH₄⁺)浓度也可保持在1000μg/m³或以下，这可避免布线L2的断裂。

毋容质疑，SPM清洗之后的半导体衬底1S可存储在以氮气(N₂)净化的密封型输送容器FP中。

图22是示出该实施例(包括变型例1和2)的效果的示意图。在图22中的水平轴中，(A)示出在以氮气(N₂)净化的密封型输送容 器FP中存储已经经历晶圆背表面清洗3的半导体衬底1S的示例，(B)示出没有以氮气(N₂)净化的密封型输送容器FP中存储已经经历晶圆背表面清洗3之后的纯水擦洗清洗的半导体衬底1S的示例，(C)示出没有以氮气(N₂)净化的密封型输送容器FP中存储仅经历晶圆背表面清洗3的SPM清洗的半导体衬底1S的示例，且(D)示出没有以氮气(N₂)净化的密封型输送容器FP中存储已经经历晶圆背表面清洗3的半导体衬底1S的示例(常规示例)。借助存储时段定义为4.5天，其示出各个示例中的密封型输送容器FP中的铵离子(NH₄⁺)浓度。在(A)，(B)和(C)的示例中，铵离子(NH₄⁺)浓度小于1000μg/m³，没有出现布线L2的断裂，但是在(D)的示例中，发生断裂。

根据该实施例(包括变型例1和2)，能避免布线L2的断裂，因此提高半导体器件的可靠性。

如上文所述，虽然已经基于实施例详细说明了发明人等提出的本发明，但是毋容质疑的是本发明不限于本实施例，而是在不脱离本发明精神的情况下能进行各种变型。

已经采用在形成作为蚀刻停止层的绝缘膜IF时在半导体衬底1S的背表面上形成氮化硅膜的示例说明了上述实施例；但是，因为形成侧壁绝缘膜SW的氮化硅膜也通过LPCVD方法形成，因此氮化硅膜同时形成在半导体衬底1S的主表面和背表面上。因此，用于侧壁绝缘膜SW的氮化硅膜有时也形成在半导体衬底1S的背表面上且可类似于该实施例避免布线L2的断裂。