具有复合间隔件的存储器件及其制造方法与流程

本发明涉及半导体领域，更具体地，涉及具有复合间隔件的存储器件及其制造方法。

背景技术：

半导体产品用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。例如，诸如随机存取存储器(RAM)的存储器器件需要用于许多电子器件中。半导体集成电路(IC)工业已经经历了快速发展。IC制造中的技术进步已经产生了数代IC，并且每代制造比前一代更小和更复杂的电路。已经发展若干先进技术以实现具有更小部件尺寸的技术节点，并且，例如这些技术用于制造存储器件中。但是，在部件尺寸小于特定的尺寸时，一些工艺在各个方面还不能完全地满足。

技术实现要素：

根据本发明的一个方面，提供了一种形成存储器件的方法，包括：

形成包括半导体衬底上方的存储元件的堆叠部件；

形成覆盖堆叠部件和半导体衬底的间隔件薄膜；

形成覆盖间隔件薄膜的阻挡层；

通过蚀刻剂蚀刻阻挡层和间隔件薄膜以形成设置在堆叠部件的侧壁上的间隔件和嵌入在间隔件的侧部中的阻挡结构，其中，阻挡层具有对蚀刻剂的抗蚀刻性，阻挡层的对蚀刻剂的抗蚀刻性大于间隔件薄膜的对蚀刻剂的抗蚀刻性；

形成覆盖堆叠部件、间隔件和阻挡结构的介电层。

根据本发明的一个实施例，形成包括半导体衬底上方的存储元件的堆叠部件的操作包括：

在半导体衬底上方形成第一导电通孔插塞；

形成与第一导电通孔插塞接触的第一电极层；以及

在第一电极层上形成堆叠部件，其中，堆叠部件包括存储元件和堆叠在存储元件上的第二电极。

根据本发明的一个实施例，形成第一电极层的操作包括：

在半导体衬底上方形成第一介电层，第一介电层具有暴露出第一导电通孔插塞的孔；以及

形成覆盖第一介电层和填充孔的第一电极层。

根据本发明的一个实施例，形成位于第一电极层上的堆叠部件的操作包括：

形成叠加在第一电极层之上的存储材料层；

形成叠加在存储材料层之上的第二电极层；

在第二电极层上形成图案化的掩模层；以及

图案化存储材料层和第二电极层。

根据本发明的一个实施例，蚀刻阻挡层和间隔件薄膜的操作包括：

在间隔件的顶面上形成凹口；以及

形成阻挡结构的锥形顶。

根据本发明的一个实施例，间隔件的凹口具有设置在阻挡结构的锥形顶下方的水平处的底。

根据本发明的一个实施例，阻挡结构的锥形顶和凹口的底之间的距离限定凹口的深度，并且凹口的深度大约为阻挡结构的高度的5％-30％。

根据本发明的一个实施例，间隔件薄膜的蚀刻速率是在蚀刻阻挡层和间隔件薄膜的操作中的阻挡层的蚀刻速率的至少8倍。

根据本发明的一个实施例，阻挡层具有大约为间隔件薄膜的厚度的5％-35％的厚度。

根据本发明的一个实施例，进一步包括在形成介电层的操作之后在介电层中形成第二导电通孔插塞。

根据本发明的另一方面，提供了一种存储器件，包括：

第一电极；

第二电极，与第一电极相对；

存储元件，设置在第一电极和第二电极之间；

间隔件，形成在第二电极的侧壁上，间隔件具有设置在间隔件的顶面上的凹口；以及

阻挡结构，嵌入在间隔件的侧部中，其中，阻挡结构具有越过凹口的底向上延伸的顶。

根据本发明的一个实施例，间隔件直接接合至第二电极的侧壁和存储元件的侧壁。

根据本发明的一个实施例，间隔件包括底部和从底部向上延伸的立部，并且底部具有大于立部的宽度的宽度。

根据本发明的一个实施例，底部设置在第一电极的顶面上并且与第一电极的顶面接触。

根据本发明的一个实施例，阻挡结构立于底部上并且与立部接触。

根据本发明的一个实施例，间隔件的底部的宽度大约为第一电极的宽度的5％-30％。

根据本发明的一个实施例，阻挡结构具有大约为立部的宽度的5％-35％的宽度。

根据本发明的一个实施例，还包括：

第一导电通孔插塞，设置在第一电极下方；以及

第二导电通孔插塞，设置在第二电极之上。

根据本发明的一个实施例，第二导电通孔插塞具有大约为存储元件的宽度的60％-180％的宽度。

根据本发明的又一方面，提供了一种半导体器件，包括：

堆叠部件，位于半导体衬底上，其中，堆叠部件具有侧壁；

间隔件，形成在堆叠部件的侧壁上，间隔件具有设置在间隔件的顶面上的凹口；以及

阻挡结构，嵌入在间隔件的侧部中，其中，阻挡结构具有越过凹口的底向上延伸的顶；

其中，阻挡结构的顶和凹口的底之间的距离限定凹口的深度，并且凹 口的深度大约为阻挡结构的高度的5％-30％。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的各个实施例的形成存储器件的方法的流程图。

图2示出了根据本发明的一些实施例的实现流程图形式中的操作12的方法。

图3至图15是示意性示出了根据本发明的各个实施例的在各个工艺阶段中的形成存储器件的方法的截面图。

图16是示意性示出了根据本发明的一些实施例的具有未对准的开口的半导体器件的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

半导体工业已经通过减小IC内的组件的尺寸持续地提高了集成电路(IC)的速度和功率。已经发展若干先进技术以实现具有更小部件尺寸的技术节点，并且，例如这些技术用于制造存储器件中。但是，尽管部件尺寸小于特定的尺寸诸如，例如，约40nm(例如，技术节点40)或更小，一些工艺受到未对准和叠加问题的困扰，其降低器件性能和减小制造产量。相应地，本发明的一个方面是提供解决未对准问题的方案。

本发明大体上涉及诸如例如存储器件的半导体器件和制造存储器件的方法。在实例中，存储器件可以是，例如，磁阻随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)、导电桥接随机存取存储器(CBRAM)等。根据本发明的各个实施例，半导体器件或存储器件具有复合间隔件，复合间隔件的形状与在典型的半导体器件中的间隔件不同。下文将详细描述本发明的各个实施例。

应当理解，尽管本文可以使用术语第一、第二等以描述各个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一个元件区别开。例如，在不背离实施例的范围的情况下，可以把第一元件叫做第二元件，并且类似地，可以将第二元件叫做第一元件。如本文所使用的，术语“和/或”包括一个或多个相关列举项的任何和全部组合。

而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。

应当理解，当将元件称为“连接”或“耦接”至另一元件时，它可以直接连接或耦接至其他元件，或者可以存在中间元件。相比之下，当将元件称为“直接连接”或“直接耦接”至另一元件时，没有中间元件存在。

图1是示出了根据本发明的各个实施例的形成存储器件的方法10的流程图。方法10包括操作12、操作14、操作16、操作18和操作20。图3至图15根据本发明的各个实施例共同地以一系列的截面图示出了更详细的制造方法。应该理解，尽管这些方法的每个示出了许多操作、步骤和/或部件，但是不是所有的这些操作、步骤和/或部件都是必要的，并且也可以存在其他未示出的操作、步骤和/或部件。而且，在一些实施例中的操作和/或步骤的顺序可以不同于在这些图中示出的顺序。此外，在一些实施方式中，示出的步骤可以进一步分成子步骤，而在其他实施方式中，可以同时执行一些示出的步骤。

参考图1中的操作12，具有存储元件的堆叠部件形成在半导体衬底上方。图2示出了根据本发明的一些实施例的实现流程图形式中的操作12的方法。如图2所示，操作12包括步骤22、24和26。此外，图3至图9描述了根据本发明的一些实施例的操作12中的各个制造阶段的截面图。应该注意，与图3至图9有关的制造阶段和部件仅仅是实例。本领域技术人员将意识到可有许多替代、变化以及修改。

在步骤22中，如图3所示，第一导电通孔插塞102形成在半导体衬底104上。在一些实施例中，半导体衬底104可以包括介电层106，并且第一导电通孔插塞102形成在介电层106中。介电层106可以包括聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氮化硅、氧化硅、任何它们的组合等。介电层106可以通过许多合适的方法形成，诸如旋涂、化学汽相沉积(CVD)和等离子体增强CVD(PECVD)等。半导体衬底104可包括例如掺杂或非掺杂的块状硅或者绝缘体上半导体(SOI)衬底的有源层。还可以使用其他衬底，诸如，多层或梯度衬底。在一些实施例中，写入字线和/或读取字线(未示出)可以形成在第一导电通孔插塞102和介电层106下方。此外，多个晶体管中的一个(未示出)可以形成在半导体衬底104中的第一导电通孔插塞102和介电层106下方，并且晶体管通过写入字线和/或读取字线电连接至第一导电通孔插塞102。

在步骤24中，如图3至图6所示，第一电极层形成在第一导电通孔插塞102上方并且与第一导电通孔插塞102接触。如图3所示，在一些实施例中，在第一电极层形成之前，第一介电层110沉积在半导体衬底104上方。第一介电层110可以包括氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)或诸如例如SiCO和SiCOH的无氮防反射涂层(NFARC)材料等或它们的组合。第一介电层110可以通过合适的方法形成，诸如化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、旋涂等。如图4所示，可以使用掩模层112图案化第一介电层110，使得孔110a形成在第一介电层110中。根据本发明的一些实例，孔110a暴露出第一导电通孔插塞102的至少部分。

在图5中，导电材料层114沉积在第一介电层110上。导电材料层114覆盖第一介电层110并且填充孔110a。如图6所示，其后，对导电材料层114实施诸如例如化学机械抛光(CMP)工艺的平坦化工艺从而形成第一电极层116。第一电极层116通过孔110a与第一导电通孔插塞102接触。第一电极层116可以包括Ti、Ta、TiN、TaN或其他合适的金属或材料，并且可以通过物理汽相沉积工艺、化学汽相沉积工艺或其他合适的方法形成。

在步骤26中，如图7至图9，在第一电极层116上形成堆叠部件。参考图7，根据本发明的各个实施例，形成叠加在第一电极层116之上的存储材料层120，并且随后形成叠加在存储材料层120之上的第二电极层122。在一些实施例中，存储材料层120可以包括多层。例如，存储材料层120可以包括具有自由合成反铁磁(“SAF”)层的磁性隧道结(MTJ)堆叠件(未示出)、钉扎SAF层(未示出)和插入其之间的隧道阻挡层(未示出)。此外，自由SAF层可以包括多个铁磁层(未示出)和插入在两个邻近铁磁层之间的至少一个反铁磁耦合间隔件层(未示出)。钉扎SAF层可以包括钉扎铁磁层(未示出)、固定铁磁层(未示出)和插入在其之间的反铁磁耦合间隔件层(未示出)。用于隧道阻挡层的材料包括形成隧道结的电绝缘材料。这样的材料的实例包括MgO、AlN、TaN和/或Ta₂O₅。在一些实例中，MTJ堆叠件包括Co、Fe、B、Ni、Mg、Mo或Ru等或它们的组合。可以通过薄膜技术制造MTJ堆叠件，诸如磁控管溅射沉积、分子束外延、脉冲激光沉积、电子束物理汽相沉积或任何其它合适的方法。

在一些实施例中，存储材料层120可以包括用于RRAM或CBRAM的材料。例如，存储材料层120可以包括Ge₂Sb₂Te₅、AgInSbTe、NiO、TiO₂、Sr(Zr)TiO₃、GeS、GeSe、Cu₂S等或它们的组合。

第二电极层122可以包括Ti、Ta、TiN、TaN或其他合适的金属，并且可以通过物理汽相沉积工艺、化学汽相沉积工艺或其他合适的方法来形成。第二电极层122的材料可以与第一电极层116的材料相同或不同。

如图8所示，其后，在第二电极层122上沉积硬掩模层124，并且接下来通过光刻和蚀刻工艺以形成图案化的掩模层126。具体地，可以在硬 掩模层124上形成图案化的光刻胶层130，并且然后蚀刻硬掩模层124以形成图案化的掩模层126。

在图9中，通过使用图案化的掩模层126对存储材料层120和第二电极层122执行图案化工艺，从而形成包括存储元件134和第二电极136的堆叠部件132。在一些实施例中，堆叠部件132包括图案化的掩模层126位于第二电极136上的剩余部分。可以通过任何合适的蚀刻工艺(诸如例如干等离子体蚀刻工艺和反应离子蚀刻(RIE)工艺)图案化存储材料层120和第二电极层122。

根据本发明的各个实施例，图2中示出的步骤22、24和26提供了实现形成堆叠部件132的操作12的方法，堆叠部件132至少包括存储元件134。在一些实施例中，堆叠部件132进一步包括堆叠在存储元件134上的第二电极136。在又一些实施例中，存储元件134和第二电极136具有相同的图案。

转向图1中的操作14，如图10所示，形成间隔件薄膜140以覆盖堆叠部件132。在一些实施例中，间隔件薄膜140可以包括氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)或诸如例如SiCO和SiCOH的无氮防反射涂层(NFARC)材料等或它们的组合，并且间隔件薄膜140可以通过任何合适的方法形成，诸如化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、旋涂等。在一些实施例中，间隔件薄膜140的厚度可以为约15nm至约100nm，特别地，约25nm至约80nm，更特别地，约30nm至约60nm。此外，根据本发明的一些实例，间隔件薄膜140共形地沉积在包括存储元件134、第二电极136和剩余的图案化的掩模层126的堆叠部件132上方。

在操作16中，如图11所示，形成阻挡层142以覆盖间隔件薄膜140。在一些实施例中，构成阻挡层142的材料的抗蚀刻性大于构成间隔件薄膜140的材料的抗蚀刻性。在实例中，阻挡层142可以包括未掺杂硅玻璃(USG)、氟硅玻璃(FSG)、四乙基正硅酸盐(TEOS)基氧化物等或它们的组合。在又一些实施例中，阻挡层142的厚度T1大约是间隔件薄膜140的厚度T2的5％-35％，特别地，约为厚度T2的10％-30％。在一些实例中，当阻 挡层142的厚度T1大于特定的数值(诸如例如厚度T2的35％)时，这对后续的操作18是不利的。相比之下，当阻挡层142的厚度T1小于特定的数值(诸如例如厚度T2的5％)时，阻挡层142可能不足以控制后续操作18中的特定部件的形状，并且这将在下文中详细的描述。在一些实例中，阻挡层142的厚度T1可以为约5nm至约30nm，特别地，约7nm至约20nm,更特别地，约8nm至约15nm。

在操作18中，如图12所示，使用蚀刻剂对阻挡层142和间隔件薄膜140实施蚀刻工艺，从而形成间隔件144和阻挡结构146。间隔件144设置在堆叠部件132的侧壁上并且阻挡结构146还嵌入在间隔件144的侧部144c中。在一些实施例中，操作18中的蚀刻工艺是干蚀刻工艺，其中，在阻挡层142上没有提供光刻胶层，并且因此全面地蚀刻阻挡层142和间隔件薄膜140。此外，由于阻挡层142的对蚀刻剂的抗蚀刻性大于间隔件薄膜140的对蚀刻剂的抗蚀刻性，获得的间隔件144和阻挡结构146具有特定的形状。特别地，凹口150形成在间隔件144的顶面上，并且由于阻挡层142抑制施加在间隔件144的侧部144c上的蚀刻，获得的间隔件144具有足够的厚度。间隔件144和阻挡层142在堆叠部件132的侧壁上构成复合间隔件。

在一些实施例中，间隔件144包括底部144a和从底部144a向上延伸的立部144b，并且底部144a的宽度W3大于立部144b的宽度W2。在一些实施例中，阻挡结构146立在底部144a上并且与立部144b的侧部144c接触。

在又一些实施例中，如图12所示，蚀刻阻挡层142和间隔件薄膜140的操作18进一步构成阻挡结构146的锥形顶146a。在一些实例中，间隔件144的凹口150具有底150a，其设置在阻挡结构146的锥形顶146a下方的水平处。在又一些实例中，锥形顶146a和凹口150的底150a之间的距离D限定凹口150的深度D，并且凹口150的深度D大约为阻挡结构146的高度H的3％-30％。例如，深度D大约是高度H的3％-15％，或大约是高度H的10％-30％。

在又一些实施例中，阻挡结构146的宽度W1大约是间隔件144的立 部144b的宽度W2的5％-35％，特别地，约为宽度W2的10％-30％。

根据本发明的各个实施例，在操作18中，间隔件薄膜140的蚀刻速率是阻挡层142的蚀刻速率的至少8倍。在一些实例中，用于操作18的蚀刻剂包括卤素。在又一些实例中，蚀刻剂包括F、Cl和Br。在又一些实例中，蚀刻剂包括CH₂F₂、CF₄、HBr、Cl₂等中的至少一个或它们的混合物。

根据本发明的一些实施例，在操作18之后或期间，如图13所示，可以选择性地蚀刻第一电极层116以形成第一电极118。在一些实例中，间隔件144的底部144a设置在第一电极118的顶面118a上并且与第一电极118的顶面118a接触。在一些实例中，间隔件144的底部144a的宽度W3大约是第一电极118的宽度W4的5％-30％，特别地，约为宽度W4的10％-25％。

在操作20中，如图14所示，形成介电层160以覆盖堆叠部件132、间隔件144和阻挡结构146。在一些实施例中，介电层160包括第二介电层162和第三介电层163。第二介电层162共形地覆盖堆叠部件132、间隔件144和阻挡结构146。第三介电层163沉积在第二介电层162上并且用作平坦化层。

根据本发明的各个实施例，方法10可以选择性地包括在操作20之后的其他操作或步骤。如图15所示，可以在介电层160中与堆叠部件132对准的位置处形成开口164，从而暴露出第二电极136的部分。当图案化的掩模层126的部分留在第二电极136上时，开口164进一步穿过留下的图案化的掩模层126。在形成开口164之后，第二导电通孔插塞170形成在开口164中并且与第二电极136接触。

如上所述，在先进技术中的诸如例如节点40的一些工艺受到未对准问题的困扰。在这些先进技术中，第二电极136(或存储元件134)的宽度W5进一步减小，并且设计规则可以导致开口164(或第二导电通孔插塞170)的宽度W6比第二电极136的宽度W5大60％，从而在形成开口164时未对准的可能性不期望地增加。

图16是示意性示出了具有未对准的开口164的半导体器件的截面图。当未对准发生在形成开口164的光学工艺中时，间隔件144具有足够的厚 度以面对随后在第二电极136之外的区域中的蚀刻。留下的间隔件144在后续的导电通孔插塞170与第一电极118和存储元件134中的每个之间仍提供足够的隔离和阻挡。因此，尽管发生这样的未对准，但是半导体器件仍是可工作的。

根据本发明的另一方面，提供了诸如例如存储器件的半导体器件。图15也示出了根据本发明的各个实施例的存储器件200的截面图。存储器件200包括第一电极118、第二电极136、存储元件134、间隔件144和阻挡结构146。

第一电极118和第二电极136彼此相对。在一些实施例中，第二电极136设置在第一电极118上方，并且第二电极136的宽度小于第一电极118的宽度。在一些实例中，第一电极层116可以包括Ti、Ta、TiN、TaN或其他合适的金属或材料。类似地，第二电极136可以包括Ti、Ta、TiN、TaN或其他合适的金属或材料。

存储元件134设置在第一电极118和第二电极136之间。在一些实施例中，存储元件134包括自由合成反铁磁(“SAF”)层、钉扎SAF层和插入其之间的隧道阻挡层。在一些实施例中，存储元件134可以包括用于RRAM或CBRAM的材料。例如，存储材料层120可以包括Ge₂Sb₂Te₅、AgInSbTe、NiO、TiO₂、Sr(Zr)TiO₃、GeS、GeSe、Cu₂S等或它们的组合。

间隔件144形成在第二电极136的侧壁上，并且间隔件144具有设置在间隔件144的顶面上的凹口150。在一些实施例中，间隔件144直接接合至第二电极136和存储元件134两者的侧壁。在又一些实施例中，间隔件144包括底部144a和从底部144a向上延伸的立部144b，其中，底部144a的宽度W3(图12中指示)大于立部144b的宽度W2。在一些实施例中，间隔件144的底部144a的宽度W3大约是第一电极118的宽度W4(图13中指示)的5％-30％。在一些实例中，底部144a设置在第一电极118的顶面118a上并且与第一电极118的顶面118a接触(图13中指示)。

参考图15，阻挡结构146嵌入在间隔件144的侧部144c中。应该注意，阻挡结构146具有顶146a，其越过凹口150的底150a向上延伸。如图12所示，在一些实施例中，阻挡结构146的顶146a和凹口150的底150a之 间的距离D限定凹口150的深度D，并且凹口150的深度D大约为阻挡结构146的高度H的3％-30％。在一些实施例中，阻挡结构146立于间隔件144的底部144a上并且进一步与立部144b的侧部144c接触。在又一些实施例中，阻挡结构146的宽度W1(图12中指示)大约是立部144b的宽度W2的5％-35％。

根据各个实施例，存储器件200进一步包括第一导电通孔插塞102和第二导电通孔插塞170。第一导电通孔插塞102设置在第一电极118下方，反之，第二导电通孔插塞170位于第二电极136之上。而且，第一导电通孔插塞102和第二导电通孔插塞170分别与第一电极118和第二电极136接触。

在一些实施例中，第二导电通孔插塞170的宽度W6大约是存储元件134的宽度W5的60％-180％。在一些实例中，第二导电通孔插塞170的宽度W6大约是存储元件134的宽度W5的60％-100％。在又一些实例中，第二导电通孔插塞170的宽度W6大约是存储元件134的宽度W5的100％-180％。

根据一些实施例的一方面，形成存储器件的方法包括以下操作：(i)形成包括半导体衬底上方的存储元件的堆叠部件；(ii)形成覆盖堆叠部件和半导体衬底的间隔件薄膜；(iii)形成覆盖间隔件薄膜的阻挡层；(iv)通过蚀刻剂蚀刻阻挡层和间隔件薄膜以形成设置在堆叠部件的侧壁上的间隔件和嵌入在间隔件的侧部中的阻挡结构，其中，阻挡层的对蚀刻剂的抗蚀刻性大于间隔件薄膜的对蚀刻剂的抗蚀刻性；以及(v)形成覆盖堆叠部件、间隔件和阻挡结构的介电层。

根据一些实施例的另一方面，存储器件包括第一电极、第二电极、存储元件、间隔件和阻挡结构。第二电极与第一电极相对。存储元件设置在第一电极和第二电极之间。间隔件形成在第二电极的侧壁上，并且间隔件具有设置在间隔件的顶面上的凹口。阻挡结构嵌入在间隔件的侧部中，并且阻挡结构具有越过间隔件的凹口的底向上延伸的顶。

根据一些实施例的另一方面，半导体器件包括堆叠部件、间隔件和阻挡结构。堆叠部件形成在半导体衬底上并且堆叠部件具有侧壁。间隔件形 成在堆叠部件的侧壁上，并且间隔件具有设置在间隔件的顶面上的凹口。阻挡结构嵌入在间隔件的侧部中，并且阻挡结构具有越过凹口的底向上延伸的顶。阻挡结构的顶和凹口的底之间的距离限定凹口的深度，并且凹口的深度大约为阻挡结构的高度的5％-30％。