半导体装置及其制造方法与流程

本公开涉及半导体装置的制造方法，特别涉及金属栅极结构的结构及其制造方法。

背景技术：

当半导体工业已进展至纳米科技工艺世代以追求更高的装置密度、更高的效能和更低的成本，来自生产和设计的考验造就了三维(3d)设计的发展，例如鳍式场效晶体管(finfieldeffecttransistor，finfet)和具有高介电常数(high-k)材料的金属栅极结构的使用。金属栅极结构通常使用栅极取代(gatereplacement)技术制造。

技术实现要素：

根据本公开的一个观点，在半导体装置的制造方法中，在基底上形成虚设栅极结构，在虚设栅极结构上形成第一绝缘层，移除虚设栅极结构以在第一绝缘层内形成栅极空间，在栅极空间内形成第一导电层以形成缩小的栅极空间，将与第一导电层不同材料制成的第二导电层填入缩小的栅极空间，将填入的第一导电层和第二导电层凹陷以形成第一栅极凹陷，在第一栅极凹陷内的第一导电层和第二导电层上形成第三导电层，在将填入的第一导电层和第二导电层凹陷之后，第二导电层自第一导电层突出。

在本公开的制造方法的一个实施方式中，还包括在形成该第三导电层之前，在该第二导电层上形成一第四导电层。

在本公开的制造方法的另一个实施方式中，还包括：将该第三导电层凹陷以形成一第二栅极凹陷；以及在该第二栅极凹陷内的凹陷的该第三导电层上形成一第二绝缘层。

在本公开的制造方法的另一个实施方式中，该第二导电层的材料与该第三导电层的材料相同。

在本公开的制造方法的另一个实施方式中，该第二导电层的材料包含钨(w)、钴(co)、钛(ti)、铝(al)和铜(cu)的至少一者。

在本公开的制造方法的另一个实施方式中，该第一导电层的材料包含tin、al、taalc和tial的至少一者。

在本公开的制造方法的另一个实施方式中，该第四导电层的材料包含tin、tan和ti的至少一者。

根据本公开的另一观点，在半导体装置的制造方法中，在第一区形成第一场效晶体管的第一虚设栅极结构，第一场效晶体管具有第一栅极长度(lg1)，以及在第二区形成第二场效晶体管的第二虚设栅极结构，第二场效晶体管具有第二栅极长度(lg2)，第二栅极长度(lg2)大于第一栅极长度(lg1)。在第一虚设栅极结构和第二虚设栅极结构上形成第一绝缘层，移除第一虚设栅极结构和第二虚设栅极结构以在第一绝缘层内分别形成第一栅极空间和第二栅极空间，在第一栅极空间内形成第一区的第一导电层以形成缩小的第一栅极空间，以及在第二栅极空间内形成第二区的第一导电层以形成缩小的第二栅极空间。将与第一区的第一导电层不同材料制成的第一区的第二导电层填入缩小的第一栅极空间，以及将与第二区的第一导电层不同材料制成的第二区的第二导电层填入缩小的第二栅极空间。以掩模层覆盖第二区，将填入的第一区的第一导电层和第一区的第二导电层凹陷以形成第一栅极凹陷，同时掩模层覆盖第二区。在第一栅极凹陷内的第一区的第一导电层和第一区的第二导电层上形成第三导电层，同时掩模层覆盖第二区。在形成第三导电层之后，移除掩模层，以及将第一区内的第三导电层、第二区内的第二区的第一导电层和第二区的第二导电层凹陷。

在本公开的制造方法的一个实施方式中，在将填入的该第一区的第一导电层和该第一区的第二导电层凹陷之后，该第一区的第二导电层自该第一区的第一导电层突出。

在本公开的制造方法的另一个实施方式中，在将该第一区内的该第三导电层、该第二区内的该第二区的第一导电层和该第二区的第二导电层凹陷之后，该第二区的第二导电层自该第二区的第一导电层突出。

在本公开的制造方法的另一个实施方式中，在将该第一区内的该第三导电层、该第二区内的该第二区的第一导电层和该第二区的第二导电层凹陷之后，凹陷的该第三导电层自一基底的高度与凹陷的该第二区的第二导电层自该基底的高度不同。

在本公开的制造方法的另一个实施方式中，还包括在形成该第三导电层之前，在该第一区的第二导电层上形成一第四导电层。

在本公开的制造方法的另一个实施方式中，还包括在将该第一区内的该第三导电层、该第二区内的该第二区的第一导电层和该第二区的第二导电层凹陷之后，在凹陷的该第三导电层、凹陷的该第二区的第二导电层和凹陷的该第二区的第一导电层上形成一第二绝缘层。

在本公开的制造方法的另一个实施方式中，该第一区的第二导电层的材料与该第三导电层的材料相同。

在本公开的制造方法的另一个实施方式中，该第一区的第二导电层和该第二区的第二导电层的材料包含钨(w)、钴(co)、钛(ti)、铝(al)和铜(cu)的至少一者。

在本公开的制造方法的另一个实施方式中，该第一区的第一导电层和该第二区的第一导电层的材料包含tin、al、taalc和tial的至少一者。

在本公开的制造方法的另一个实施方式中，该第四导电层的材料包含tin、tan和ti的至少一者。

根据本公开的另一观点，半导体装置包含第一场效晶体管，第一场效晶体管包含第一栅极介电层和第一栅极电极，第一栅极电极包含第一下导电层、第一上导电层和设置于第一下导电层和第一上导电层之间的中间导电层，第一下导电层包含与第一栅极介电层接触的第一底导电层和第一块状导电层，且第一块状导电层自第一底导电层突出。

在本公开的半导体装置的一个实施方式中，还包括：一第二场效晶体管，包含一第二栅极介电层和一第二栅极电极，其中该第二栅极电极包含与该第二栅极介电层接触的一第二底导电层和一第二块状导电层，且一绝缘层接触该第二底导电层的一上表面。

在本公开的半导体装置的另一个实施方式中，该第一上导电层自一基底的高度与该第二块状导电层自该基底的高度不同。

附图说明

通过以下的详述配合所附附图，可以更加理解本公开的内容。需强调的是，根据工业上的标准惯例，许多特征部件并未按照比例绘制且仅用于阐述目的。事实上，为了能清楚地讨论，不同特征部件的尺寸可能被增加或减少。

图1a-图15是根据本公开一实施例，显示半导体装置的示范连续工艺；

图16-图20是根据本公开另一实施例，显示半导体装置的示范连续工艺；

图21-图23是根据本公开另一实施例，显示半导体装置的示范连续工艺；

图24是根据本公开另一实施例，显示半导体装置的剖面示意图；

图1b-图24显示沿图1a的x1-x1线的剖面示意图。

其中，附图标记说明如下：

10～基底；

20～鳍状结构；

30～隔离绝缘层；

40、41、42～虚设栅极结构；

43～虚设栅极介电层；

44～虚设栅极电极层；

46～掩模绝缘层；

48～侧壁间隙物；

60～源/漏极区；

70～第一蚀刻停止层；

75～第一层间介电层；

81、82、83、81’、82’、83’～栅极空间；

85、85a、85b、85c～栅极介电层；

87、89～栅极凹陷；

90、90a、90b、90a’～功函数调整层；

91、92～第一栅极凹陷；

93～第二栅极凹陷；

94、94c～第一功函数调整层；

96、96a、96b、96c～第二功函数调整层；

100～第一金属材料层；

100a、100b～第一导电层；

101、102、101’、102’～短通道场效晶体管；

103～长通道场效晶体管；

104～n型短通道场效晶体管；

105～p型短通道场效晶体管；

106～n型长通道场效晶体管；

110～保护层；

115～掩模图案；

120～第二金属材料层；

120a、120a’～第二导电层；

130～第三金属材料层；

130a、130a’、130a”～第三导电层；

140～第二绝缘层；

a、b、c～区域；

h1、h4～突出量；

h2、h3～高度差。

具体实施方式

以下公开提供了很多不同的实施例或范例，用于实施发明的不同特征部件。组件和配置的具体实施例或范例描述如下，以简化本公开。当然，这些仅仅是范例，并非用以限定本公开。举例而言，元件的尺寸并不限于公开的范围或数值，可能视工艺状况及/或装置欲达成的特性而定。此外，叙述中若提及第一特征部件形成于第二特征部件之上，可能包含第一和第二特征部件直接接触的实施例，也可能包含额外的特征部件形成于第一和第二特征部件之间，使得它们不直接接触的实施例。为了简化和清楚，许多特征部件可能依照不同的比例绘示。

再者，空间上相关的措辞，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他类似的字词，可用于此，以简化描述一元件或特征部件与其他元件或特征部件之间，如图所示的关系的陈述。此空间上相关的措辞意欲包含除附图描绘的方向外使用或操作中的装置的不同方向。仪器可以其他方向定位(旋转90度或其他定位方向)，且在此使用的空间相关描述可同样依此解读。另外，「由……制成」可具有「包括」或「由……组成」的含意。

图1a-图15是根据本公开一实施例，显示半导体装置的示范连续工艺，图1b-图15显示沿图1a的x1-x1线的剖面示意图。可理解的是，在图1a-图15所显示的工艺前、中、后可增加额外的操作，且以下叙述的一些操作可为了方法的其他实施例被取代或删除。操作/工艺的顺序可互相置换。

图1a显示在基底上形成虚设栅极结构之后的半导体装置结构的上视图(平面图)。在图1a和图1b中，在通道层，例如一部分的鳍状结构20上，形成多个虚设栅极结构40、41和42。虚设栅极结构40、41对应于具有第一栅极长度(lg1)的短通道场效晶体管(fieldeffecttransistor，fet)，且虚设栅极结构42对应于具有第二栅极长度(lg2)的长通道场效晶体管，其中第一栅极长度(lg1)小于第二栅极长度(lg2)。一些实施例中，第一栅极长度(lg1)少于大约30纳米。短通道场效晶体管设置于区域a，且长通道场效晶体管形成于区域b。虽然在图1a和图1b中配置虚设栅极结构40、41和42彼此互相邻接，其配置方式并不限于此。一些实施例中，以一距离间隔地形成虚设栅极结构40、41和42。

在基底10上形成鳍状结构20且自隔离绝缘层30延伸。为了阐释的目的，在同一鳍状结构20上形成虚设栅极结构40、41和42，但在一些实施例中，在不同的鳍状结构20上分别形成虚设栅极结构40、41和42。相似地，虽然图1a中显示二个鳍状结构20，一个栅极结构的鳍状结构数量并不限于二个，可少至一个或多至三个以上。

举例而言，基底10为杂质浓度在约1x10¹⁵cm^-3到约1x10¹⁸cm^-3范围内的p型硅基底。在其他实施例中，基底10为杂质浓度在约1x10¹⁵cm^-3到约1x10¹⁸cm^-3范围内的n型硅基底。或者，基底10可包括另一元素半导体，例如锗(ge)；或包括化合物半导体，包含iv-iv族化合物半导体，例如sic和sige，iii-v族化合物半导体，例如gaas、gap、gan、inp、inas、insb、gaasp、algan、alinas、algaas、gainas、gainp及/或gainasp；或前述的组合。在一实施例中，基底10为硅于绝缘体上(silicon-oninsulator，soi)基底的硅层。

鳍状结构20可由对基底10进行沟槽蚀刻(trench-etching)而形成。形成鳍状结构20之后，在鳍状结构20上形成隔离绝缘层30。隔离绝缘层30包含一或多层由低压化学气相沉积(low-pressurechemicalvapordeposition，lpcvd)、等离子体化学气相沉积(plasma-cvd)或流动式化学气相沉积(flowablecvd)形成的绝缘材料，例如氧化硅、氮氧化硅或氮化硅。隔离绝缘层30可通过一或多层旋涂式玻璃(spin-on-glass，sog)、sio、sion、siocn及/或掺氟硅玻璃(fluoride-dopedsilicateglass，fsg)形成。

在鳍状结构20上形成隔离绝缘层30之后，实施平坦化工艺以移除部分的隔离绝缘层30。平坦化工艺可包含化学机械研磨(chemicalmechanicalpolishing，cmp)及/或回蚀(etch-back)工艺。然后，再进一步地移除(凹陷)隔离绝缘层30，以暴露出鳍状结构20的上部。

在暴露的鳍状结构20上形成多个虚设栅极结构40、41和42。虚设栅极结构40、41和42包含多晶硅制成的虚设栅极电极层44，以及虚设栅极介电层43。侧壁间隙物48包含一或多层形成于虚设栅极电极层44的侧壁的绝缘材料。侧壁间隙物48包含一或多层的绝缘材料，例如包含sin、sion、sicn和siocn的以氮化硅为主的材料。一些实施例中，侧壁间隙物48底部的膜厚在约3纳米至约15纳米的范围内，且其他实施例中在约4纳米至约8纳米的范围内。

虚设栅极结构40、41和42更包含用以将多晶硅层图案化为虚设栅极电极层44的掩模绝缘层46。一些实施例中，掩模绝缘层46的厚度在约10纳米至约30纳米的范围内，且其他实施例中在约15纳米至约20纳米的范围内。

如图2所示，在形成虚设栅极结构40、41和42之后，形成源/漏极区60。在本公开中，源极和漏极可互相交换地使用，且「源/漏极」的用语可为源极或漏极。一些实施例中，将未被虚设栅极结构40、41和42覆盖的鳍状结构20凹陷至低于隔离绝缘层30的上表面。然后，使用外延成长方式在凹陷的鳍状结构20上形成源/漏极区60。源/漏极区60可包含应变材料以施加应力于通道区。可在虚设栅极结构40的左侧及/或虚设栅极结构42的右侧形成额外的源/漏极区60。

接着，如图3所示，在虚设栅极结构40、41和42以及源/漏极区60上形成第一蚀刻停止层(etchingstoplayer，esl)70和第一层间介电(interlayerdielectric，ild)层75。第一蚀刻停止层70包含一或多层绝缘材料，例如包含sin、sicn、和siocn这些以氮化硅为主的材料。一些实施例中，第一蚀刻停止层70的厚度在约3纳米到约10纳米的范围内。第一层间介电层75包含一或多层绝缘材料，例如二氧化硅(sio2)和sion这些以氧化硅为主的材料。

如图4所示，在第一层间介电层75和第一蚀刻停止层70上实施平坦化工艺之后，移除虚设栅极结构40、41和42以形成多个栅极空间(gatespace)81、82和83。如图4所示，栅极的侧壁间隙物48仍留在栅极空间81、82和83内。

接续前述，如图5所示，形成栅极介电层85。栅极介电层85包含一或多层例如为高介电常数(high-k)的金属氧化物的介电材料。用作高介电常数的介电材料的金属氧化物可例如为li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu及/或前述的组合的氧化物。一些实施例中，在形成栅极介电层85之前，在鳍状结构20(通道区)上形成由例如为氧化硅所制成的界面层(未绘示)。在栅极空间81、82和83以及第一层间介电层75上，由适当的介电材料形成披覆层(blanketlayer)。披覆层通过化学气相沉积(cvd)、物理气相沉积(physicalvapordeposition，pvd)、原子层沉积(atomiclayerdeposition，ald)或其他合适的膜成形方法形成。

接续前述，在栅极空间80、81和82内形成p型通道场效晶体管(p-channelfet)的功函数调整(workfunctionadjustment，wfa)层90。在栅极空间80、81和82以及第一层间介电层75上形成由适当的导电材料所形成的披覆层。功函数调整层90包含一或多层导电材料。p型通道场效晶体管的功函数调整层90的例子可包含ti、tialc、al、tial、tan、taalc、tin、tic或co。一实施例中，p型通道场效晶体管使用tin。n型通道场效晶体管(n-channelfet)的功函数调整层90的例子可包含tin、tan、taalc、tic、tial、tac、co、al、tial、hfti、tisi、tasi或tialc。一实施例中，n型通道场效晶体管使用taalc、tial或al。一些实施例中，功函数调整层90的厚度在约3纳米至约10纳米的范围内。功函数调整层90可由化学气相沉积(cvd)、包含溅镀(sputtering)的物理气相沉积(pvd)、原子层沉积(ald)或其他合适的方法形成。如图5所示，在栅极空间80、81和82内顺应地(conformally)形成功函数调整层90。

接着，如图6所示，在图5所示的结构上形成第一金属材料层100。第一金属材料层100包含一或多层的金属材料，例如al、co、cu、w、ti、ta、tin、tial、tialc、tialn、tan、nisi、cosi，或其他导电材料。一实施例中，使用w、co或al。第一金属材料层100通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、电镀(electroplating)或其他合适的方法形成。第一金属材料层100与功函数调整层90由不同的材料所制成。

接续前述，如图7所示，实施平坦化工艺以移除沉积的第一金属材料层100的上部。实施平坦化工艺之后，在栅极空间81、82和83内分别形成短通道场效晶体管的金属栅极电极的第一导电层100a，以及长通道场效晶体管的金属栅极电极的第一导电层100b。区域a内的短通道场效晶体管也包含栅极介电层85a和功函数调整层90a，且区域b内的长通道场效晶体管也包含栅极介电层85b和功函数调整层90b。平坦化工艺可包含化学机械研磨(cmp)及/或回蚀工艺。

接续前述，如图8所示，在图7所示的结构上形成保护层110，且形成掩模图案115以覆盖区域b内的长通道场效晶体管。保护层110包含一或多层的绝缘材料，例如sin。一些实施例中，掩模图案115是光阻图案。

通过使用掩模图案115为蚀刻掩模，图案化保护层110以暴露区域a上方的区域。然后，如图9a所示，通过使用图案化的保护层110为蚀刻掩模，将第一导电层100a、栅极介电层85a、功函数调整层90a、侧壁间隙物48、第一蚀刻停止层70和第一层间介电层75的上部凹陷。一些实施例中，掩模图案115仍留在保护层110上。在其他的实施例中，如图9b所示，第一导电层100a、栅极介电层85a、功函数调整层90a、侧壁间隙物48、第一蚀刻停止层70和第一层间介电层75的上部大体上并未凹陷。

如图10所示，在蚀刻凹陷区域a之后，将第一导电层100a和功函数调整层90a凹陷(回蚀)以形成栅极凹陷87和89。由于第一导电层100a与功函数调整层90a所使用的材料不同，第一导电层100a与功函数调整层90a的蚀刻量(深度)不同。举例而言，当第一导电层100a由w制成，且功函数调整层90a由tin或含铝(al)材料(tial、taalc或al)制成时，功函数调整层90a与第一导电层100a相比被蚀刻较多。结果，如图10所示，第一导电层100a自功函数调整层90a突出。一些实施例中，突出量h1在约10纳米至约50纳米的范围内。栅极介电层85a也通过额外的蚀刻工艺被蚀刻(凹陷)。在其他的实施例中，并未蚀刻(凹陷)栅极介电层85a。

然后，如图11所示，在图10所示的结构上顺应地形成第二金属材料层120的披覆层。接续前述，如图12所示，在第二金属材料层120上形成第三金属材料层130。第三金属材料层130包含al、co、cu、w、ti、ta、tin、tial、tialc、tialn、tan、nisi、cosi和其他导电材料中的一或多种。一些实施例中，使用w、co或al。在本实施例中，第三金属材料层130与第一金属材料层100由相同材料制成。第二金属材料层120的作用为第三金属材料层130的黏着层(gluelayer)，且包含一或多层的tin、ti或tan。第二金属材料层120和第三金属材料层130通过化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、电镀或其他合适的方法形成。

接续前述，如图13所示，在第三金属材料层130上实施回蚀工艺。通过回蚀工艺，在栅极凹陷87和89内形成第三导电层130a，且移除区域b上的第三金属材料层130。在回蚀工艺中，也移除了部分的第二金属材料层120，因此形成第二导电层120a。

如图14所示，移除掩模层110，再次实施回蚀工艺以凹陷区域a(第一区)内的第三导电层130a，因此形成第一栅极凹陷91和92，以及凹陷区域b(第二区)内的第一导电层100b，因此形成第二栅极凹陷93。在回蚀工艺中，也凹陷了区域b内的栅极介电层85b和功函数调整层90b。一些实施例中，并未蚀刻(凹陷)栅极介电层85b。

如图14所示，由于第一导电层100b与功函数调整层90b的材料不同，且第一导电层100b与功函数调整层90b的蚀刻量(深度)不同，第一导电层100b自功函数调整层90b突出，突出量为h4。一些实施例中，突出量h4少于约50纳米上下。

一些实施例中，自基底10测量的凹陷的第三导电层130a的高度与凹陷的第一导电层100b的高度差为h2。一些实施例中，高度差h2少于约60纳米上下。一些实施例中，凹陷的第一导电层100b的高度大于凹陷的第三导电层130a的高度，且在其他的实施例中，凹陷的第一导电层100b的高度小于凹陷的第三导电层130a的高度。

相似地，自基底10测量的区域a的功函数调整层90a的高度与区域b的功函数调整层90b的高度差为h3。一些实施例中，高度差h3少于约60纳米上下。一些实施例中，功函数调整层90a的高度大于功函数调整层90b的高度，且在其他的实施例中，功函数调整层90a的高度小于功函数调整层90b的高度。

再者，如图15所示，将第二绝缘层140填入栅极凹陷91、91和93。形成第二绝缘材料所制成的披覆层，并实施平坦化工艺，例如化学机械研磨(cmp)。第二绝缘层140可包含一或多层的绝缘材料，例如为包含sin、sicn或siocn以氮化硅为主的材料。

如图15所示，短通道场效晶体管101和102包含第一栅极介电层85a和第一栅极电极。第一栅极电极包含与第一栅极介电层85a接触的功函数调整层90a(底导电层)和第一导电层100a(块状导电层)。第一栅极电极更包含第三导电层130a(上导电层)以及设置于第一导电层100a和第三导电层130a之间的第二导电层120a(中间导电层)。第一导电层100a自功函数调整层90a突出。提供第二绝缘层140与第三导电层130a接触。

长通道场效晶体管103包含第二栅极介电层85b和第二栅极电极。第二栅极电极包含与第二栅极介电层85b接触的功函数调整层90b和第一导电层100b。提供第二绝缘层140与功函数调整层90b的上表面和第一导电层100b接触。

图16-图20是根据本公开另一实施例，显示半导体装置的示范连续工艺，图16-图20显示沿图1a的x1-x1线的剖面示意图。可理解的是，在图16-图20所显示的工艺前、中、后可增加额外的操作，且以下叙述的一些操作可为了方法的其他实施例被取代或删除。操作/工艺的顺序可互相置换。甚者，前述实施例的相同或相似的配置、结构、材料、操作或工艺可适用于接下来要陈述的实施例，且详细的说明可被省略。

在本实施例中，分别形成n型的短通道场效晶体管、n型的长通道场效晶体管和p型的短通道场效晶体管于区域a、区域b和区域c内。

相似于图4，如图16所示，在移除虚设栅极结构之后，在栅极空间81’、82’和83’内形成栅极介电层85。接着，如图16所示，在区域c的栅极空间82’内形成p型通道场效晶体管的第一功函数调整层94。

在栅极空间81’、82’和83’以及第一层间介电层75上由适当的导电材料形成披覆层，且实施包含微影和蚀刻的图案化工艺，以在栅极空间82’内(和周遭区域)形成p型通道场效晶体管的第一功函数调整层94。第一功函数调整层94包含一或多层导电材料。p型通道场效晶体管的第一功函数调整层94可包含例如ti、tialc、al、tial、tan、taalc、tin、tic和co。一实施例中使用ti。一些实施例中，第一功函数调整层94的厚度在约3纳米至约10纳米的范围内。第一功函数调整层94通过化学气相沉积(cvd)、包含溅镀的物理气相沉积(pvd)、原子层沉积(ald)或其他合适的方法形成。如图16所示，在栅极空间82’内顺应地形成第一功函数调整层94。

然后，如图17所示，在栅极空间81’和83’内形成n型通道场效晶体管的第二功函数调整层96。在栅极空间81’和83’以及第一功函数调整层94上由适当的导电材料形成披覆层。第二功函数调整层96包含一或多层的导电材料。n型通道场效晶体管的第二功函数调整层96可包含例如tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc。一实施例中使用tin。一些实施例中，第二功函数调整层96的厚度在约3纳米至约10纳米的范围内。第二功函数调整层96通过化学气相沉积(cvd)、包含溅镀的物理气相沉积(pvd)、原子层沉积(ald)或其他合适的方法形成。如图17所示，在栅极空间81’和83’内顺应地形成第二功函数调整层96。值得注意的是，第一功函数调整层94和第二功函数调整层96的形成顺序可互换。第二功函数调整层96与第一功函数调整层94由不同的材料制成。

接续前述，相似于图6，如图18所示，在图17所示的结构上形成第一金属材料层100。第一金属材料层100与第一功函数调整层94和第二功函数调整层96其中至少一者为不同的材料制成。

然后，如图19所示，实施平坦化工艺以移除沉积的第一金属材料层100的上部。实施平坦化工艺之后，在栅极空间81’、83’和82’内分别形成n型短通道场效晶体管的金属栅极电极的第一导电层100a，n型长通道场效晶体管的金属栅极电极的第一导电层100b，以及p型短通道场效晶体管的金属栅极电极的第一导电层100c。区域a内的n型短通道场效晶体管也包含栅极介电层85a和第二功函数调整层96a，且区域b内的n型长通道场效晶体管也包含栅极介电层85b和第二功函数调整层96b，以及区域c内的p型短通道场效晶体管包含栅极介电层85c、第一功函数调整层94c和第二功函数调整层96c。

图19所示的结构形成之后，实施相似于图8-图15所示的操作以获得如图20所示的结构。

如图20所示，n型短通道场效晶体管104包含第一栅极介电层85a和第一栅极电极。第一栅极电极包含与第一栅极介电层85a接触的第二功函数调整层96a和第一导电层100a。第一栅极电极更包含第三导电层130a以及设置于第一导电层100a和第三导电层130a之间的第二导电层120a。第一导电层100a自第二功函数调整层96a突出。提供第二绝缘层140与第三导电层130a接触。

n型长通道场效晶体管106包含第二栅极介电层85b和第二栅极电极。第二栅极电极包含与第二栅极介电层85b接触的第二功函数调整层96b和第一导电层100b。提供第二绝缘层140与第二功函数调整层96b的上表面和第一导电层100b接触。

p型短通道场效晶体管105包含第三栅极介电层85c和第三栅极电极。第三栅极电极包含与第一栅极介电层85a接触的第一功函数调整层94c、第二功函数调整层96c和第一导电层100a。相似于n型短通道场效晶体管104，第三栅极电极更包含第三导电层130a以及设置于第一导电层100a和第三导电层130a之间的第二导电层120a。第一导电层100a自第二功函数调整层96c突出。提供第二绝缘层140与第三导电层130a接触。

图21-图23是根据本公开另一实施例，显示半导体装置的示范连续工艺，图21-图23显示沿图1a的x1-x1线的剖面示意图。可理解的是，在图21-图23所显示的工艺前、中、后可增加额外的操作，且以下叙述的一些操作可为了方法的其他实施例被取代或删除。操作/工艺的顺序可互相置换。甚者，前述实施例的相同或相似的配置、结构、材料、操作或工艺可适用于接下来要陈述的实施例，且详细的说明可被省略。

形成图10所示的结构之后，如图21所示，在第一导电层100a和功函数调整层90a上形成第三导电层130a’。一实施例中，第三导电层130a’包含例如使用wcl5和h2气体以原子层沉积(ald)制成的钨(w)。一般而言，通过原子层沉积(ald)制成的钨(w)选择性地形成于导体表面，而不会形成于绝缘体表面。因此，由钨(w)制成的第三导电层130a’可仅形成于第一导电层100a和功函数调整层90a上。通过调整沉积的时间，可形成具有需要的厚度的第三导电层130a’。

在图21所示的结构形成后，实施与图14相似的操作以获得图22所示的结构。

接着，实施与图15相似的操作以获得图23所示的结构。

如图23所示，短通道场效晶体管101’和102’包含第一栅极介电层85a和第一栅极电极。第一栅极电极包含与第一栅极介电层85a接触的功函数调整层90a和第一导电层100a。第一栅极电极更包含第三导电层130a’。第一导电层100a自功函数调整层90a突出。提供第二绝缘层140与第三导电层130a’接触。当第一导电层100a与第三导电层130a’为不同材料制成时，可观察到此二层之间的界面。当第一导电层100a与第三导电层130a’为相同材料(例如钨(w))制成时，此二层之间的界面无法被观察到，且第一导电层100a与第三导电层130a’在剖面处组合成t形。

长通道场效晶体管103’包含第二栅极介电层85b和第二栅极电极。第二栅极电极包含与第二栅极介电层85b接触的功函数调整层90b和第一导电层100b。提供第二绝缘层140与功函数调整层90b的上表面和第一导电层100b接触。

图24是根据本公开另一实施例，显示半导体装置的剖面示意图。前述实施例的相同或相似的配置、结构、材料、操作或工艺可适用于接下来要陈述的实施例，且详细的说明可被省略。

在本实施例中，于区域a并未在功函数调整层90a’的上表面上设置第一导电层。在形成功函数调整层90a’的过程中，栅极空间由功函数调整层90a’的材料填满，且实施回蚀工艺以凹陷填入的功函数调整层90a’的材料。然后，形成第二导电层120a’，接着形成第三导电层130a”。

在区域b内，功函数调整层90b’的厚度大于前述的实施例，例如图15。

一些实施例中，自基底10测量的第三导电层130a”的高度与第一导电层100b的高度不同。在其他的实施例中，第三导电层130a”的高度与第一导电层100b的高度大体上相同，高度差在约2纳米以内。

可理解的是，如图15、图20、图23和图24所示的装置更经历了互补式金属氧化物半导体(complementarymetal-oxide-semiconductor，cmos)工艺，以形成各种特征部件，例如互连导电层、介电层、钝化层等。在上述的实施例中，描述了鳍式场效晶体管(finfet)的工艺。然而，上述的工艺可应用于其他类型的场效晶体管，例如平面型(planartype)场效晶体管。

在此所陈述的各种实施例或范例对于已存在的技术提供了一些优势。举例而言，在本公开中，由于第三导电层包含与沉积的功函数调整层相比电阻较低的金属材料，可降低栅极电阻。再者，由于短通道场效晶体管的金属栅极结构和长通道场效晶体管的金属栅极结构分别形成，可控制短通道场效晶体管和长通道场效晶体管的功函数调整层的蚀刻量。

可理解的是，在此并未讨论到所有的优势，并非所有的实施例和范例都需要特别的优势，且其他实施例或范例可能提供不同的优势。

以上概述数个实施例的特征，以便本领域普通技术人员可以更理解本公开的观点。本领域普通技术人员应该理解他们能以本公开为基础，设计或修改其他工艺和结构以达到与在此介绍的实施例相同的目的及/或优势。本领域普通技术人员也应该理解到，此类等效的结构并无悖离本公开的精神与范围，且他们能在不违背本公开的精神和范围之下，做各式各样的改变、取代和替换。