FINFET器件及其制造方法与流程

本发明实施例涉及FINFET器件及其制造方法。

背景技术：

半导体集成电路(IC)产业经历了快速增长。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而带来益处。但是，这种按比例缩小工艺也增大了加工和制造IC的复杂度。为了实现这些进步，需要在IC加工和制造方面的相似的进步。

例如，随着追求更高的器件集成度、更高的性能和更低的成本，半导体工业已进入纳米技术工艺节点，来自制造和设计问题的挑战导致诸如鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。FinFET器件的优点包括降低的短沟道效应和更高的电流。然而，常规FinFET器件和制造FinFET器件的方法并不完全满足所有方面。

技术实现要素：

根据本发明的一个实施例，提供了一种半导体器件，包括：半导体衬底；源极结构，位于所述半导体衬底上；漏极结构，位于所述半导体衬底上；以及多个半导体鳍，从所述半导体衬底突出，其中，所述半导体鳍彼此间隔开并且连接所述源极结构和所述漏极结构；其中，所述源极结构和所述漏极结构的每个均包括具有W-形横截面的顶部以用于形成接触接合区。

根据本发明的另一实施例，还提供了一种鳍式场效应晶体管(FinFET)器件，包括：半导体衬底；多个源极/漏极结构，位于所述半导体衬底上，其中，所述源极/漏极结构的每个均包括具有W-形横截面的顶部以用于形成接触接合区；多个半导体鳍，从所述半导体衬底突出并连接所述源极/漏极结构；以及多个栅极结构，跨越所述半导体鳍设置，其中，所述栅极结构的每个均包括栅电极堆叠件和位于所述栅电极堆叠件的侧壁上的间隔件。

根据本发明的又另一实施例，还提供了一种用于制造FinFET器件的方法，包括：提供半导体衬底；形成从所述半导体衬底突出的多个半导体鳍；在所述半导体衬底上形成多个源极/漏极结构；以及连接所述源极/漏极结构；其中，所述源极/漏极结构的每个均包括具有W-形横截面的顶部以用于形成接触接合区。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A是示出根据本发明的一些实施例的半导体器件的示意性三维图。

图1B是沿着图1A中的线CL1-CL1’观察的半导体器件的截面图。

图1C是沿着图1A中的线CL2-CL2’观察的半导体器件的示意性截面图。

图2是示出根据本发明的一些实施例的用于制造半导体器件的方法的流程图。

图3A至图3K是示出根据本发明的一些实施例的用于制造半导体器件的方法的中间阶段的示意性三维图和截面图。

图3L是根据本发明的一些实施例的使用金属接合(landing)连接的半导体器件的示意性截面图。

图4A是示出根据本发明的一些实施例的半导体器件的示意性三维图。

图4B是沿着图4A中的线CL4-CL4’观察的半导体器件的示意性截面图。

图5是示出根据本发明的一些实施例的用于制造半导体器件的方法的流程图。

图6A至图6C是示出根据本发明的一些实施例的用于制造半导体器件的方法的中间阶段的示意性截面图。

图6D是根据本发明的一些实施例的使用金属接合连接的半导体器件的示意性截面图。

图7A是示出根据本发明的一些实施例的半导体器件的示意性三维图。

图7B是沿着图7A中的线CL7-CL7’观察的半导体器件的示意性截面图。

图8是示出根据本发明的一些实施例的用于制造半导体器件的方法的流程图。

图9A至图9C是示出根据本发明的一些实施例的用于制造半导体器件的方法的中间阶段的示意性截面图。

图9D是根据本发明的一些实施例的使用金属接合连接的半导体器件的示意性截面图。

具体实施方式

以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。

本文使用的术语仅用于描述具体实施例，具体实施例不用于限制附加于此的权利要求。例如，除非另外规定，单数形式的术语“一个”或“该”还可代表复数形式。诸如“第一”和“第二”的术语用于描述各个器件、区域和层等，尽管这类术语仅用于区分一个器件、一个区域或一层与另一个器件、另一个区域或另一层。因此，在不违背声明的精神情况下还可将第一区域称为第二区域，并且其他可通过类比推导。此外，本发明可以在各实施例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。如本文使用的，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。

本发明的实施例涉及一种鳍式场效应晶体管(FinFET)器件。FinFET器件包括半导体衬底、位于半导体衬底上的多个半导体鳍、位于半导体衬底上并且与半导体鳍连接的源极/漏极结构。半导体鳍彼此间隔开，并且源极/漏极结构包括具有W-形横截面的顶部以用于形成接触接合区。具有W-形横截面，可增加源极/漏极结构和金属接合之间的接触面积，并且可减小栅极结构的间隔件和源极/漏极结构之间的接触面积。结果，降低源极/漏极结构和金属接合之间的电阻，并且改进由栅极结构的间隔件诱导的位错缺陷。在一个实施例中，FinFET器件包括位于顶部的凹进的部分中的覆盖层，从而降低肖特基势垒高度(SBH)以及源极/漏极结构和金属接合之间的电阻。

参考图1A至图1C，图1A是示出根据本发明的一些实施例的半导体器件100的示意性三维图，图1B是沿着图1A中的线CL1-CL1’观察的半导体器件100的截面图，且图1C是沿着图1A中的线CL2-CL2’观察的半导体器件100的示意性截面图。半导体器件100包括半导体衬底110、多个鳍120(在图1B中示出)、源极/漏极结构130、覆盖层CP、栅极结构140、隔离结构150和隔离结构160(如图1B所示)。

例如，衬底110可为半导体材料并且可包括结构，结构包括梯度层或埋氧层。在一些实施例中，衬底110包括可为未掺杂的或掺杂的(例如，p-型、n-型或其组合)块状硅。可使用适用于半导体器件形成的其他材料。可选地，诸如锗、石英、蓝宝石和玻璃的其他材料可用于衬底110。可选地，硅衬底110可为绝缘体上半导体(SOI)衬底的有源层或诸如在块状硅层上形成的硅-锗层的多层结构。

在半导体衬底110中形成隔离结构150。隔离结构150充当浅沟槽隔离(STI)并且可通过使用原硅酸四乙酯(TEOS)和氧气作为前体的化学汽相沉积(CVD)技术形成。在一些实施例中，可通过注入诸如氧、氮、碳等的离子至半导体衬底110中形成隔离结构150。在其他实施例中，隔离结构150为SOI晶圆的绝缘层。

在半导体衬底110上形成鳍120、源极/漏极结构130和栅极结构140。鳍120连接源极/漏极结构130，并且被源极/漏极结构130以及栅极结构140包围。栅极结构140的每个均包括栅电极堆叠件142和两个间隔件144，并且间隔件144位于栅电极堆叠件142的侧壁上。在一些实施例中，栅电极堆叠件142包括栅电极层142a和栅极介电层142b，但本发明的实施例不局限于此。

如图1B所示，鳍120从半导体衬底110突出。在鳍120的顶面和侧壁上形成栅电极堆叠件142的栅电极层142a和栅极介电层142b。在鳍120之间形成诸如STI结构的隔离结构160(还称为器件内隔离结构160)，同时形成器件内隔离结构160以使FinFET彼此间隔开。在一些实施例中，由半导体衬底110形成鳍120。例如，鳍120由硅锗形成。然而，本发明的实施例不局限于此。

如图1C所示，在各个源极/漏极结构130的侧壁上形成覆盖层CP，其中由虚线包围的结构代表鳍120。覆盖层CP的每个的厚度为基本上从2nm至10nm的范围，但本发明的实施例不局限于此。此外，在一些实施例中，覆盖层CP包括低浓度III-V族族半导体并且为轻度杂质掺杂的，以及源极/漏极结构130包括高浓度III-V族族半导体并且为重度杂质掺杂的。例如，覆盖层CP包括具有低锗浓度的硅锗，并且为轻度硼掺杂的，以及源极/漏极结构130包括具有高锗浓度的硅锗，并且为重度硼掺杂的。然而，本发明的实施例不局限于此。

源极/漏极结构130的每个均包括具有诸如W-形横截面的波浪形横截面的顶部132。顶部132具有突出部分132a和位于每两个突出部分132a之间的凹进的部分132b。突出部分132a以一对一的方式对应于鳍120。在一些实施例中，突出部分132a的高度大于或等于鳍120的高度用于连接突出部分132a与鳍120。对于各个凹进的部分132b，侧壁IS相对于水平面以一角度Ф倾斜，角度Ф为从约30度至约65度的范围。然而，本发明的实施例不局限于此。

参考图2以及图3A至图3K，图2是示出根据本发明的一些实施例的用于制造半导体器件100的方法200的流程图，并且图3A至图3K是示出根据本发明的一些实施例的用于制造半导体器件的方法200的中间阶段的示意性三维图和截面图。在方法200中，首先，如图3A所示，实施操作210以提供半导体衬底110，在半导体衬底110中形成沟槽112。可通过使用掩模层(未示出)以及使用适当的蚀刻工艺来形成沟槽112。例如，掩模层可为通过诸如化学汽相沉积(CVD)的工艺形成的包括氮化硅的硬掩模，尽管可选地可使用诸如氧化物、氮氧化物、碳化硅、这些的组合等的其他材料，以及诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)，或甚至氧化硅形成随后氮化的其他工艺。一旦形成，可以通过适当的光刻工艺图案化掩蔽层以暴露衬底110的将被去除以形成沟槽112的那些部分。

然后，如图3B所示，实施操作220以形成鳍120以及沟槽122。第二沟槽122位于沟槽112之间，并且旨在为鳍内隔离区(诸如位于共享类似栅极或类似源极或漏极的不同鳍120之间的隔离区)。可通过使用与沟槽112类似的工艺形成沟槽122，工艺诸如适当的掩蔽或光刻工艺以及随后蚀刻工艺。额外地，沟槽122的形成还可用于加深沟槽112，使得与沟槽122相比沟槽112延伸至衬底110内更深的距离。

此后，如图3C所示，实施操作230以用介电材料填充沟槽112和沟槽122从而形成隔离结构150和器件间隔离结构160,2。隔离结构150位于沟槽112中，并且隔离结构160位于沟槽122中。用于形成隔离结构150和160的介电材料可为氧化物材料、高密度等离子体(HDP)氧化物等。在沟槽112和122的任选的清洗和加衬层之后，可使用化学汽相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法或本领域已知的其他适当的形成方法形成隔离结构150和160。

然后，如图3D所示，实施操作240以在鳍120上形成包括栅电极堆叠件142和间隔件144的栅极结构140。可通过热氧化、化学汽相沉积、溅射或本领域已知和使用的用于形成栅极介电层的任何其他方法形成栅电极堆叠件142的栅极介电层142b(如图1B所示)。可由诸如氧化镧、氧化铝、氧化铪、氮氧化铪或氧化锆或其组合的高介电常数(高-k)材料(例如，具有大于约5的相对介电常数)形成栅电极堆叠件142的栅极介电层142b。额外地，二氧化硅、氮氧化硅和/或高-k材料的任意组合也可用于栅极介电层142b。

栅电极堆叠件142的栅电极层142a(如图1B所示)可由导电材料形成并且可选自由多晶硅(多晶-Si)、多晶硅-锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物、金属、这些的组合等组成的组。金属氮化物的实例包括氮化钨、氮化钼、氮化钛和氮化钽或它们的组合。金属硅化物的实例包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒或它们的组合。金属氧化物的实例包括氧化钌、氧化铟锡或它们的组合。金属的实例包括钨、钛、铝、铜、钼、镍、铂等。可通过化学汽相沉积(CVD)、溅射沉积或本领域已知和使用的用于沉积导电材料的其他技术沉积栅电极层142a。

可由诸如氮化硅、碳化硅、氮氧化硅、其他适当的材料和/或组合的介电材料形成间隔件144，但本发明的实施例不局限于此。可通过用于形成这种层的诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射和本领域已知的其他方法的方法来形成间隔件144。

栅电极层142a的顶面可具有非平面顶面，并且可在栅电极层142a的图案化之前将栅电极层142a的顶面平坦化。此时，离子可被或者可不被引入至栅电极层142a中。例如，可通过离子注入技术引入离子。一旦形成，可以图案化将栅电极层142a和栅极介电层142b以在鳍120上方形成一系列栅电极堆叠件142。栅电极堆叠件142限定位于在栅极介电层142b下方的鳍120中的多个沟道区。例如，可通过使用本领域已知的沉积和光刻技术形成栅电极堆叠件142。栅极掩模可结合诸如光刻胶材料、氧化硅、氮氧化硅和/或氮化硅的常用的掩模材料，但本发明的实施例不局限于此。可使用干蚀刻工艺蚀刻栅电极层142a和栅极介电层142b以形成图案化的栅电极堆叠件142。一旦图案化栅电极堆叠件142，形成间隔件144。可在栅电极堆叠件142的相对两侧上形成间隔件144。通常，通过在先前形成的结构上毯状沉积间隔件层(未示出)来形成间隔件144。间隔件层可包括SiN、氮氧化物、SiC、SiON、氧化物等，并且可通过用于形成这种层的诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射和本领域已知的其他方法的方法形成。间隔件层可包括具有不同于形成隔离结构150和160的介电材料的蚀刻特性的不同的材料，使得间隔件144可用作用于形成隔离结构150和160的掩模(下面参考图3E描述)。然后，可诸如通过一种或多种蚀刻操作将间隔件144图案化以从结构的横向表面去除间隔件层。

此后，如图3E所示，实施操作250以从未被栅极结构140覆盖的那些区域去除鳍120的部分。在一个实施例中，去除隔离结构150的部分以推断隔离结构150的高度，并从未被栅极结构140保护的那些区域去除隔离结构160的部分，从而形成用于源极/漏极结构的暴露的衬底区域。在一些实施例中，可通过使用栅极结构140作为硬掩模的反应离子蚀刻(RIE)，或者通过任何其他适当的去除工艺实施操作250。

诸如如图3F以及图3G所示，在操作250之后，实施操作260以在暴露的衬底区域上形成源极/漏极结构130并且实现源极/漏极结构130与鳍120连接，其中图3G为沿着图3F中的线CL3F-CL3F’观察的半导体器件的示意性截面图。在一些实施例中，源极/漏极结构130的每一个根据晶向<111>或<311>从半导体衬底110的表面外延生长以形成具有W-形横截面的顶部132。然而，本发明的实施例不局限于此。

此后，如图3H以及图3I所示，实施操作270以形成覆盖层OCP从而覆盖整个源极/漏极结构130，其中图3I为沿着图3H中的线CL3H-CL3H’观察的半导体器件的示意性截面图。覆盖层OCP用于在随后的操作中保护源极/漏极结构130。

然后，如图3J以及图3K所示，实施操作280以蚀刻覆盖层OCP的部分从而暴露源极/漏极结构130的每个的顶部132，并相应地在源极/漏极结构130的每个的侧壁上形成覆盖层CP的部分，其中图3K是沿着图3J中的线CL3J-CL3J’观察的半导体器件的示意性截面图。

暴露的顶部132用于提供接触接合结构。如图3L所示，由于顶部132具有W-形横截面，因此增加了金属接合MD和源极/漏极结构130之间的接触面积，并且相应地减小金属接合MD和源极/漏极结构130之间的电阻。此外，由于源极/漏极结构130具有凹进的部分132b，因此栅极结构140的间隔件144和源极/漏极结构130之间的接触面积减小，从而改善由间隔件144诱导的位错缺陷。

参考图4A以及图4B，图4A是示出根据本发明的一些实施例的半导体器件400的示意性三维图，且图4B是沿着图4A中的线CL4-CL4’观察的半导体器件400的示意性截面图。半导体器件400与半导体器件100类似，但差异在于半导体器件400还包括位于源极/漏极结构130的表面上的覆盖层FRCP。具体地，覆盖层FRCP位于源极/漏极结构130的每个的顶部132的凹进的部分132b中以用于形成如图4B所示的接触接合结构。覆盖层FRCP的材料与覆盖层CP的材料类似。例如，覆盖层FRCP包括具有低锗浓度的硅锗，并且为轻度硼掺杂的。

参考图5以及图6A至图6C，图5是示出根据本发明的一些实施例，用于制造半导体器件400的方法500的流程图，并且图6A至图6C是示出根据本发明的一些实施例的用于制造半导体器件的方法的中间阶段的示意性截面图。在方法500中，首先，如图3A所示，实施操作210以提供半导体衬底110，在半导体衬底110中形成沟槽112。然后，如图3B所示，实施操作220以形成鳍120以及沟槽122。此后，如图3C所示，实施操作230以用介电材料填充沟槽112和沟槽122从而形成隔离结构150和器件间隔离结构160,2。然后，如图3D所示，实施操作240以在鳍120上形成包括栅电极堆叠件142和间隔件144的栅极结构140。此后，如图3E所示，实施操作250以从未被栅极结构140覆盖的那些区域去除鳍120的部分。操作210-250的详细描述在上文描述，因此此处不再描述。

在操作250之后，诸如如图6A所示，实施操作560以形成源极/漏极结构130并且实现源极/漏极结构130与鳍120连接。在一些实施例中，源极/漏极结构130根据晶向<111>从半导体衬底110的表面外延生长以形成具有W-形横截面的顶部132。然而，本发明的实施例不局限于此。此后，如图6B所示，实施操作570以在源极/漏极结构130上形成平坦覆盖层FOCP从而覆盖源极/漏极结构130。平坦覆盖层FOCP覆盖源极/漏极结构130并且在源极/漏极结构130的顶部132上形成平坦顶面以在随后的操作中保护源极/漏极结构130。然后，实施操作580以蚀刻覆盖层FOCP的部分从而暴露源极/漏极结构130的顶部132。如图6C所示，在操作580中，将覆盖层FOCP的在突出部分132a上的部分去除，但将覆盖层FOCP的在凹进的部分132b中的部分稍微蚀刻并且保留。因此，相应地形成位于源极/漏极结构130的侧壁上的覆盖层CP和保留在源极/漏极结构130的凹进的部分132b中的覆盖层FRCP。

诸如如图6D所示，暴露的顶部132用于提供接触接合结构。与半导体器件100相比，半导体器件400不仅包括具有W-形顶部132的源极/漏极结构130，而且包括位于源极/漏极结构130的凹进的部分132b中的覆盖层FRCP。凹进的部分132b中的覆盖层FRCP可降低肖特基势垒高度(SBH)以及源极/漏极结构130和金属接合MD之间的电阻。

参考图7A以及图7B，图7A是示出根据本发明的一些实施例的半导体器件700的示意性三维图，并且图7B是沿着图7A中的切割线CL7-CL7’的半导体器件700的示意性截面图。半导体器件700与半导体器件100类似，但差异在于半导体器件700还包括位于源极/漏极结构130的表面上的覆盖层CRCP。具体地，覆盖层CRCP位于源极/漏极结构130的顶部132的凹进的部分132b中以用于形成如图7B所示的接触接合区。覆盖层CRCP的材料与覆盖层CP的材料类似。例如，覆盖层CRCP包括具有低锗浓度的硅并且为轻度硼掺杂的。

参考图8以及图9A至图9C，图8是示出根据本发明的一些实施例的用于制造半导体器件700的方法800的流程图，并且图9A至图9C是示出根据本发明的一些实施例的用于制造半导体器件的方法的中间阶段的示意性截面图。在方法800中，首先，如图3A所示，实施操作210以提供半导体衬底110，在半导体衬底110中形成沟槽112。然后，如图3B所示，实施操作220以形成鳍120以及沟槽122。此后，如图3C所示，实施操作230以用介电材料填充沟槽112和沟槽122从而形成隔离结构150和器件间隔离结构160,2。然后，如图3D所示，实施操作240以在鳍120上形成包括栅电极堆叠件142和间隔件144的栅极结构140。此后，如图3E所示，实施操作250以从未被栅极结构140覆盖的那些区域去除鳍120的部分。操作210-250的详细描述在上文描述，因此此处不再描述。

在操作250之后，诸如如图9A所示，实施操作860以形成源极/漏极结构130并且实现源极/漏极结构130与鳍120连接。在一些实施例中，源极/漏极结构130根据晶向<111>或<311>从半导体衬底110的表面外延生长以形成具有W-形横截面的顶部132。然而，本发明的实施例不局限于此。此后，如图9B所示，实施操作870以在源极/漏极结构130上形成覆盖层COCP从而覆盖源极/漏极结构130。覆盖层COCP与源极/漏极结构130共形并且覆盖源极/漏极结构130以在随后的操作中保护源极/漏极结构130。然后，实施操作880以蚀刻覆盖层COCP的部分从而暴露源极/漏极结构130的顶部132。如图9C所示，在操作580中，将在突出部分132a上的覆盖层COCP的部分去除，但将在凹进的部分132b中的覆盖层COCP的部分稍微蚀刻并且保留。因此，相应地形成位于源极/漏极结构130的侧壁上的覆盖层CP和保留在源极/漏极结构130的凹进的部分132b中的覆盖层CRCP。

诸如如图9D所示，暴露的顶部132用于提供接触接合结构。与半导体器件400相比，半导体器件700包括具有V-形的覆盖层CRCP。具有V-形的覆盖层CRCP可增加覆盖层CRCP和金属接合MD之间的接触面积，从而预先降低肖特基势垒高度(SBH)以及源极/漏极结构130和金属接合MD之间的电阻。

根据本发明的一个实施例，本发明公开了一种半导体器件。半导体器件包括半导体衬底、从半导体衬底突出的半导体鳍、源极结构和漏极结构。半导体鳍彼此间隔开并且连接源极结构和漏极结构。源极结构和漏极结构的每个均包括具有W-形横截面的顶部以用于形成接触接合区。

根据本发明的另一个实施例，本发明公开了一种鳍式场效应晶体管(FinFET)器件。FinFET器件包括半导体衬底、位于半导体衬底上的源极/漏极结构、从半导体衬底突出的半导体鳍和设置在半导体鳍两端的栅极结构。源极/漏极结构的每个均包括具有W-形横截面的顶部以用于形成接触接合区。半导体鳍连接源极/漏极结构。

根据本发明的又另一个实施例，本发明公开了一种用于制造半导体器件的方法。在该方法中，首先，提供半导体衬底。然后，形成从半导体衬底突出的多个半导体鳍。此后，在半导体衬底上形成多个源极/漏极结构。然后，连接源极/漏极结构。源极/漏极结构顶部以用于形成接触接合区，顶部具有W-形横截面。

根据本发明的一个实施例，提供了一种半导体器件，包括：半导体衬底；源极结构，位于所述半导体衬底上；漏极结构，位于所述半导体衬底上；以及多个半导体鳍，从所述半导体衬底突出，其中，所述半导体鳍彼此间隔开并且连接所述源极结构和所述漏极结构；其中，所述源极结构和所述漏极结构的每个均包括具有W-形横截面的顶部以用于形成接触接合区。

在上述半导体器件中，所述顶部具有以一对一的方式对应于所述半导体鳍的多个突出部分。

在上述半导体器件中，所述突出部分的高度大于或等于所述半导体鳍的高度。

在上述半导体器件中，所述顶部包括多个凹进的部分，并且所述凹进的部分的每个均具有相对于水平面以一角度倾斜的侧壁，并且所述角度在基本上从30度至65度的范围内。

在上述半导体器件中，还包括位于所述顶部的多个凹进的部分中的多个覆盖层。

在上述半导体器件中，所述覆盖层包括低浓度III-V族半导体，并且所述源极结构和所述漏极结构的每个均包括高浓度III-V族半导体。

在上述半导体器件中，所述覆盖层是轻度杂质掺杂的，并且所述源极结构和所述漏极结构的每个均是重度杂质掺杂的。

在上述半导体器件中，所述覆盖层的每个的厚度在基本上从2nm至10nm的范围内。

根据本发明的另一实施例，还提供了一种鳍式场效应晶体管(FinFET)器件，包括：半导体衬底；多个源极/漏极结构，位于所述半导体衬底上，其中，所述源极/漏极结构的每个均包括具有W-形横截面的顶部以用于形成接触接合区；多个半导体鳍，从所述半导体衬底突出并连接所述源极/漏极结构；以及多个栅极结构，跨越所述半导体鳍设置，其中，所述栅极结构的每个均包括栅电极堆叠件和位于所述栅电极堆叠件的侧壁上的间隔件。

在上述FinFET器件中，所述顶部具有以一对一的方式对应于所述半导体鳍的多个突出部分。

在上述FinFET器件中，所述突出部分的高度匹配所述半导体鳍的高度。

在上述FinFET器件中，所述顶部包括多个凹进的部分，并且所述凹进的部分的每个均具有相对于水平面以一角度倾斜的侧壁，并且所述角度在基本上从30度至65度的范围内。

在上述FinFET器件中，还包括位于所述顶部的多个凹进的部分中的多个覆盖层。

在上述FinFET器件中，所述覆盖层包括低浓度III-V族半导体，并且所述源极/漏极结构包括高浓度III-V族半导体。

在上述FinFET器件中，所述覆盖层是轻度杂质掺杂的，并且所述源极/漏极结构是重度杂质掺杂的。

在上述FinFET器件中，所述覆盖层的每个的厚度在基本上从2nm至10nm的范围内。

在上述FinFET器件中，所述间隔件由氮化硅形成。

根据本发明的又另一实施例，还提供了一种用于制造FinFET器件的方法，包括：提供半导体衬底；形成从所述半导体衬底突出的多个半导体鳍；在所述半导体衬底上形成多个源极/漏极结构；以及连接所述源极/漏极结构；其中，所述源极/漏极结构的每个均包括具有W-形横截面的顶部以用于形成接触接合区。

在上述方法中，还包括：形成覆盖层以覆盖所述源极/漏极结构的全部；以及蚀刻所述覆盖层的一部分以暴露所述源极/漏极结构，其中，保留所述覆盖层的另一部分。

在上述方法中，还包括：形成与所述源极/漏极结构共形的覆盖层；以及蚀刻所述覆盖层的一部分以暴露所述源极/漏极结构，其中，保留所述覆盖层的另一部分。

上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。