一种碳化硅结势垒肖特基二极管及其制作方法与流程

本发明涉及半导体功率器件领域，具体涉及一种碳化硅结势垒肖特基二极管及其制作方法。

背景技术：

随着现代科技的发展，人们对半导体功率器件在其体积，可靠性，耐压，功耗等方面不断提出更高的要求。传统硅器件受限制

于材料本身的特性而言，越来越接近其理论极限，人们急需探索硅材料之外的新材料。碳化硅具有一系列传统硅材料所不具备的优势，如更高的击穿电场，更高的热导率，更大的禁带宽度，使得碳化硅更适合用于高压功率应用。

碳化硅结势垒控制肖特基二极管(JBS)是一种正偏时利用肖特基结导通，反偏时利用PN结反向阻断承受电压的复合器件。其特点是反偏时PN结的空间电荷区为肖特基二极管承受较高反偏电压，而正偏时使其适当降低肖特基势垒以保持较低正向压降。该复合结构的设计关键是要保证相邻PN结的空间电荷区在反偏压下能够很快接通，在阴极和阳极之间形成比肖特基势垒更高更宽的PN结势垒以屏蔽肖特基接触，使器件耐压提高，器件漏电更小。并且，肖特基结正向偏置时，PN结也进入正偏状态，但肖特基二极管的开启电压比PN结低，正向电流将通过肖特基势垒接触导通，因而正向压降较低。现有的碳化硅结势垒肖特基二极管结构如图1所示，在碳化硅N型漂移区3上排列着若干P型掺杂的条形区域4，阳极电极5覆盖在上表面，与碳化硅N型漂移区3和P型掺杂的条形区域4接触，受限于器件面积大小，阳极金属接触导电的半导体面积较小，正向导通时电流较小。且在反向耗尽时是横向发生夹断，耗尽夹断的能力不高。

技术实现要素：

(一)要解决的技术问题

鉴于上述技术问题，为了克服上述现有技术的不足，本发明提出了一种碳化硅结势垒肖特基二极管及其制作方法。

(二)技术方案

根据本发明的一个方面，提供了一种碳化硅结势垒肖特基二极管，包括：碳化硅N型衬底；碳化硅N型漂移区、碳化硅P型层，依次层叠于所述碳化硅N型衬底的上表面上；在所述碳化硅P型层顶部垂直向下开设有多个凹槽，所述凹槽的深度d满足d₂＜d＜d₁+d₂，其中d₁为所述碳化硅N型漂移区的厚度，d₂为所述碳化硅P型层的厚度；P+注入层，设置于所述多个凹槽底部；以及阳极电极，至少形成于所述多个凹槽的侧壁上。

根据本发明的另一个方面，提供一种碳化硅结势垒肖特基二极管的制作方法，包括：在碳化硅N型衬底的上表面上外延生长厚度为d₁的碳化硅材料，并掺杂N型材料，形成碳化硅N型漂移区；在碳化硅N型漂移区上外延生长厚度为d₂的碳化硅材料，并掺杂P型材料，形成碳化硅P型层；刻蚀高掺杂浓度的碳化硅P型层至低掺杂浓度的碳化硅N型漂移区中，形成多个凹槽，所述凹槽的深度d满足d₂＜d＜d₁+d₂，其中d₁为碳化硅N型漂移区的厚度为，d₂为碳化硅P型层的厚度；在所述凹槽底部形成P+注入层；以及至少在所述凹槽的侧壁上形成阳极电极。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

(1)、碳化硅结势垒肖特基二极管设置凹槽，阳极电极至少形成在凹槽内侧壁上，增大阳极电极接触半导体的面积，增加正向导通电流；

(2)、优化凹槽端面宽带与间距的比，加强纵向耗尽夹断能力，提高器件可靠性。

附图说明

图1为现有技术中的碳化硅结势垒肖特基二极管的结构示意图；

图2为本发明实施例中的碳化硅结势垒肖特基二极管的结构示意图；

图3为图2中的碳化硅结势垒肖特基二极管的凹槽的切面结构示意图；

图4为本发明碳化硅结势垒肖特基二极管与现有技术中的碳化硅结势垒肖特基二极管的电特性图；

图5至图10为图2中碳化硅结势垒肖特基二极管的各制作步骤后剖面示意图；

图11为本发明实施例中又一碳化硅结势垒肖特基二极管的剖面示意图；

图12为本发明实施例中另一碳化硅结势垒肖特基二极管的剖面示意图。

【主要元件】

1-阴极电极；2-碳化硅N型衬底；3-碳化硅N型漂移区；

4-碳化硅P型层；5-阳极电极；6-凹槽；7-P+注入层。

具体实施方式

本发明某些实施例于后方将参照所附附图做更全面性地描述，其中一些但并非全部的实施例将被示出。实际上，本发明的各种实施例可以许多不同形式实现，而不应被解释为限于此数所阐述的实施例；相对地，提供这些实施例使得本发明满足适用的法律要求。

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明实施例提供一种碳化硅结势垒肖特基二极管，如图2和3所示，包括：高掺杂浓度的碳化硅N型衬底2，高掺杂浓度的碳化硅N型衬底2下表面设置有阴极电极1，高掺杂浓度的碳化硅N型衬底2上表面依次层叠有低掺杂浓度的碳化硅N型漂移区3、高掺杂浓度的碳化硅P型层4，在高掺杂浓度的碳化硅P型层4顶部垂直向下开设有多个凹槽6，该些凹槽6穿透高掺杂浓度的碳化硅P型层4，凹槽底部位于低掺杂浓度的碳化硅N型漂移区3内部，多个凹槽6底部均形成P+注入层7，阳极电极5形成于高掺杂浓度的碳化硅P型层4上表面及所述多个凹槽6的底部和侧壁上。

多个相同大小的凹槽6均匀排布，凹槽6的深度为d，低掺杂浓度的碳化硅N型漂移区3的厚度为d₁，高掺杂浓度的碳化硅P型层4的厚度为d₂，d₂＜d＜d₁+d₂。

优选地，凹槽6正方形凹槽，相邻两凹槽6之间的距离为S，凹槽6垂直断面的形状为矩形或者U型，凹槽6底部的断面宽度为W，其中1/2≤W/S≤1。

本实施例中，阴极电极1和阳极电极5采用的材料为钛、镍和铝中的一种或多种。

本实施例中，高掺杂浓度的碳化硅N型衬底2还可以选用高掺杂浓度硅N型衬底代替。

本发明克服了传统的碳化硅结势垒控制肖特基二极管结构受限于器件面积大小，阳极金属接触导电的半导体面积较小，正向导通时电流较小；本发明结构的碳化硅结势垒控制肖特基二极管通过在侧壁上形成肖特基接触，利用侧壁的面积优势增大电流导通面积，增大导通的电流，节省芯片面积，如图4所示，本发明的碳化硅结势垒控制肖特基二极管的正向电流明显优于传统的碳化硅结势垒控制肖特基二极管。同时，传统的碳化硅结势垒控制肖特基二极管结构在方向耗尽时是横向发生夹断以屏蔽肖特基接触。本发明的碳化硅结势垒控制肖特基二极管不仅横向上可以发生耗尽夹断，纵向也可以发生耗尽夹断，进一步加强了耗尽夹断的能力，降低了反偏时的泄漏电流，提高了反偏时的器件可靠性。

本发明实施例还提供一种制作上述结势垒肖特基二极管的方法，包括以下步骤：

步骤A：在碳化硅N型衬底2上表面形成碳化硅N型漂移区3；

具体的，如图5所示，在高掺杂浓度的碳化硅N型衬底2上外延生长厚度为d₁的碳化硅材料，并掺杂N型材料形成低掺杂浓度的碳化硅N型漂移区3；

步骤B：在碳化硅N型漂移区3上形成碳化硅P型层4；

具体的，如图6所示，在低掺杂浓度的碳化硅N型漂移区3上外延生长厚度为d₂的碳化硅材料，并掺杂P型材料形成高掺杂浓度的碳化硅P型层4；

步骤C：形成穿透碳化硅P型层4的凹槽6；

具体的，如图7所示，刻蚀高掺杂浓度的碳化硅P型层4至低掺杂浓度的碳化硅N型漂移区3中，形成多个有一定间距的凹槽6，d₂＜d＜d₁+d₂，其中，凹槽6的深度为d，低掺杂浓度的碳化硅N型漂移区3的厚度为d₁，高掺杂浓度的碳化硅P型层4的厚度为d₂；

步骤D：在所述凹槽6底部上形成P+注入层7；

具体的，如图8所示，在步骤C形成的半导体结构表面生长掩膜层，向凹槽6离子注入P+材料掺杂，形成P+注入层7；

步骤E：如图9所示，在碳化硅N型衬底2下表面衬淀积金属，形成阴极电极1。

步骤F：至少在所述凹槽6的侧壁上形成阳极电极5。

具体的，如图10所示，步骤F形成半导体结构上淀积金属层，形成阳极电极5，覆盖高掺杂浓度的碳化硅P型层4上表面及所述多个凹槽6的底部和侧壁。

本领域技术人员应当理解的是，尽管实施例中的P+注入层7覆盖凹槽6的整个底部，但本发明的保护范围不限于此，如图11所示，当凹槽6底部宽度较宽时，P+注入层7可以仅覆盖凹槽6底部的一部分。

尽管实施例中多个凹槽6的深度相同，但本发明的保护范围不限于此，如图12所示，多个凹槽6的深度可以不同。

应注意，附图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本发明实施例的内容。

实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本发明的保护范围。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。

需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。