存储单元及其制造方法与流程

本发明实施例涉及半导体技术领域，更具体地涉及存储单元及其制造方法。

背景技术：

现在所制造的大部分计算和电子器件都使用非易失性存储器以用于数据的永久存储。在这些存储器中，即使在去除供电电源之后，也不会删除数据。换句话说，不管存储器的供电电源的状态如何，一旦数据存储在这些存储器中，就保存该数据。

非易失性存储器包括只读存储器(rom)、可编程只读存储器(prom)、可擦除可编程只读存储器(eprom)、一次可编程(otp)eprom、闪速存储器以及磁阻式只读存储器(mram)。单个非易失性存储器由一个或多个存储器阵列组成，该一个或多个存储器阵列由多个电可编程存储单元组成。

技术实现要素：

根据本发明的一方面，提供了一种存储单元，包括：选择器；熔丝，与所述选择器串联连接；接触蚀刻停止层，包括形成在所述选择器和所述熔丝上的高k介电层；位线，连接至所述熔丝；以及字线，连接至所述选择器。

根据本发明的另一方面，提供了一种存储单元，包括：第一晶体管；第二晶体管，与所述第一晶体管串联连接；以及接触蚀刻停止层，形成在所述第一晶体管和所述第二晶体管上，其中，所述接触蚀刻停止层包括第一介电层、介电常数大于所述第一介电层的介电常数的第二介电层以及设置在所述第一介电层与所述第二介电层之间的第一氮化物层。

根据本发明的又一方面，提供了一种用于制造存储单元的方法，所述方法包括：在衬底上形成第一晶体管和第二晶体管，其中，所述第一晶体管串联连接至所述第二晶体管；以及在所述第一晶体管和所述第二晶体管上形成接触蚀刻停止层，其中，所述接触蚀刻停止层包括高k介电层。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是根据本发明的一些实施例的存储单元的示意性电路图。

图2是根据本发明的一些实施例的存储单元的示意性电路图。

图3是根据本发明的一些实施例的反熔丝的示意性透视图。

图4a至图4f是根据本发明的一些实施例的用于制造存储单元的方法的不同步骤的截面图。

图5是根据本发明的一些实施例的用于示出存储单元的接触蚀刻停止层的图4a中的位置a的放大示意图。

图6是根据本发明的一些实施例的存储器阵列的示意图。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括附加部件形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。而且，本发明可以在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

一种常见的可用非易失性存储器类型是可编程只读存储器(“prom”)，其使用字线-位线交叉点元件，诸如熔丝、反熔丝和诸如浮置栅极堆叠雪崩注入型金属氧化物半导体(floatinggatestackavalancheinjectionmetaloxidesemiconductor，简称“famos”)晶体管的电荷捕获器件，以存储逻辑信息。prom通常不可编程。

在一个或多个实施例中，晶体管用作(反)熔丝，并且晶体管的漏极和源极被视为熔丝的两个端子。为了简化，本申请中的“反熔丝”和“熔丝”可互换使用。通常情况下，熔丝(如，晶体管)是不可操作的，其漏极和源极未电连接。因此，熔丝开路(如，其端子电开路)。然后，控制熔丝的栅极堆叠件(如，使晶体管截止)，并且对熔丝的漏极施加具有适当幅度和持续时间的电压，从而使得漏极与源极电短路。实际上，熔丝的两个端子电短路。结果，晶体管用作反熔丝。在一些实施例中，在otp存储单元或otp存储阵列中使用熔丝。

图1是根据本发明的一些实施例的存储单元的示意性电路图。例如，在存储器阵列中使用存储单元10。存储单元10包括与晶体管200串联连接的熔丝100，其中，以电路表示法示出晶体管和熔丝。熔丝100包括源极110、栅极堆叠件120和漏极130。晶体管200包括源极210、栅极堆叠件220和漏极230。熔丝100的漏极130连接至位线bl。熔丝100的源极110连接至晶体管200的漏极230。晶体管200的栅极堆叠件220连接至字线wl，并且晶体管200的源极210接地。

本文还将晶体管200称为选择器或选择晶体管。当晶体管200截止时，该晶体管使得单元10与其他的组件(如，存储器阵列的组件)电隔离，但是当该晶体管导通时，该晶体管启动通过熔丝100的电路径(如，接地)。

将合适的电压电平施加至字线wl和位线bl以允许访问单元10的状态或逻辑电平。例如，为了读取存储单元10，选择字线wl，这使得晶体管200导通，然后感测(如，通过感测放大器)位线bl以检测熔丝100的阻抗。如果阻抗较高，则存储单元10被视为高逻辑。相反地，如果阻抗较低，则存储单元10被视为低逻辑。为了对存储单元10进行编程，选择字线wl以使得晶体管200导通。然后对熔丝100进行编程(将在图3中讨论其具体细节)。当对熔丝100进行编程时，对存储单元10进行编程。

图2是根据本发明的一些实施例的存储单元的示意性电路图。存储单元20也包括熔丝100和选择器200。然而，与图1相比，交换了熔丝100和选择器200的位置。即，熔丝100位于选择器200之下(而不是之上)。在该实施例中，当选择字线wl时，使得选择器200导通并且创建从位线bl至熔丝100的电路径。与存储单元10的操作类似，当选择器200导通时，读取位线bl以展现出存储单元20的状态或逻辑电平。如果熔丝100开路(如，具有高阻抗)，则读取位线bl展现出熔丝100的高阻抗。结果，认为存储单元20具有高逻辑。相反地，如果熔丝100短路(如，具有低阻抗)，则读取位线bl展现出熔丝100的低阻抗，并且存储单元20被视为具有低逻辑。为了编程熔丝100，也选择字线wl以使选择器200导通，并且因此创建从位线bl至熔丝100的电路径，并且对熔丝100进行编程。一旦对熔丝100进行编程，就对存储单元20进行编程。

图3是根据本发明的一些实施例的反熔丝的示意性透视图。反熔丝是常开熔丝(即，熔丝的两个端子是开路或高阻抗)。在编程之后，熔丝的两个端子电短路以允许电流流经两个端子。为了简化，本申请中也将“反熔丝”称为“熔丝”。

在一些实施例中，熔丝100是晶体管，其可以是finfet或平面晶体管。在下面相关描述中并且为了说明的目的，熔丝100或晶体管100可互换使用。熔丝(或晶体管)100包括衬底102、源极110、栅极堆叠件120、漏极130和两个接触区域140和150。根据一些实施例，晶体管100是对称的。即，可以选择源极(如，源极110)作为漏极(如，漏极130)，然而也可以选择漏极(如，漏极130)作为源极(如，源极110)。此外，漏极130和源极110用作熔丝100的两个端子。

在一些实施例中，栅极堆叠件120掺杂有p注入物，而漏极130和源极110掺杂有n+注入物。结果，栅极堆叠件120、漏极130和源极110形成两个pn结，包括从栅极堆叠件120至漏极130的一个pn结和从栅极堆叠件120至源极110的另一pn结。

在编程之前，熔丝100截止，漏极130和源极110开路，漏极130与源极110之间的阻抗为高逻辑，并且熔丝100处于开路模式。结果，漏极130与源极110之间没有电流。在编程之后，漏极130和源极110电短路，因此熔丝100处于闭合或短路模式。

为了对熔丝100进行编程，控制熔丝100的栅极堆叠件120(如，使熔丝100导通或截止)，并且将电压(具有适当的幅度和持续时间的电压)施加至漏极130。在一些实施例中，当栅极堆叠件120与源极110之间的电压小于阈值电压(如，使晶体管100导通的电压)时，晶体管100截止。在一些实施例中，晶体管100的阈值电压为大约0.4v。即，晶体管100在大约0.4v时导通。结果，当施加在栅极堆叠件120处的电压小于0.4v时，则晶体管100截止。当栅极堆叠件120浮置或施加有负电压时，因为栅极堆叠件120与源极110之间的电压小于0.4v，所以晶体管100也截止。如果施加在栅极堆叠件120处的电压介于大约0.1v至0.3v之间，则称晶体管100具有微导通，由该栅极堆叠件电压生成耗尽区域，使沟道变窄并且使漏极与源极易于短路。

在一些实施例中，编程的电压的幅度在1.5v至2.0v的范围内，并且其编程持续时间在50至100微秒(us)的范围内。取决于工艺技术的实施和变化，用于控制栅极堆叠件120(使其截止、使其微导通等)的电压也变化。类似地，编程的电压的幅度和持续时间也变化。

当对熔丝100进行编程时，电流尖峰出现在栅极堆叠件120下，并且电流从漏极130流至源极110。这是因为在结处出现了结击穿。引起了从漏极130穿过沟道160到达源极110的过剩载流子。由于来自于漏极130的高密度电流，所以晶体管100的温度增加。高温和电流尖峰导致栅极堆叠件120处的氧化物击穿，从而导致漏极130与源极110电短路。

在以上所公开的实施例中，对漏极130施加的编程电压使熔丝100短路。在又一些实施例中，对源极110(而不是对漏极130)施加的编程电压也使熔丝100短路。此外，图3示出了nmos晶体管100，但是变化以及更改在本发明的范围内。例如，在一些实施例中，代替nmos晶体管使用pmos来创建反熔丝。为了使pmos晶体管截止，使用不同于nmos晶体管的相关机制：例如，包括将pmos晶体管的栅极堆叠件连接至正电压，即，连接至vdd等。类似地，为了使pmos晶体管微导通，使用更靠近pmos晶体管的负阈值的负电压等。从而使得pmos晶体管的漏极和源极短路，使用不同的电压电平和/或持续时间来创建耗尽区域。本发明不限于任何特定的机制或技术。

图4a至图4f是根据本发明的一些实施例的用于制造存储单元的方法的不同步骤的截面图。存储单元可以是图1的存储单元10或图2的存储单元20。

参考图4a，在衬底102上形成第一晶体管310和第二晶体管320。在一些实施例中，衬底102包括块状硅衬底。衬底102可以是晶体结构的硅。在其他的实施例中，衬底102可以包括：其他的元素半导体，诸如锗；或包括化合物半导体，诸如碳化硅、砷化镓、砷化铟和磷化铟。在一些其他的实施例中，衬底102包括绝缘体上硅(soi)衬底。使用注氧隔离、晶圆接合和/或其他适当方法制造soi衬底。

衬底102的至少一部分掺杂有p型或n型掺杂剂以形成p阱或n阱。在一些实施例中，衬底102的一部分掺杂有n型掺杂剂，诸如p、as、si、ge、c、o、s、se、te或sb，以在衬底102中形成n阱104。第一晶体管310和第二晶体管320形成在n经104上。

然后，在衬底102中形成源极和漏极区域450、452、454。可以掺杂衬底102的一部分以形成源极/漏极区域450、452、454。掺杂工艺包括使用诸如离子注入、扩散、退火的工艺和/或其他合适的工艺。在一些实施例中，源极/漏极区域450、452、454可以包括用于nmos器件的外延(epi)硅(si)或epi碳化硅(sic)。在一些实施例中，源极/漏极区域450、452、454可以包括用于pmos器件的epi硅锗(sige)或epi锗(ge)。

在衬底102上随后形成介电层和导电层。图案化介电层和导电层以覆盖衬底102的一部分，以用于限定晶体管310、320的栅极堆叠件区域的位置。介电层可以由氧化硅、氮化硅、氮氧化硅、碳化硅、低介电常数的介电材料或它们的组合制成。可以通过诸如ald工艺、cvd工艺或pvd工艺的沉积工艺来形成介电层。导电层形成在介电层上。可以通过诸如ald工艺、cvd工艺或pvd工艺的沉积工艺来形成导电层。例如，导电层可以由多晶硅和/或诸如金属的其他导电材料制成。

通过使用光刻工艺和至少一种蚀刻工艺来图案化介电层和导电层。示例性蚀刻工艺包括溅射蚀刻、反应气体蚀刻、化学蚀刻和离子研磨。在一些实施例中，在相同的工艺中图案化介电层和导电层。图案化的介电层用作晶体管310、320的栅极堆叠件绝缘体410。图案化的导电层用作晶体管310、320的栅极堆叠件420。栅极堆叠件绝缘体410用于使栅极堆叠件420与n阱104隔离。n阱104的位于栅极堆叠件绝缘体410下面的部分用作晶体管310和320的沟道区域。栅极堆叠件420分别形成在源极/漏极区域450、452、454之间。

源极/漏极区域452、454以及其间的栅极堆叠件420形成第一晶体管310。源极/漏极区域450、452以及其间的栅极堆叠件420形成第二晶体管320。第一晶体管310和第二晶体管320共用两者之间的掺杂区域作为源极/漏极区域，诸如源极/漏极区域452。第一晶体管310和第二晶体管320通过掺杂区域彼此电连接。即，第一晶体管310的源极/漏极区域连接至第二晶体管320的源极/漏极区域。在一些实施例中，第一晶体管310的源极在掺杂区域452处连接至第二晶体管320的漏极。

参考图4b，侧壁间隔件430形成在栅极堆叠件420的旁边。形成侧壁间隔件430的方法包括：在衬底102上形成氧化硅层，然后执行各向异性蚀刻工艺以去除氧化硅层的一部分。可以选择性地执行一个或多个抛光工艺以使栅极堆叠件420和侧壁间隔件430的顶面平坦。

参考图4c，抗蚀保护氧化物440形成在第一晶体管310的栅极堆叠件420上。通过包括在衬底102上沉积氧化物层并且图案化氧化物层的工艺来形成抗蚀保护氧化物440。图案化氧化物层以形成抗蚀保护氧化物440，从而覆盖第一晶体管310的栅极堆叠件420和侧壁间隔件430。

参考图4d，接触蚀刻停止层(cesl)460形成在衬底102上以覆盖栅极堆叠件420。接触蚀刻停止层460包括氮化硅。可以通过诸如ald工艺、cvd工艺、pvd工艺或溅射沉积工艺的沉积工艺来形成接触蚀刻停止层460。

在一些实施例中，掺杂区域450、452、454被视为硅化物区域，并且抗蚀保护氧化物440用作硅化物阻挡层。可以使用抗蚀保护氧化物来增加/维持多晶硅抗蚀剂的电阻率，诸如接触蚀刻停止层460。

在一些实施例中，接触蚀刻停止层460覆盖衬底102、栅极堆叠件420、侧壁间隔件430和抗蚀保护氧化物440。然而，为了提高存储单元的保持时间，本发明的接触蚀刻停止层460包括多层。接触蚀刻停止层460包括至少一个氧化物层和至少一个氮化物层。在一些实施例中，氧化物层包括低k介电层和/或高k介电层。

参考图4d和图5，其中，图5是根据本发明的一些实施例的用于示出存储单元的接触蚀刻停止层的图4d中的位置a的放大的示意图。在一些实施例中，从底部至顶部，接触蚀刻停止层460包括但不限于第一介电层462、第一氮化物层464、第二介电层466和第二氮化物层468。通过诸如ald工艺、cvd工艺或pvd工艺的沉积工艺在衬底102上顺序形成第一介电层462、第一氮化物层464、第二介电层466和第二氮化物层468。

第一介电层462和第二介电层466具有不同的介电常数。在一些实施例中，第二介电层466布置在第一氮化物层464与第二氮化物层468之间，并且第二介电层466的介电常数大于第一介电层462的介电常数，其中，第一介电层462布置在衬底102与第一氮化物层464之间。在一些实施例中，第一介电层462由sio2制成，并且第二介电层466由介电常数在大约7至大约100的范围内的高k介电材料制成。例如，第二介电层466可以由诸如hfox的二元或三元高k膜制成。可选地，第二介电层466由高k电介质制成，诸如lao、alo、zro、zro2、tio、ta2o5、y2o3、srtio3(sto)、batio3(bto)、bazro、hfzro、hfzro2、hflao、hfsio、lasio、la2o3、alsio、tio2、hftao、hftio、hfo2、(ba,sr)tio3(bst)、al2o3、氮氧化物或它们的组合。以上描述涉及本发明的一些实施例，在一些实施例中，接触蚀刻停止层460的多层可以具有不同的层压结构。

通过使用包括两个不同的氧化物层462、466的接触蚀刻停止层460，可以提高第一晶体管310的栅极堆叠件420中的捕获电子的能力。即，电子保持在第一晶体管310的栅极堆叠件420中，并且可以控制存储单元的位单元电流衰减。因此，增加了存储单元的保持时间。

参考图4e，在接触蚀刻停止层460形成在衬底102和栅极堆叠件420上之后，层间介电(ild)层470形成在接触蚀刻停止层460上。可以通过诸如ald工艺、cvd工艺或pvd工艺的沉积工艺来形成层间介电层470。层间介电层470可以由包括氧化硅、氮化硅、氮氧化硅、碳化硅、低介电常数的介电材料或它们的组合的材料制成。

蚀刻层间介电层470，并且在层间介电层470中形成多个开口472。开口472分别暴露第二晶体管320的栅极堆叠件420和硅化物区域(如，源极/漏极区域450、454)。

沉积导电材料，并且开口472填充有导电材料。例如，可以由w、co、al或cu沉积形成导电材料。然后，例如，通过cmp工艺抛光导电材料，从而在开口472中形成多个接触结构480、482、484。

在一些实施例中，由于第二晶体管320用作选择器，所以第一晶体管310用作熔丝。接触结构480用作电源线(也称为电源线480)，并且电源线480连接至第二晶体管320的源极区域450。接触结构482用作字线(也称为字线482)，并且字线482连接至第二晶体管320的栅极堆叠件420。接触结构484用作位线(也称为位线484)，并且位线484连接至第一晶体管310的漏极区域454。

在接触结构480、482、484被形成并且穿过接触蚀刻停止层460以连接至硅化物区域和栅极堆叠件之后，多个电极486分别形成在接触结构480、482、484上以用于之后的互连，诸如后道工序(beol)工艺。电极486可以由cu、co、al或它们的合金制成。在一些实施例中，电极486可以具有位于其上的钛层以作为氢离子捕集器(hydrogenioncatcher)。

参考图4f，存储单元还包括形成在电极486上以及层间介电层470上的另一介电层490。使介电层490的顶面平坦以用于随后的工艺。钝化层492形成在介电层490上。在一些实施例中，一层或多层可以形成在钝化层492与介电层490之间。在一些实施例中，钝化层492由氧化物材料、氮化物材料和氮氧化物材料等制成。在一些实施例中，例如，钝化层492由以下材料制成：氮化硅(sin)、碳化硅(sic)、氮掺杂的碳化硅(sic:n，也被称为ndc)、氮氧化硅(sion)、氧掺杂的碳化硅(sic:o，也被称为odc)或氧化硅(sio2)。

在一些实施例中，存储单元可以选择性地包括形成在钝化层492上的uv窗口层494。uv窗口层494允许诸如254nmuv光的uv光穿过以用于擦除存储单元。

可选地，如图6所示，多个存储单元可以布置为存储器阵列，其中，图6是本发明的一些实施例的存储器阵列的示意图。为了说明的目的，存储器阵列500包括2行和3列以及6个存储单元510。为了简化，没有示出熔丝100和晶体管200的参考标号以及没有示出每一个熔丝100和选择器晶体管200的每一个栅极堆叠件、漏极和源极的参考标号。

结合晶体管tc的感测放大器sa用于读取每一个存储单元510的逻辑电平。实际上，感测放大器sa检测节点或对应的单元510的阻抗。如果阻抗较高，则对应的存储单元510为高逻辑。相反地，如果阻抗较低，则对应的存储单元510为低逻辑。

为了读取存储单元510，选择对应的字线wl和晶体管tc，并且对应的感测放大器sa感测对应的节点。当选择存储单元的字线wl(如，变高)时，该字线转而使该特定的存储单元的对应的选择器300导通。

为了对存储单元510进行编程，选择对应的字线wl，并且如以上所讨论的，对与存储单元510对应的熔丝100进行编程。例如，晶体管100截止，并且在对应的位线bl处施加具有适当的幅度和周期的电压。结果，电流从对应的bl流经漏极并且使晶体管100的漏极与源极短路。一旦对熔丝(或晶体管)100进行编程，也就对对应的存储单元510进行编程。

本领域的技术人员将理解，字线wl可以称为x解码器，而位线bl可以称为y解码器。此外，仅仅为了说明，存储器阵列500示出为具有6个存储单元，其他的实施例包括具有不同配置存储器阵列，其具有不同数量的存储单元，即不同数量的行和列，并且基于以上实例，这种存储器阵列的操作对于本领域的普通技术人员来说是显而易见的。附加地，根据一个或多个实施例，在存储器阵列中使用各个存储单元510的变型例。本发明不限于存储单元/阵列的任何特定的配置或变化。

已经描述了许多实施例。应该理解，可以在不背离本发明的精神和范围的情况下做出各种变化和/或修改。例如，不同的工艺技术(mos、nmos、pmos等)可以用于形成熔丝，并且不同的存储单元可以用于形成具有与本申请中的特定实例所使用的配置不同的配置的存储器阵列。

根据本发明的一些实施例，存储单元包括作为熔丝的第一晶体管、作为选择器的第二晶体管以及覆盖第一晶体管和第二晶体管的接触蚀刻停止层。接触蚀刻停止层包括用于提高捕获电子的能力的高k介电层，因此增加了存储单元的保持时间。

在一些实施例中，存储单元包括选择器、串联连接至选择器的熔丝、具有形成在选择器和熔丝上的高k介电层的接触蚀刻停止层、连接至熔丝的位线以及连接至选择器的字线。

在一个实施例中，所述选择器和所述熔丝是晶体管。

在一个实施例中，所述熔丝的源极连接至所述选择器的漏极，并且所述位线连接至所述熔丝的漏极。

在一个实施例中，所述字线连接至所述选择器的栅极堆叠件，并且所述存储单元包括连接至所述选择器的源极的电源线。

在一个实施例中，所述接触蚀刻停止层还包括：第一氮化物层；以及第二氮化物层，其中，所述高k介电层设置在所述第一氮化物层与所述第二氮化物层之间。

在一个实施例中，所述接触蚀刻停止层顺序包括：氧化物层，形成在所述熔丝和所述选择器上；第一氮化物层，形成在所述氧化物层上；高k介电层，形成在所述第一氮化物层上；以及第二氮化物层，形成在所述高k介电层上。

在一个实施例中，存储单元还包括：抗蚀保护氧化物，设置在所述熔丝与所述接触蚀刻停止层之间。

在一个实施例中，存储单元还包括：层间介电层，形成在所述接触蚀刻停止层上；以及钝化层，形成在所述层间介电层上。

在一个实施例中，所述位线和所述字线穿过所述层间介电层，以用于分别连接至所述熔丝和所述选择器。

在一个实施例中，存储单元还包括：uv窗口层，形成在所述钝化层上。在一些实施例中，存储单元包括第一晶体管、串联连接至第一晶体管的第二晶体管以及形成在第一晶体管和第二晶体管上的接触蚀刻停止层，其中，接触蚀刻停止层包括第一介电层、介电常数大于第一介电层的介电常数的第二介电层以及设置在第一介电层与第二介电层之间的第一氮化物层。

在一个实施例中，所述第一介电层设置在所述第一氮化物层与所述第一晶体管和所述第二晶体管之间，所述接触蚀刻停止层还包括第二氮化物层，其中，所述第二介电层设置在所述第一氮化物层与所述第二氮化物层之间。

在一个实施例中，所述第一介电层是氧化物层，并且所述第二介电层是高k介电层。

在一个实施例中，所述第一晶体管包括：源极和漏极；沟道，设置在所述源极与所述漏极之间；栅极堆叠件，设置在所述沟道上；以及至少一个侧壁间隔件，设置在所述栅极堆叠件的至少一个侧壁上，其中，所述接触蚀刻停止层覆盖所述栅极堆叠件、所述源极、所述漏极和所述侧壁间隔件。

在一个实施例中，存储单元还包括：抗蚀保护氧化物，设置在所述第一晶体管与所述接触蚀刻停止层之间。

在一些实施例中，一种用于制造存储单元的方法包括在衬底上形成第一晶体管和第二晶体管，其中，第一晶体管串联连接至第二晶体管，并且在第一晶体管和第二晶体管上形成接触蚀刻停止层，其中，接触蚀刻停止层包括高k介电层。

在一个实施例中，形成所述接触蚀刻停止层包括：在所述第一晶体管和所述第二晶体管上形成氧化物层；在所述氧化物层上形成第一氮化物层；在所述第一氮化物层上形成所述高k介电层；以及在所述高k介电层上形成第二氮化物层。

在一个实施例中，用于制造存储单元的方法还包括：在所述接触蚀刻停止层上形成层间介电层；在所述层间介电层中形成位线并且所述位线连接至所述第一晶体管；以及在所述层间介电层中形成字线并且所述字线连接至所述第二晶体管。

在一个实施例中，所述字线连接至所述第二晶体管的栅极堆叠件，所述位线连接至所述第一晶体管的漏极，以及所述第一晶体管的源极和所述第二晶体管的漏极共用掺杂区域。

在一个实施例中，用于制造存储单元的方法还包括：在所述第一晶体管与所述接触蚀刻停止层之间形成抗蚀保护氧化物。

以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。