半导体器件的制作方法

本发明申请是申请日为2013年2月20日、申请号为201310059385.4、发明名称为“半导体器件”的发明申请的分案申请。

本发明适用于如内置了sram(staticrandomaccessmemory：静态随机存取存储器)的半导体器件。

背景技术：

随着半导体器件的细微化，将使半导体器件越来越难于满足电源电压的降低及电源em(electromigration：电迁移)等基准。应对半导体器件细微化的方法已知的有追加电源端子及追加电源过孔的方法，但是这两种方法都有可能降低半导体器件的布线性。

在专利文献1(日本特开2001－36049号公报)中，公开了与上述有关的半导体存储器件的技术。所述半导体存储器件具有多个mis晶体管、主位线、副位线、第1开关元件、第1源极线、第2源极线以及字线等。其中，多个mis晶体管分别具有浮栅及控制栅、源极以及漏极。在多个mis晶体管的多个组的每一个上设置有副位线。第1开关元件选择性地将副位线连接到主位线上。第1源极线共同连接于多个组中的多个mis晶体管的源极上。第2源极线共同连接于没被第1源极线连接的组中的多个mis晶体管的源极上。字线将一个组中的多个mis晶体管的控制栅的一个与其他组中的多个mis晶体管的控制栅的一个进行连接。与多个mis晶体管的控制栅连接的字线具有第1布线和第2布线，其中，所述多个mis晶体管的控制栅包括与第1源极线连接的源极。其中，第1布线由第1非金属导电体构成。第2布线配置在与由金属构成的第1布线不同的层上且与第1布线连接。与多个mis晶体管的控制栅连接的字线包括第1层布线，其中，所述多个mis晶体管的控制栅包括与第2源极线连接的源极。第1源极线及副位线由第2非金属导电体构成。第2源极线由金属构成。

专利文献2(日本特开2008－227130号公报)中公开了一种半导体集成电路的相关技术。所述半导体集成电路中配置有多个标准单元电路。所述半导体集成电路具有第1单元电源配线、第2单元电源配线、第1上层电源配线及第2上层电源配线。其中，第1单元电源配线沿着一个方向延伸，并向多个标准单元供给电流。第2单元电源配线与第1单元电源配线平行配置并向多个标准单元供给电流。第1上层电源配线配置在第1及第2单元电源配线的上层，且与第1及第2单元电源配线垂直配线，并经由过孔与第1单元电源配线连接。第2上层电源配线配置在第1及第2单元电源配线的上层，且与第1及第2单元电源配线垂直配线，并经由过孔与第2单元电源配线连接。在与第1上层电源配线重叠的区域且包括配置有连接第1单元电源配线和第1上层电源配线的过孔的区域中，第1单元电源配线具有比不与第1及第2上层电源配线重叠的区域的宽度更大的第1宽度。

专利文献3(日本特开2009－49034号公报)中公开了一种半导体器件的相关技术。所述半导体器件具有层间绝缘膜、下侧布线层、上侧布线层及导通孔。其中，下侧布线层配置在层间绝缘膜的下侧。上侧布线层配置在层间绝缘膜的上侧。导通孔贯通层间绝缘膜并将属于下侧布线层的配线和属于上侧布线层的配线进行电连接。所述半导体器件具有如下特征：即设有多条布线及接触区域。其中，所述多条布线在下侧布线层中沿着规定的方向延伸。接触区域至少由两条布线部分连接而形成，并与导通孔接触。位于多条布线中相互邻接的布线之间的第一层间绝缘膜上具有空穴。而位于接触区域中与导通孔的接触部分和与接触区域邻接的布线之间的第二层间绝缘膜则不存在空穴。

专利文献4(日本特开2011－14637号公报)中公开了一种半导体器件的相关技术。所述半导体器件具有第1及第2布线、第3及第4布线、第5布线、第1接触导体及第2接触导体。其中，第1及第2布线设在第1布线层上，并沿着第1方向平行延伸。第3及第4布线设在第2布线层上，并沿着与第1方向交叉的第2方向平行延伸。第5布线设在第1布线层和第2布线层之间的第3布线层上。第1接触导体将第1布线和第3布线进行连接。第2接触导体将第2布线和第4布线进行连接。而且，第1及第2接触导体配置在第1方向上。

专利文献1日本特开2001－36049号公报

专利文献2日本特开2008－227130号公报

专利文献3日本特开2009－49034号公报

专利文献4日本特开2011－14637号公报

技术实现要素：

本发明欲解决的课题是在无需降低半导体器件布线性的前提下如何强化电源类布线。本发明的其他课题及新特征将通过本专利申请书的说明书部分及附图进行详细说明。

下面通过具体实施方式所使用的号码来对解决问题的方法进行说明。这些号码是为了说明权利要求书和具体实施方式之间的对应关系而加上的。但是，这些号码不可用于解释权利要求书中所记载的发明的技术范围。

根据本发明一实施方式，在同一布线层上平行形成有3条布线(vdd2、vss2、arvss2)，其中，在中央布线(arvss2)比外侧布线(vdd2、vss2)短时，则利用中央布线(arvss2)的延长线上留出的空区域(vs2)来形成与外侧布线(vdd2、vss2)一体形成的突出部(2d1、2d2、2s1、2s2)。

根据上述一实施方式，在将外侧布线用作电源类布线等时，通过追加突出部便可强化电源类布线。此时，由于突出部配置在空区域中，所以不会降低布线性。

附图说明

图1a所示的是一般的sram的整体结构概要的平面框图电路图。

图1b所示的是图1a的存储单元阵列中的存储单元的详细结构电路图。

图1c所示的是在图1b的存储单元及其外围区域中，除去半导体衬底和第1布线层后的平面图。

图1d所示的是在图1c所示的区域中，除去第1布线层和第2布线层后的平面图。

图1e所示的是在图1c所示的区域中，除去第2布线层和第3布线层后的平面图。

图1f所示的是更大范围地示出图1e中的第2布线层及第3布线层的平面图。

图1g所示的是根据以往技术制成的sram中，形成有第3布线层和第4布线层的各种配线的位置关系的平面图。

图1h所示的是在一般的sram中与存储单元阵列的局部接地线相关的布线结构概略的框电路图。

图1i所示的是在一般的sram中与存储单元阵列的外部电源电压线及外部接地电压线vss相关的布线结构概略的框电路图。

图1j所示的是在一般的sram中与杂质区域及向杂质区域供电的相关布线结构概略的框电路图。

图2a所示的是第1实施方式中配线部分2的结构的平面图。

图2b所示的是第1实施方式中外部电源电压线vdd2及外部接地电压线vss2的结构的平面图。

图3a所示的是第2实施方式中配线部分3的结构的平面图。

图3b所示的是第2实施方式中外部电源电压线vdd3及外部接地电压线vss3的结构的平面图。

图4a所示的是第3实施方式中配线部分4的结构的平面图。

图4b所示的是第3实施方式中外部电源电压线vdd4及外部接地电压线vss4的结构的平面图。

图5a所示的是第4实施方式中配线部分5的结构的平面图。

图5b所示的是第4实施方式中外部电源电压线vdd5及外部接地电压线vss5的结构的平面图。

图6a所示的是第5实施方式中配线部分6的结构的平面图。

图6b所示的是第5实施方式中外部电源电压线vdd6a及vdd6b的结构的平面图。

图6c所示的是第5实施方式中外部接地电压线vss6a及vss6b的结构的平面图。

图7a所示的是第6实施方式中配线部分7的结构的平面图。

图7b所示的是第6实施方式中外部电源电压线vdd7a及vdd7b的结构的平面图。

图7c所示的是第6实施方式中外部接地电压线vss7a及vss7b的结构的平面图。

图8a所示的是第7实施方式中配线部分8的结构的平面图。

图8b所示的是第7实施方式中外部电源电压线vdd8a及vdd8b的结构的平面图。

图8c所示的是第7实施方式中外部接地电压线vss8a及vss8b的结构的平面图。

符号说明

1a、1b、2～8配线部分

2d1、2d2、2s1、2s2突出部

3d、3s突出部

4d、4s1、4s2突出部

5d1、5d2、5s1、5s2突出部

6d、6s突出部

7d、7s突出部

8d1、8d2、8s1、8s2突出部

add地址信号

argsw1、argsw2接地线开关电路

arvc单元电源电压线控制电路

arvdd单元电源线

arvss局部接地线

arvss2～arvss5局部接地线

arvss6a、arvss6b局部接地线

arvss7a、arvss7b局部接地线

arvss8a、arvss8b局部接地线

bl、/bl位线(位线对)

bl[n]、/bl[n]位线(位线对)

cadd列地址

cd列解码器电路

cen芯片启动信号

cnt控制电路

css列开关选择电路(位线预充电电路)

d间隔

din输入数据信号

dout输出数据信号

g01～g12栅极电极配线

m宽度

m101～m116第1层布线

m201～m211第2层布线

m221～m226第2层布线

m231～m236第2层布线

m241～m246第2层布线

m251～m256第2层布线

m31～m33第3层布线

mc存储单元

mc[m,n]存储单元

mca存储单元阵列

mcasg存储单元阵列子阵列

mm内存印象图电路

mmc存储器宏单元

n1～n4n沟道型晶体管

ns1、ns2n沟道型晶体管

nw1～nw4n沟道型杂质区域

out输出电路

p1、p2p沟道型晶体管

pw1a、pw1b、pw2a、pw2bp沟道型杂质区域

radd行地址

rd行解码器电路

sa读出放大器电路

sn、/sn存储节点

stb待机信号线

v过孔

v101～v110第1层布线与第2层布线间的接触区

v21～v24第2层布线与第3层布线间的接触区

vdd外部电源电压

vdd外部电源电压线

vdd2～vdd8外部电源电压线

vdd6a、vdd6b外部电源电压线

vdd7a、vdd7b外部电源电压线

vdd8a、vdd8b外部电源电压线

vdd41～vdd46外部电源电压线

vdd51～vdd54外部电源电压线

vddw阱供电用电压线

vg1～vg4第1层布线与栅极电极配线间的接触区

vn11～vn13第1层布线与杂质区域间的接触区

vn21～vn23第1层布线与杂质区域间的接触区

vn31～vn33第1层布线与杂质区域间的接触区

vn41～vn43第1层布线与杂质区域间的接触区

vp11～vp13第1层布线与杂质区域间的接触区

vp21～vp23第1层布线与杂质区域间的接触区

vs1～vs4空区域

vss外部接地电压

vss外部接地电压线

vss41～vss46外部接地电压线

vss51～vss54外部接地电压线

vssw阱接地用电压线

wdd字驱动器电路

wen允许写入信号

wl字线

wl[m]字线

wtd写驱动器电路

x1～x4存储单元的边线

xw1～xw7杂质区域的边线

y1～y4存储单元的边线

具体实施方式

下面参照附图来说明本发明的具体实施方式。

(第1实施方式)

图1a所示的是一般的sram的整体结构概要的平面框图电路图。下面说明图1a所示的sram的结构。所述sram具有：内存印象图电路mm、输出电路out、字驱动器电路wdd、行解码器rd、控制电路cnt、列解码器cd、字线wl、构成位线对的第1位线bl及第2位线/bl、单元电源线arvdd、局部接地线arvss。其中，位线对bl及/bl、单元电源线arvdd、局部接地线arvss分别优选为多个。

内存印象图电路mm具有：存储单元阵列mca、第1接地线开关电路argsw1、第2接地线开关电路argsw2。存储单元阵列mca具有按横纵向排列的多个存储单元mc。

输出电路out具有：列开关选择电路css、单元电源电压线控制电路arvc、读出放大器电路sa及写驱动器电路wtd。

下面说明图1a所示的sram构成要素的连接关系。单元电源电压线控制电路arvc和存储单元mc经由单元电源线arvdd被连接起来。其中，配置在图1a中的横向上的多个存储单元mc优选连接于同一单元电源线arvdd上。另外，配置在图1a中的纵向上的多个存储单元mc优选通过同一局部接地线arvss进行接地。

通过位线对bl及/bl将列开关选择电路css和存储单元mc进行连接。其中，按图1a中的横向配置的多个存储单元mc优选通过同一条第1位线bl进行连接，且通过同一条第2位线/bl进行连接。

通过字线wl将字驱动器电路wdd和存储单元mc进行连接。其中，按图1a中的纵向配置的多个存储单元mc优选通过同一条字线wl进行连接。

下面对图1a所示的sram的动作进行说明。控制电路cnt输入芯片启动信号cen、允许写入信号wen及地址信号add。芯片启动信号cen为非激活状态时，控制电路cnt为关闭状态。芯片启动信号cen为激活状态时，控制电路cnt为导通状态，控制sram的读写动作。

在允许写入信号wen指示为数据写时，控制电路cnt将激活写驱动器电路wtd。写驱动器电路wtd在写动作时为激活状态，并将输入数据信号din向列开关选择电路css传送。写驱动器电路wtd在写动作以外时为非激活状态。

在允许写入信号wen指示为数据读时，控制电路cnt将激活读出放大器电路sa。读出放大器电路sa在读动作时被激活，并将从列开关选择电路css传送来的微弱的读数据信号进行放大后生产输出数据信号dout。读出放大器电路sa在读动作以外时为非激活状态。

控制电路cnt基于地址信号add生成行地址radd和列地址cadd。

行解码器rd输入行地址radd进行解码，并根据解码结果来控制字驱动器电路wdd。字驱动器电路wdd具有分别对应多行的多个字驱动器。与行地址radd的解码结果所示的行对应的字驱动器将被激活，并驱动所对应的字线wl。

列解码器cd输入列地址cadd进行解码，并根据解码结果来控制列开关选择电路css和单元电源电压线控制电路arvc。

列开关选择电路css从分别与多列对应的多个位线对bl及/bl中选择与列地址cadd对应的位线对bl及/bl。所选择的位线对bl及/bl在读动作时将连接到读出放大器电路sa，在写动作时将连接到写驱动器电路wtd。而且，所选择的位线对bl及/bl在执行读写动作之前，将由图中未示出的位线预充电电路进行充电直至达到外部电源电压vdd的电平为止。

单元电源电压线控制电路arvc按列控制每列中设定的单元电源线arvdd的电压电平。在写动作时，单元电源电压线控制电路arvc将所选择的列的单元电源线arvdd的电压从外部电源电压vdd电平降低，而将其他列的单元电源线arvdd的电压维持为外部电源电压vdd电平。另外，在读动作及待机时，单元电源电压线控制电路arvc将所有的单元电源线arvdd的电压维持为外部电源电压vdd的电平。

图1b所示的是图1a的存储单元阵列mca中的存储单元mc[m,n]的详细结构电路图。其中，配列号码m及n分别表示图1a的存储单元阵列mca中的列及行。另外，存储单元阵列mca中的存储单元mc优选全为相同结构。

下面说明图1b所示的存储单元mc[m,n]的构成要素。所述存储单元mc具有：第1及第2p沟道型晶体管p1和p2、第1～第4n沟道型晶体管n1～n4、第1存储节点sn、以及第2存储节点/sn。

下面说明图1b所示的存储单元mc[m,n]构成要素的连接关系。单元电源线arvdd共同连接于第1p沟道型晶体管p1的漏极和第2p沟道型晶体管p2的漏极。局部接地线arvss共同连接于第1n沟道型晶体管n1的漏极和第2n沟道型晶体管n2的漏极。第1存储节点sn共同连接于第1p沟道型晶体管p1的源极、第2p沟道型晶体管p2的栅极、第1n沟道型晶体管n1的源极、第2n沟道型晶体管n2的栅极、以及第3n沟道型晶体管n3的漏极。第2存储节点/sn共同连接于第1p沟道型晶体管p1的栅极、第2p沟道型晶体管p2的源极、第1n沟道型晶体管n1的栅极、第2n沟道型晶体管n2的源极、以及第4n沟道型晶体管n4的源极。第m列的字线wl[m]共同连接于第3n沟道型晶体管n3的栅极、第4n沟道型晶体管n4的栅极。第n行的第1位线bl[n]连接于第3n沟道型晶体管n3的源极。第n行的第2位线/bl[n]连接于第4n沟道型晶体管n4的漏极。

一般的sram是通过在重叠的多层布线层上配置各种布线，而且通过全部或部分贯穿布线层并连接各种布线的过孔或接触孔而形成。本实施方式中，将图1b所示的存储单元的相关布线配置在最下层即第1布线层为一例。图1a及图1b所示的第1位线bl及bl[n]、第2位线/bl及/bl[n]、单元电源线arvdd等配置在形成于第1布线层之上的第2布线层上。图1a及图1b所示的字线wl和局部接地线arvss配置在形成于第2布线层之上的第3布线层上。

图1c所示的是在图1b的存储单元mc[m,n]及其外围区域中，除去了半导体衬底和第1布线层后的平面图。

下面说明图1c所示的构成要素。首先，在半导体衬底上形成4个n沟道型杂质区域nw1～nw4、4个p沟道型杂质区域pw1a、pw1b、pw2a及pw2b、以及12条栅极电极配线g1～g12。另外，在半导体衬底的上述区域之外的区域上形成元件隔离区域。接下来，在第1布线层上形成16条第1层布线m101～m116。而且，在半导体衬底和第1布线层之间形成18个第1层布线与杂质区域间的接触区vn11～vn13、vn21～vn23、vn31～vn33、vn41～vn43、vp11～vp13以及vp21～vp23、还形成4个第1层布线与栅极电极配线间的接触区vg1～vg4。

下面说明图1c所示的构成要素的位置关系及连接关系。4个n沟道型杂质区域nw1～nw4分别形成为图1c中上下方向长的形状。2个p沟道型杂质区域pw1a及pw1b与图1c的上下方向并列配置。2个p沟道型杂质区域pw2a及pw2b与图1c的上下方向并列配置。4个p沟道型杂质区域pw1a、pw1b、pw2a、pw2b形成于2个n沟道型杂质区域nw2和nw3之间。按图1c中从左到右的顺序配置有n沟道型杂质区域nw1、n沟道型杂质区域nw2、p沟道型杂质区域pw1a及pw1b、p沟道型杂质区域pw2a及pw2b、n沟道型杂质区域nw3及n沟道型杂质区域nw4。n沟道型杂质区域nw1～nw4、p沟道型杂质区域pw1a、pw1b、pw2a及pw2b分别被元件隔离区域进行隔离。

栅极电极配线g01～g12形成于图1c的左右方向上，且配置在n沟道型杂质区域nw1～nw4、p沟道型杂质区域pw1a、pw1b、pw2a、pw2b、以及元件隔离区域上。栅极电极配线g01形成于n沟道型杂质区域nw1上。栅极电极配线g02横跨n沟道型杂质区域nw2、p沟道型杂质区域pw1a及pw2a上而形成。栅极电极配线g03横跨n沟道型杂质区域nw3及nw4上而形成。图1c的例中，栅极电极配线g01～g03按直线并列配置。

栅极电极配线g04形成在n沟道型杂质区域nw1上。栅极电极配线g05横跨n沟道型杂质区域nw2、p沟道型杂质区域pw1a及pw2b上而形成。栅极电极配线g06横跨n沟道型杂质区域nw3及nw4上而形成。图1c的例中，栅极电极配线g04～g06按直线并列配置。

栅极电极配线g07横跨n沟道型杂质区域nw1及nw2上而形成。栅极电极配线g08横跨p沟道型杂质区域pw1a、pw2b以及n沟道型杂质区域nw3上而形成。栅极电极配线g09形成于n沟道型杂质区域nw4上。图1c的例中，栅极电极配线g07～g09按直线并列配置。

栅极电极配线g10横跨在n沟道型杂质区域nw1及nw2上而形成。栅极电极配线g11横跨p沟道型杂质区域pw1b及pw2b、n沟道型杂质区域nw3之上而形成。栅极电极配线g12横跨n沟道型杂质区域nw4上而形成。图1c的例中，栅极电极配线g10～g12按直线并列配置。

第1层布线m101横跨在n沟道型杂质区域nw1及nw2上而形成。第1层布线m102配置在p沟道型杂质区域pw1a上。第1层布线m103配置在n沟道型杂质区域nw3上。第1层布线m104配置在栅极电极配线g03上。第1层布线m105配置在n沟道型杂质区域nw4上。

第1层布线m106配置在n沟道型杂质区域nw1上。第1层布线m107配置在栅极电极配线g07上。第1层布线m108横跨配置在n沟道型杂质区域nw2和p沟道型杂质区域pw1a之上。第1层布线m109横跨配置在p沟道型杂质区域pw2b和n沟道型杂质区域nw3上。第1层布线m110配置在栅极电极配线g06上。第1层布线m111配置在n沟道型杂质区域nw4上。

第1层布线m112配置在n沟道型杂质区域nw1上。第1层布线m113配置在栅极电极配线g07上。第1层布线m114配置在n沟道型杂质区域nw2上。第1层布线m115配置在p沟道型杂质区域pw2b上。第1层布线m116横跨配置在n沟道型杂质区域nw3及nw4上。

第1层布线与杂质区域间的接触区vn11将第1层布线m101和n沟道型杂质区域nw1进行连接。第1层布线与杂质区域间的接触区vn12将第1层布线m106和n沟道型杂质区域nw1进行连接。第1层布线与杂质区域间的接触区vn13将第1层布线m112和n沟道型杂质区域nw1进行连接。第1层布线与杂质区域间的接触区vn21将第1层布线m101和n沟道型杂质区域nw2进行连接。第1层布线与杂质区域间的接触区vn22将第1层布线m108和n沟道型杂质区域nw2进行连接。第1层布线与杂质区域间的接触区vn23将第1层布线m114和n沟道型杂质区域nw2进行连接。第1层布线与杂质区域间的接触区vn31将第1层布线m103和n沟道型杂质区域nw3进行连接。第1层布线与杂质区域间的接触区vn32将第1层布线m109和n沟道型杂质区域nw3进行连接。第1层布线与杂质区域间的接触区vn33将第1层布线m116和n沟道型杂质区域nw3进行连接。第1层布线与杂质区域间的接触区vn41将第1层布线m105和n沟道型杂质区域nw4进行连接。第1层布线与杂质区域间的接触区vn42将第1层布线m111和n沟道型杂质区域nw4进行连接。第1层布线与杂质区域间的接触区vn43将第1层布线m116和n沟道型杂质区域nw4进行连接。

第1层布线与杂质区域间的接触区vp11将第1层布线m102和p沟道型杂质区域pw1a进行连接。第1层布线与杂质区域间的接触区vp12将第1层布线m108、p沟道型杂质区域pw1a以及栅极电极配线g08进行连接。第1层布线与杂质区域间的接触区vp13将p沟道型杂质区域pw1b和栅极电极配线g11进行连接。第1层布线与杂质区域间的接触区vp21将p沟道型杂质区域pw2a和栅极电极配线g02进行连接。第1层布线与杂质区域间的接触区vp22将第1层布线m109、p沟道型杂质区域pw2b以及栅极电极配线g05进行连接。第1层布线与杂质区域间的接触区vp23将第1层布线m115和p沟道型杂质区域pw2b进行连接。

第1层布线及栅极电极配线间的接触区vg1将第1层布线m104和栅极电极配线g03进行连接。第1层布线及栅极电极配线间的接触区vg2将第1层布线m110和栅极电极配线g06进行连接。第1层布线及栅极电极配线间的接触区vg3将第1层布线m107和栅极电极配线g07进行连接。第1层布线及栅极电极配线间的接触区vg4将第1层布线m113和栅极电极配线g10进行连接。

下面说明图1c所示的构成要素的动作。栅极电极配线g05中与n沟道型杂质区域nw2重叠的部分具有图1b所示的n沟道型晶体管n1的栅极的作用。栅极电极配线g05中与p沟道型杂质区域pw1a重叠的部分具有图1b所示的p沟道型晶体管p1的栅极的作用。栅极电极配线g06中与n沟道型杂质区域nw3重叠的部分具有图1b所示的n沟道型晶体管n4的栅极的作用。栅极电极配线g07中与n沟道型杂质区域nw2重叠的部分具有图1b所示的n沟道型晶体管n3的栅极的作用。栅极电极配线g08中与p沟道型杂质区域pw2b重叠的部分具有图1b所示的p沟道型晶体管p2的栅极的作用。栅极电极配线g07中与n沟道型杂质区域nw3重叠的部分具有图1b所示的n沟道型晶体管n2的栅极的作用。第1层布线m108具有图1b所示的存储节点sn的作用。第1层布线m109具有图1b所示的存储节点/sn的作用。

图1d所示的是在图1c所示的区域中，除去第1布线层和第2布线层后的平面图。图1d中所示的边线x1、x2、y1及y2所示的范围与图1c所示的范围相同。

下面说明图1d所示的构成要素。第2布线层上形成有第2层布线m201～m205、m221～m223及m231～m233。第2层布线m203具有第1突出部和第2突出部。第1布线层上形成有第1层布线m101～m116。第1布线层和第2布线层之间形成有第1层布线与第2层布线间的接触区v101～v110。

由于第1层布线m101～m116与图1c中的相同，所以不再进行重复说明。

下面说明图1d所示的构成要素的位置关系及连接关系。第2层布线m201～m205分别形成为图1d中上下方向长的形状。第2层布线m201～m205按图1d中从左到右的顺序配置。第2层布线m221～m223按图1d中的上下方向并列配置，而且配置在第2层布线m201及m202之间。第2层布线m231～m233按图1d中的上下方向并列配置，而且配置在第2层布线m204及m205之间。

第2层布线m201横跨配置在第1层布线m101、m106及m112上。第2层布线m202横跨配置在第1层布线m101、m102、m108及m114上。第2层布线m203的第1突出部配置在第1层布线m102之上。第2层布线m203的第2突出部配置在第1层布线m115之上。第2层布线m204横跨配置在第1层布线m103、m109、m115及m116之上。第2层布线205横跨配置在第1层布线m105、m111及m116之上。

第2层布线m221配置在第1层布线m101上。第2层布线m222配置在第1层布线m107上。第2层布线m223配置在第1层布线m113上。第2层布线m231配置在第1层布线m104上。第2层布线m232配置在第1层布线m110上。第2层布线m233配置在第1层布线m116上。

第1层布线与第2层布线间的接触区v101将第1层布线m101和第2层布线m221进行连接。第1层布线与第2层布线间的接触区v102将第1层布线m102和第2层布线m203的第1突出部进行连接。第1层布线与第2层布线间的接触区v103将第1层布线m103和第2层布线m204进行连接。第1层布线与第2层布线间的接触区v104将第1层布线m105和第2层布线m205进行连接。第1层布线与第2层布线间的接触区v105将第1层布线m107和第2层布线m222进行连接。第1层布线与第2层布线间的接触区v106将第1层布线m110和第2层布线m223进行连接。第1层布线与第2层布线间的接触区v107将第1层布线m112和第2层布线m201进行连接。第1层布线与第2层布线间的接触区v108将第1层布线m114和第2层布线m202进行连接。第1层布线与第2层布线间的接触区v109将第1层布线m115和第2层布线m203的第2突出部进行连接。第1层布线与第2层布线间的接触区v110将第1层布线m116和第2层布线m233进行连接。

下面说明图1d所示的构成要素的动作。第2层布线m202及m204分别具有图1b所示的位线对bl[n]及/bl[n]的作用。第2层布线m203具有图1b所示的单元电源线arvdd的作用。

由于第1层布线m101～m116与图1c时相同，所以不再进行重复说明。

图1e所示的是在图1c所示的区域中，除去第2布线层和第3布线层后的平面图。图1e中所示的边线x1、x2、y1及y2所示的范围与图1c及图1d中所示的范围相同。

下面说明图1e所示的构成要素。第3布线层上形成有第3层布线m31～m33。第2布线层上形成有第2层布线m201～m205、m221～m223及m231～m233。第2布线层和第3布线层之间形成有第2层布线与第3层布线间的接触区v21～v24。

由于第2层布线m201～m205、m221～m223及m231～m233与图1d时相同，所以不再进行重复说明。

下面说明图1e所示的构成要素的位置关系及连接关系。第3层布线m31～m33分别形成为图1e中左右方向长的形状。第3层布线m31～m33按图1e中从上到下的顺序进行配置。第3层布线m31横跨配置在第2层布线m201～m205、m221、m231及m232上。第3层布线m32横跨配置在第2层布线m201～m205、m222及m231上。第3层布线m31横跨配置在第2层布线m201～m205、m222、m223及m233上。

第2层布线与第3层布线间的接触区v21将第2层布线m221和第3层布线m31进行连接。第2层布线与第3层布线间的接触区v22将第2层布线m222和第3层布线m32进行连接。第2层布线与第3层布线间的接触区v23将第2层布线m232和第3层布线m32进行连接。第2层布线与第3层布线间的接触区v24将第2层布线m233和第3层布线m33进行连接。

由于第2层布线m201～m205、m221～m223及m231～m233与图1d时的内容相同，所以不再进行重复说明。

下面说明图1e所示的构成要素的动作。第3层布线m31及m33具有图1b所示的局部接地线arvss的作用。第3层布线m32具有图1b所示的字线wl[m]的作用。

第2层布线m201～m205、m221～m223及m231～m233与图1d时的内容相同，所以不再进行重复说明。

图1f所示的是更大范围地示出图1e中的第2布线层及第3布线层的平面图。其中，边线x1、x2、y1及y2示出了与图1c～图1e时相同的范围。即，图1e中示出了与图1b中的存储单元mc[m,n]及其外围对应的范围，而图1f中示出了与存储单元mc[m,n]～mc[m+2,n+2]及其外围对应的范围。

具体地说就是，由边线x2、x3、y1及y2所围成的四边形的范围与存储单元mc[m,n+1]对应，由边线x1、x2、y2及y3所围成的四边形的范围与存储单元mc[m+1,n]对应，由边线x3、x4、y3及y4所围成的四边形的范围与存储单元mc[m+2,n+2]对应。

下面说明图1f所示的构成要素。第3布线层上形成有第3层布线m31～m37。第2布线层上形成有第2层布线m201～m211、m221～m226、m231～m236、m241～m246及m251～m256。

下面说明图1f所示的构成要素的位置关系及连接关系。图1f所示的构成要素按周期进行纵横向配置，且该周期为存储单元mc的2倍。换言之就是，图1f所示的构成要素对于边线x1～x4及y1～y2的任一条来说，在存储单元阵列的范围内都呈线对称配置。

即，第3层布线m34及m36的位置关系和连接关系与第3层布线m32时的相同。第3层布线m35的位置关系及连接关系与第3层布线m31时的相同。第3层布线m37的位置关系及连接关系与第3层布线m33时的相同。

另外，第2层布线m206及m209的位置关系和连接关系与第2层布线m203时的相同。第2层布线m207及m208的位置关系和连接关系分别与第2层布线m201及m202时的相同。第2层布线m210及m211的位置关系和连接关系分别与第2层布线m204及m205时的相同。第2层布线m224～m226、m241～m243及m244～m246的位置关系和连接关系分别与第2层布线m221～m223时的相同。第2层布线m234～m236、m241～m243及m244～m246的位置关系和连接关系分别与第2层布线m231～m233时的相同。

所述周期性及对称性与图1f中未示出的半导体衬底上的杂质区域相当。即，p沟道型杂质区域形成于边线xw1及xw2之间、边线xw3及xw4之间、边线xw5及xw6之间、边线xw7及xw8之间。n沟道型杂质区域形成于边线xw2及xw3之间、边线xw4及xw5之间、以及边线xw6及xw7之间。

下面说明图1f所示的构成要素的动作。上述的周期性及对象性也可解释如下。即，第2层布线m201具有位线/bl[n-1]的作用。第2层布线m202具有位线bl[n]的作用。第2层布线m203具有单元电源线arvdd的作用。第2层布线m204具有位线/bl[n]的作用。第2层布线m205具有位线bl[n+1]的作用。第2层布线m206具有单元电源线arvdd的作用。第2层布线m207具有位线/bl[n+1]的作用。第2层布线m208具有位线bl[n+2]的作用。第2层布线m209具有单元电源线arvdd的作用。第2层布线m210具有位线/bl[n+2]的作用。第2层布线m211具有位线bl[n+3]的作用。

另外，第3层布线m31具有局部接地线arvss的作用。第3层布线m32具有字线wl[n]的作用。第3层布线m33具有局部接地线arvss的作用。第3层布线m34具有字线wl[n+1]的作用。第3层布线m35具有局部接地线arvss的作用。第3层布线m36具有字线wl[n+2]的作用。第3层布线m37具有局部接地线arvss的作用。

图1g所示的是根据以往技术制成的sram中，形成有第3布线层和第4布线层的各种配线的位置关系的平面图。图1g所示的这些布线具有：外部电源电压线vdd41～vdd45及vdd51～vdd54、外部接地电压线vss41～vdd45及vss51～vss54、局部接地线arvss41～arvss44、以及将这些布线进行连接的过孔v。而且，图1g中所示这些布线的数量及过孔v的个数仅为其中一例而已，而并非本发明的半导体器件所限定的数量。

图1g所示的各种配线中，外部电源电压线vdd41～vdd45、外部接地电压线vss41～vdd45、局部接地线arvss41～arvss44在第3布线层上按图1g中的横向进行平行配置。图1g所示的各种配线中，外部电源电压线vdd51～vdd54、外部接地电压线vss51～vss54在第4布线层中按图1g中的纵向进行平行配置。图1g所示的各种配线中，过孔v至少穿过第3布线层和第4布线层之间，但也可穿过其他更多的布线层。

另外，图1gに外部电源电压线vdd41～vdd44和外部接地电压线vss41～vss44横跨图1a所示的内存印象图电路mm和输出电路out而配置。图1g所示的外部电源电压线vdd45和外部接地电压线vss45横跨图1a所示的字驱动器电路wdd和控制电路cnt而配置。图1g所示的外部电源电压线vdd51、vdd52和外部接地电压线vss51、vss52横跨图1a所示的输出电路out和控制电路cnt而配置。图1g所示的外部电源电压线vdd53、vdd54和外部接地电压线vss53、vss54横跨图1a所示的内存印象图电路mm和字驱动器电路wdd而配置。图1g所示的局部接地线arvss41～arvss44配置在内存印象图电路mm中，且配置在具有相同号码的外部电源电压线vdd41～vdd45和外部接地电压线vss41～vss45之间。即，例如，局部接地线arvss42配置在外部电源电压线vdd42和外部接地电压线vss42之间。

图1g所示的过孔v配置在外部电源电压线vdd41～vdd45与外部电源电压线vdd51～vdd54之间的交点、外部接地电压线vss41～vss45与外部接地电压线vss51～vss54之间的交点上。图1g所示的示例中，外部电源电压线vdd41～vdd45及vdd51～54、外部接地电压线vss41～vss45及vss51～vss54具有相同的宽度。因此，上述交点每一个的形状都为正方形或近似正方形的长方形。因此，图1g所示的示例中，过孔v的形状为横向的长方形，且上述各交点上都配置有两个长方形的过孔v。

下面说明图1g所示的sram的各种配线的连接关系。外部电源电压线vdd41～vdd45经由过孔v分别连接于外部电源电压线vdd51～vdd54。外部接地电压线vss41～vss45经由过孔v分别连接于外部接地电压线vss51～vss54。

下面看看图1g的虚线范围内的布线部分1a。所述布线部分1a具有：外部电源电压线vdd42、局部接地线arvss42、外部接地电压线vss42、外部电源电压线vdd51～vdd54的一部分、外部接地电压线vss51～vss54的一部分、以及将上述布线进行连接的过孔v。

图1g所示的布线部分1a中，在外部电源电压线vdd42和外部接地电压线vss42之间的区域中，在局部接地线arvss42的延长线上的区域，即输出电路out中所包括的区域中，在第4布线层中残留有空区域vs2。与布线部分1a时一样，在其他的局部接地线arvss41、arvss43及arvss44各自的延长线上也残留有空区域。后文将把布线部分1a作为有效利用所述空区域的实施例进行说明，且这些实施例可适用于所有的空区域。

图1h所示的是在一般的sram中与存储单元阵列的局部接地线相关的布线结构概略的框电路图。下面说明图1h所示的构成要素。图1h所示的框电路图具有存储单元阵列mca、输出电路out、第1及第2接地线开关电路argsw1、argsw2。本实施方式中，第1及第2接地线开关电路argsw1、argsw2分别具有待机信号线stb、外部接地电压线vss、局部接地线arvss、以及多个n沟道型晶体管ns1、ns2。存储单元阵列mca具有形成于第3布线层的多条字线wl、形成于第3布线层的多条局部接地线arvss、形成于第4布线层的多条局部接地线arvss。

下面说明图1h所示的构成要素的位置关系及连接关系。第1接地线开关电路argsw1、存储单元阵列mca、第2接地线开关电路argsw2、以及输出电路out按图1h中从右到左的顺序配置。特别是，存储单元阵列mca配置在第1及第2接地线开关电路argsw1、argsw2之间。

第1及第2接地线开关电路argsw1及argsw2中所具有的多个n沟道型晶体管ns1的每一个中，栅极与待机信号线stb连接。同样地，源极或漏极中有一个与外部接地电压线vss连接，而另一个与局部接地线arvss连接。

第1及第2接地线开关电路argsw1和argsw2中所具有的多个n沟道型晶体管ns2的每一个中，源极或漏极中有一个连接于外部接地电压线vss，而另一个与栅极共同连接于局部接地线arvss。

形成于存储单元阵列mca的第4布线层上的多条局部接地线arvss为平行配置。而且，所述第4布线层上的局部接地线arvss之间的间隔标识为d。间隔d相当于n个存储单元mc。此实施方式中，n为不小于2的整数，此例中为16。换言之即是，每16个存储单元mc设置1条局部接地线arvss。

形成于存储单元阵列mca的第3布线层上的多条局部接地线arvss与同样形成于第3布线层上的多条字线wl之间为交互平行，而且与形成于第4布线层上的多条局部接地线arvss垂直相交。

形成于存储单元阵列mca的第4布线层上的多条局部接地线arvss的一端分别连接于第1接地线开关电路argsw1中的局部接地线arvss，而另一端分别连接于第2接地线开关电路argsw2中的局部接地线arvss。另外，形成于存储单元阵列mca的第4布线层上的多条局部接地线arvss经由图中未示出的多个第3布线层与第4布线层间的接触区分别连接于同样形成于第3布线层上的多条局部接地线arvss。

下面说明图1h所示的构成要素的动作。在第1及第2接地线开关电路argsw1和argsw2中，n沟道型晶体管ns1的栅极被供给共同的待机信号。在向sram发出待机指示时，通过将待机信号设为高电平，便可使n沟道型晶体管ns1设为关闭状态。此时，通过与二极管连接的n沟道型晶体管ns2将局部接地线arvss的电压保持为比外部接地电压vss高出阈值电压vth的电压。此实施方式中，外部接地电压vss等于0v。由此，可向存储单元阵列提供不使所保持的数据消失的电压。

相反地，将待机信号设为低电平时，n沟道型晶体管ns1便为导通状态，且局部接地线arvss的电压大致等于外部接地电压vss，即为0v。另外，向外部接地电压线vss供给来自sram外部的接地电压。另外，待机信号是基于从sram外部供给的任意的模式信号而在sram电路内部生成的。

图1i所示的是在一般的sram中与存储单元阵列的外部电源电压线vdd及外部接地电压线vss相关布线结构概略的框电路图。下面说明图1i所示的构成要素。图1i所示的框电路图具有：存储单元阵列mca、输出电路out、第1及第2接地线开关电路argsw1和argsw2、多条外部电源电压线vdd、多条外部接地电压线vss、多条局部接地线arvss、以及多条信号线sgn。存储单元阵列mca具有：多个存储单元阵列子阵列mcasg、多条阱供电用电压线vddw、多条阱接地用电压线vssw。

下面说明图1i所示的构成要素的位置关系及连接关系。从图1i的右到左的顺序依次配置有第1接地线开关电路argsw1、存储单元阵列mca、第2接地线开关电路argsw2、输出电路out。

存储单元阵列mca中，多条阱供电用电压线vddw和多条阱接地用电压线vssw分别形成于图1i的上下方向，且彼此成对平行配置在图1i的左右方向。而且，在每一对之间都配置有1个存储单元阵列子阵列mcasg。换言之即是，在图1i的左右方向按周期性配置有1条阱供电用电压线vddw、1条阱接地用电压线vssw、以及1个存储单元阵列子阵列mcasg。

而且，1个存储单元阵列子阵列mcasg在图1i的左右方向上并列配置有m个存储单元mc。本实施方式中，m为不小于2的整数，此例中m为64。换言之即是，每64个存储单元mc都配置有阱供电用电压线vddw和阱接地用电压线vssw。

多条外部电源电压线vdd、多条外部接地电压线vss、多条局部接地线arvss和多条信号线sgn形成于图1i的左右方向上，即与阱供电用电压线vddw及阱接地用电压线vssw垂直相交的方向，且平行配置于图1i的上下方向上。

局部接地线arvss从第1接地线开关电路argsw1延伸到第2接地线开关电路argsw2而横跨过存储单元阵列mca。外部电源电压线vdd和外部接地电压线vss从第1接地线开关电路argsw1延伸到输出电路out而横跨过存储单元阵列mca和第2接地线开关电路argsw2。信号线sgn横跨过第1接地线开关电路argsw1、存储单元阵列mca、第2接地线开关电路argsw2和输出电路out。

多条外部电源电压线vdd经由图中未示出的接触点分别连接于多条阱供电用电压线vddw。同样地，多条外部接地电压线vss经由图中未示出的接触点分别与多条阱接地用电压线vssw连接。

下面说明图1i所示的构成要素的动作。阱供电用电压线vddw虽然形成于第3布线层，但可经由下层布线或接触点向半导体衬底上的n沟道型杂质区域供给外部电源电压vdd。同样地，阱接地用电压线vssw虽然形成于第3布线层，但可经由下层布线或接触点等向半导体衬底上的p沟道型杂质区域供给外部接地电压vss。

图1j所示的是在一般的sram中与杂质区域及向杂质区域供电的相关布线结构概略的框电路图。下面说明图1j所示的构成要素。图1j所示的框电路图具有：第1接地线开关电路argsw1、多个存储单元阵列子阵列mcasg、多条阱供电用电压线vddw、多条阱接地用电压线vssw、多个p沟道型杂质区域pw、多个n沟道型杂质区域nw、第2接地线开关电路argsw2、以及输出电路out。

下面说明图1j所示的构成要素的位置关系及连接关系。首先，由于第1接地线开关电路argsw1、多个存储单元阵列子阵列mcasg、多条阱供电用电压线vddw、多条阱接地用电压线vssw、第2接地线开关电路argsw2、输出电路out之间的位置关系与图1i时的一样，所以不再进行重复说明。

其次，多个p沟道型杂质区域pw和多个n沟道型杂质区域nw都是形成在与半导体衬底上的存储单元阵列mca对应的区域，即，其上配置有多条阱供电用电压线vddw和多条阱接地用电压线vssw。

多个p沟道型杂质区域pw和多个n沟道型杂质区域nw分别形成于图1j中左右方向长的形状，而且，交互配置在图1j的上下方向上。因此，各个p沟道型杂质区域pw与所有的阱接地用电压线vssw垂直相交。同样地，各个n沟道型杂质区域nw与所有的阱供电用电压线vddw垂直相交。

多个p沟道型杂质区域pw和多条阱接地用电压线vssw经由图中未示出的布线和接触点等彼此连接。同样地，多个n沟道型杂质区域nw和多条阱供电用电压线vddw经由图中未示出的布线和接触点等彼此连接。图1j仅列出了将这些连接关系作为连接点的概要。

图2a所示的是第1实施方式中配线部分2的结构的平面图。下面说明图2a所示的配线部分2的构成要素。图2a所示的配线部分2具有外部电源电压线vdd2及vdd51～vdd54、外部接地电压线vss2及vss51～vss54、局部接地线arvss2、以及过孔v。

本实施方式中，图2a所示的外部电源电压线vdd51～vdd54和外部接地电压线vss51～vss54分别与图1g所示的外部电源电压线vdd51～vdd54和外部接地电压线vss51～vss54一致。另外，图2a所示的外部电源电压线vdd2、外部接地电压线vss2以及局部接地线arvss2分别对应于图1g所示的外部电源电压线vdd42、外部接地电压线vss42以及局部接地线arvss42。如上所述，可将图2a所示的配线部分2与图1g所示的sram中的布线部分1a替换使用。

图2b所示的是第1实施方式中外部电源电压线vdd2及外部接地电压线vss2的结构的平面图。图2a及图2b所示的外部电源电压线vdd2相当于在图1g所示的外部电源电压线vdd42上追加2个突出部2d1、2d2且一体化形成的电源电压线。

本实施方式中，第1突出部2d1配置在外部电源电压线vdd2与外部电源电压线vdd51之间的交叉部上以增加交叉部的面积，并根据所增加的面积在所述交叉部上形成比图1g所示的更多的过孔v，且与外部电源电压线vdd2和外部电源电压线vdd51连接。为便于理解，可将所述过孔v分为与第1突出部2d1连接的过孔群和与其他交叉部连接的其他过孔群，还可形成横跨两个区域的过孔v。

同样地，第2突出部2d2配置在外部电源电压线vdd2和外部电源电压线vdd52之间的交叉部上以增加交叉部的面积，并根据所增加的面积在所述交叉部上形成比图1g所示的更多的过孔v，且与外部电源电压线vdd2和外部电源电压线vdd52连接。为便于理解，可将所述过孔v分为与第2突出部2d2连接的过孔群和与其他交叉部连接的其他过孔群，还可形成横跨两个区域的过孔v。

图2a及图2b所示的外部接地电压线vss2相当于在图1g所示的外部接地电压线vss42上追加2个突出部2s1、2s2且一体化形成的电压线。

本实施方式中，第1突出部2s1配置在外部接地电压线vss2和外部接地电压线vss51之间的交叉部上以增加交叉部的面积，并根据所增加的面积在所述交叉部上形成比图1g所示的更多的过孔v，且与外部接地电压线vss2和外部接地电压线vss51连接。为便于理解，可将过孔v分为与第1突出部2s1连接的过孔群和与其他交叉部连接的其他过孔群，还可形成横跨两个区域的过孔v。

同样地，第2突出部2s2配置在外部接地电压线vss2和外部接地电压线vss52之间的交叉部上以增加交叉部的面积，并根据所增加的面积在所述交叉部上形成比图1g所示的更多的过孔v，且与外部接地电压线vss2和外部接地电压线vss52连接。为便于理解，可将过孔v分为与第2突出部2s2连接的过孔群和与其他交叉部连接的其他过孔群，还可形成横跨两个区域的过孔v。

第1实施方式中的配线部分2中，从图2a及图2b的左到右的方向上，外部电源电压线vdd2及外部接地电压线vss2中的第1突出部2d1及2s1与第2突出部2d2及2s2按顺序交互配置。这是由于：为了在各个突出部上尽量形成更多的过孔v，因此，外部电源电压线vdd2及外部接地电压线vss2之间的区域则选择图2a及图2b的纵向上尽量长的形状。

利用图2a及图2b所示的第1实施方式中的配线部分2，可获得如下的効果。即，通过增加在布线层间传导外部电源电压vdd和外部接地电压vss的过孔v的数量，便可强化半导体器件的电源电路。本实施方式尤其适用于通过过孔v的数量来规定电源电压的降低及电源em等。

(第2实施方式)

图3a所示的是第2实施方式中配线部分3的结构的平面图。下面说明图3a所示的配线部分3的构成要素。图3a所示的配线部分3具有：外部电源电压线vdd3及vdd51～vdd54、外部接地电压线vss3及vss51～vss54、局部接地线arvss3、以及过孔v。

本实施方式中，图3a所示的外部电源电压线vdd51～vdd54和外部接地电压线vss51～vss54分别与图1g所示的外部电源电压线vdd51～vdd54和外部接地电压线vss51～vss54一致。而且，图3a所示的外部电源电压线vdd3、外部接地电压线vss3和局部接地线arvss3分别与图1g所示的外部电源电压线vdd42、外部接地电压线vss42和局部接地线arvss42一致。如上所述，可将图3a所示的配线部分3与图1g所示的sram中的布线部分1a替换使用。

图3b所示的是第2实施方式中外部电源电压线vdd3及外部接地电压线vss3的结构的平面图。图3a及图3b所示的外部电源电压线vdd3相当于在图1g所示的外部电源电压线vdd42上追加突出部3d且一体形成电源电压线。

通过追加所述突出部3d，便可使外部电源电压线vdd3中具有输出电路out的部分的宽度比图1g所示的外部电源电压线vdd42的更宽。换言之就是，通过追加所述突出部3d，可使外部电源电压线vdd3中与外部电源电压线vdd51及vdd52交叉的部分的宽度比图1g所示的外部电源电压线vdd42时的更宽。结果，增大了与外部电源电压线vdd3和外部电源电压线vdd51、vdd52之间的交叉部的面积。并根据所增加的面积在所述交叉部上形成比图1g所示的更多的过孔v，且分别与外部电源电压线vdd3和外部电源电压线vdd51、vdd52连接。为便于理解，可将过孔v分为与突出部3d连接的过孔群和与其他交叉部连接的其他过孔群，还可形成横跨两个区域的过孔v。

同样地，图3a及图3b所示的外部接地电压线vss3相当于在图1g所示的外部接地电压线vss42上追加突出部3s且一体化形成的电压线。

通过追加所述突出部3s，便可使外部接地电压线vss3中具有输出电路out的部分的宽度比图1g所示的外部接地电压线vss42的更宽。换言之就是，通过追加所述突出部3s，可使外部接地电压线vss3中与外部接地电压线vss51及vss52交叉的部分的宽度比图1g所示的外部接地电压线vss42时的更宽。结果，增大了外部接地电压线vss3和外部接地电压线vss51、vss52之间的交叉部的面积。并根据所增加的面积在所述交叉部上形成比图1g所示的更多的过孔v，且分别与外部接地电压线vss3、外部接地电压线vss51及vss52连接。为便于理解，可将过孔v分为与突出部3s连接的过孔群和与其他交叉部连接的其他过孔群，还可形成横跨两个区域的过孔v。

图3a及图3b所示的突出部3d及3s上，除了外部电源电压线vdd51、vdd52及与外部接地电压线vss51、vss52之间的交叉部之外，还设置有没形成过孔v的凸缘。通过设置所述凸缘，可使外部电源电压线vdd3及外部接地电压线vss3的每一个所具有的输出电路out的部分的宽度相同。另外，从外部电源电压线vdd3与外部接地电压线vss3作为电源电路的对称性方面考虑，优选如图3a及图3b所示的、将两者的布线宽度设为相同，但此特征仅为其中一例而已，而非本实施方式的限定条件。

利用图3a及图3b所示的第2实施方式中的配线部分3，可获得如下效果。即，通过增加在布线层间传导外部电源电压vdd和外部接地电压vss的过孔v的数量，以及通过扩大电源类布线的宽度，便可强化半导体器件的电源电路。本实施方式尤其适用于通过过孔v的数量和电源类布线的宽度来规定电源电压的降低、以及电源em等。

(第3实施方式)

图4a所示的是第3实施方式中配线部分4的结构的平面图。下面说明图4a所示的配线部分4的构成要素。图4a所示的配线部分4包括：外部电源电压线vdd4及vdd51～vdd54、外部接地电压线vss4及vss51～vss54、局部接地线arvss4以及过孔v。

本实施方式中，图4a所示的外部电源电压线vdd51～vdd54和外部接地电压线vss51～vss54分别与图1g所示的外部电源电压线vdd51～vdd54和外部接地电压线vss51～vss54一致。但是，图4a中更换为外部电源电压线vdd51和外部接地电压线vss51。

另外，图4a所示的外部电源电压线vdd4、外部接地电压线vss4、以及局部接地线arvss4分别对应于图1g所示的外部电源电压线vdd42、外部接地电压线vss42、局部接地线arvss42。如上所述，可将图4a所示的配线部分4与图1g所示的sram中的布线部分1a替换使用。

图4b所示的是第3实施方式中外部电源电压线vdd4及外部接地电压线vss4的结构的平面图。图4及图4b所示的外部电源电压线vdd4相当于在图1g所示的外部电源电压线vdd42上追加了突出部4d且一体形成的电源电压线。

通过追加所述突出部4d，便可使外部电源电压线vdd4中具有输出电路out的部分的宽度比图1g所示的外部电源电压线vdd42的更宽。换言之就是，通过追加所述突出部4d，可使外部电源电压线vdd4中与外部电源电压线vdd51及vdd52交叉的部分的宽度比图1g所示的外部电源电压线vdd42时的更宽。结果，增大了与外部电源电压线vdd4、外部电源电压线vdd51及vdd52之间的交叉部的面积。并根据所增加的面积在所述交叉部上形成比图1g所示的更多的过孔v，且分别与外部电源电压线vdd4、外部电源电压线vdd51及vdd52连接。为便于理解，可将过孔v分为与突出部4d连接的过孔群和与其他交叉部连接的其他过孔群，还可形成横跨两个区域的过孔v。

图4a及图4b所示的外部接地电压线vss4相当于在图1g所示的外部接地电压线vss42上追加2个突出部4s1、4s2且一体形成的电源电压线。

本实施方式中，第1突出部4s1配置在外部接地电压线vss4和外部接地电压线vss51之间的交叉部上以增加交叉部的面积，并根据所增加的面积在所述交叉部上形成比图1g更多的过孔v，且与外部接地电压线vss4及外部接地电压线vss51连接。为便于理解，可将所述过孔v分为与第1突出部4s1连接的过孔群和与其他交叉部连接的其他过孔群，还可形成横跨两个区域的过孔v。

同样地，第2突出部4s2配置在外部接地电压线vss4和外部接地电压线vss52之间的交叉部上以增加交叉部的面积，并根据所增加的面积在所述交叉部上形成比图1g更多的过孔v，且与外部接地电压线vss4及外部接地电压线vss52连接。为便于理解，可将所述过孔v分为与第2突出部4s2连接的过孔群和与其他交叉部连接的其他过孔群，还可形成横跨两个区域的过孔v。

第3实施方式的配线部分4中，从图4a及图4b中的左到右的方向上，外部接地电压线vss4的第1突出部4s1、外部电源电压线vdd4的突出部4d、以及外部接地电压线vss4的第2突出部4s2按顺序交互配置。这是由于：与第1实施方式同样地，为了将各突出部的形状尽量按图4a及图4b中的纵向拉长，且为了与第2实施方式一样将外部电源电压线vdd4中具有输出电路out的部分的宽度扩大。另外，本实施方式的配线部分4中，可很容易地更换外部电源电压线vdd4的形状和外部接地电压线vss4的形状。此时，外部电源电压线vdd51、vdd52以及外部接地电压线vss51、vss52的位置关系也可进行适当地变更。

利用图4a及图4b所示的第3实施方式中的配线部分4，可获得如下效果。即，通过增加在布线层间传导外部电源电压vdd和外部接地电压vss的过孔v的数量，以及通过扩大一部分电源类布线的宽度，便可强化半导体器件的电源电路。本实施方式尤其适用于通过过孔v的数量、以及外部电源电压线或外部接地电压线中的任意一方的宽度来规定电源电压的降低、以及电源em等。

(第4实施方式)

图5a所示的是第4实施方式中配线部分5的结构的平面图。下面说明图5a所示的配线部分5的构成要素。图5a所示的配线部分5具有：外部电源电压线vdd5及vdd51～vdd54、外部接地电压线vss5及vss51～vss54、局部接地线arvss5以及过孔v。

本实施方式中，图5a所示的外部电源电压线vdd51～vdd54和外部接地电压线vss51～vss54分别与图1g所示的外部电源电压线vdd51～vdd54、外部接地电压线vss51～vss54一致。另外，图5a所示的外部电源电压线vdd5、外部接地电压线vss5、局部接地线arvss5分别与图1g所示的外部电源电压线vdd42、外部接地电压线vss42、以及局部接地线arvss42一致。如上所述，可将图5a所示的配线部分5与图1g所示的sram中的布线部分1a替换使用。

图5b所示的是第4实施方式中外部电源电压线vdd5及外部接地电压线vss5的结构的平面图。图5a及图5b所示的外部电源电压线vdd5相当于在图1g所示的外部电源电压线vdd42上追加2个突出部5d1、5d2且一体形成的电源电压线。

本实施方式中，第1突出部5d1配置在外部电源电压线vdd5和外部电源电压线vdd51之间的交叉部上以增加交叉部的面积，并根据所增加的面积在所述交叉部上形成比图1g更多的过孔v，且与外部电源电压线vdd5和外部电源电压线vdd51连接。为便于理解，可将所述过孔v分为与第1突出部5d1连接的过孔群和与其他交叉部连接的其他过孔群，还可形成横跨两个区域的过孔v。

同样地，第2突出部5d2配置在外部电源电压线vdd5和外部电源电压线vdd52之间的交叉部上以增加交叉部的面积，并根据所增加的面积在所述交叉部上形成比图1g更多的过孔v，且与外部电源电压线vdd5和外部电源电压线vdd52连接。为便于理解，可将所述过孔v分为与第2突出部5d2连接的过孔群和与其他交叉部连接的其他过孔群，还可形成横跨两个区域的过孔v。

另外，第2突出部5d2除了所述交叉部之外，还具有与外部电源电压线vdd5一体形成的凸缘。所述凸缘形成于被夹在外部接地电压线vss51和外部电源电压线vdd52之间，同时也被夹在外部电源电压线vdd5和外部接地电压线vss5之间的区域上。

另外，图5a及图5b所示的外部接地电压线vss5相当于在图1g所示的外部接地电压线vss42上追加2个突出部5s1、5s2且一体形成的电压线。

本实施方式中，第1突出部5s1配置在外部接地电压线vss5和外部接地电压线vss51之间的交叉部上以增加交叉部的面积，并根据所增加的面积在所述交叉部上形成比图1g更多的过孔v，且与外部接地电压线vss5和外部接地电压线vss51连接。为便于理解，可将所述过孔v分为与第1突出部5s1连接的过孔群和与其他交叉部连接的其他过孔群，还可形成横跨两个区域的过孔v。

同样地，第2突出部5s2配置在外部接地电压线vss5和外部接地电压线vss52之间的交叉部上以增加交叉部的面积，在所所述交叉部上，根据所增加的面积来形成比图1g更多的过孔v，且与外部接地电压线vss2和外部接地电压线vss52连接。为便于理解，可将所述过孔v分为与第2突出部5s2连接的过孔群和与其他交叉部连接的其他过孔群，还可形成横跨两个区域的过孔v。

另外，第1突出部5s1除了所述交叉部之外，还具有与外部接地电压线vss5一体形成的凸缘。所述凸缘形成于被夹在外部接地电压线vss51和外部电源电压线vdd52之间，同时也被夹在外部电源电压线vdd5和外部接地电压线vss5之间的区域上。

第1实施方式的配线部分2中，从图2a及图2b中的左到右的方向上，外部电源电压线vdd2及外部接地电压线vss2中的第1突出部2d1、2s1及第2突出部2d2、2s2按顺序交互配置。这是由于：为了确保尽可能多地在各突出部上形成更多的过孔v，且为了确保各个部分也可尽量保持更大的配线宽度，所以在外部电源电压线vdd2及外部接地电压线vss2之间的区域则选择图2a及图2b的纵向上尽量长的形状。

利用图2a及图2b所示的第1实施方式中的配线部分2，可获得如下効果。即，通过增加在布线层间传导外部电源电压vdd和外部接地电压vss的过孔v的数量，以及通过扩大电源类布线的宽度，便可强化半导体器件的电源电路。本实施方式尤其适用于通过过孔v的数量和电源类布线的宽度来规定电源电压的降低、以及电源em等，特别适用于过孔v数量的影响比布线宽度的影响更大时的情况。

(第5实施方式)

图6a所示的是第5实施方式中配线部分6的结构的平面图。下面说明图6a所示的配线部分6的构成要素。图6a所示的配线部分6具有：外部电源电压线vdd6a、vdd6b及vdd51～vdd54、外部接地电压线vss6a、vss6b及vss51～vss54、局部接地线arvss6a、arvss6b、以及过孔v。

本实施方式中，图6a所示的外部电源电压线vdd51～vdd54和外部接地电压线vss51～vss54分别与图1g所示的外部电源电压线vdd51～vdd54和外部接地电压线vss51～vss54一致。而且，图6a所示的外部电源电压线vdd6a及vdd6b、外部接地电压线vss6a及vss6b、局部接地线arvss6a及arvss6b分别对应于图1g所示的外部电源电压线vdd42、外部接地电压线vss42、外部电源电压线vdd43、外部接地电压线vss43、局部接地线arvss42、以及局部接地线arvss43。如上所述，可将图6a所示的配线部分6与图1g所示的sram中的配线部分1b替换使用。请注意，本实施方式中，图1g所示的外部接地电压线vss42及外部电源电压线vdd43和图6a所示的外部接地电压线vss6b及外部接地电压线vss6a中，具有交换所施加的电压的作用。

图6b所示的是第5实施方式中外部电源电压线vdd6a及vdd6b的结构的平面图。图6c所示的是第5实施方式中外部接地电压线vss6a及vss6b的结构的平面图。图6a及图6b所示的外部电源电压线vdd6a及vdd6b相当于在图1g所示的外部电源电压线vdd42及外部接地电压线vss42上追加了突出部6d且一体形成的电压线。由于外部电源电压线vdd6a及vdd6b与突出部6d为一体形成，所以，后文将称之为外部电源电压线vdd6。

突出部6d形成于外部电源电压线vdd6a及vdd6b之间具有输出电路out的区域上。因此，突出部6d具有：与外部电源电压线vdd51及vdd52交叉的第1交叉部、与外部接地电压线vss51及vss52交叉的第2交叉部、以及其他部分。

所述第1交叉部上形成有过孔v，且与外部电源电压线vdd6、外部电源电压线vdd51及vdd52连接。此时，可将过孔v分为设在外部电源电压线vdd6a及外部电源电压线vdd51的交叉部上的过孔群、设在外部电源电压线vdd6b及外部电源电压线vdd51的交叉部上的过孔群、以及设在突出部6d及外部电源电压线vdd51的交叉部上的过孔群，但也可形成横跨多个交叉部的过孔v。同样地，也可将过孔v分为设在外部电源电压线vdd6a及外部电源电压线vdd52的交叉部上的过孔群、设在外部电源电压线vdd6b及外部电源电压线vdd52的交叉部上的过孔群、以及设在突出部6d及外部电源电压线vdd52的交叉部上的过孔群，但也可形成横跨多个交叉部的过孔v。

同样地，图6a及图6c所示的外部接地电压线vss6a及vss6b相当于在图1g所示的外部电源电压线vdd43及外部接地电压线vss43上追加突出部6s且一体形成的电压线。由于外部接地电压线vss6a及vss6b与突出部6s一体化形成为配线，所以后文将之称为外部接地电压线vss6。

突出部6s形成于外部接地电压线vss6a及vss6b之间具有输出电路out的区域上。因此，突出部6s具有：与外部电源电压线vdd51及vdd52交叉的第1交叉部、与外部接地电压线vss51及vss52交叉的第2交叉部、以及其他部分。

所述第2交叉部上形成有过孔v，且与外部接地电压线vss6、外部接地电压线vss51及vss52连接。此时，可将过孔v分为设在外部接地电压线vss6a及外部接地电压线vss51的交叉部上的过孔群、设在外部接地电压线vss6b及外部接地电压线vss51的交叉部上的过孔群、以及设在突出部6s及外部接地电压线vss51的交叉部上的过孔群，但也可形成横跨多个交叉部的过孔v。同样地，也可将过孔v分为设在外部接地电压线vss6a及外部接地电压线vss52的交叉部上的过孔群、设在外部接地电压线vss6b及外部接地电压线vss52的交叉部上的过孔群、以及设在突出部6s及外部接地电压线vss52的交叉部上的过孔群，但也可形成横跨多个交叉部的过孔v。

利用图6a～图6c所示的第5实施方式中的配线部分6，可获得如下效果。即，通过设置已部分扩大了布线宽度的外部电源电压线vdd6及外部接地电压线vss6，并增加在布线层间传导外部电源电压vdd及外部接地电压vss的过孔v的数量，便可强化半导体器件的电源电路。本实施方式尤其适用与通过过孔v的数量来规定电源电压的降低及电源em，尤其适用于规格大幅超过了基准时。

(第6实施方式)

图7a所示的是第6实施方式中配线部分7的结构的平面图。下面说明图7a所示的配线部分7的构成要素。图7a所示的配线部分7具有：外部电源电压线vdd7a、vdd7b及vdd51～vdd54、外部接地电压线vss7a、vss7b及vss51～vss54、局部接地线arvss7a及arvss7b、以及过孔v。

图7b所示的是第6实施方式中外部电源电压线vdd7a及vdd7b的结构的平面图。图7c所示的是第6实施方式中外部接地电压线vss7a及vss7b的结构的平面图。图7a及图7b所示的外部电源电压线vdd7a及vdd7b相当于在图1g所示的外部电源电压线vdd42及外部接地电压线vss42上追加了突出部7d并一体形成的电源电压线。由于外部电源电压线vdd7a及vdd7b与突出部7d一体形成为配线，所以后文将之称为外部电源电压线vdd7。

同样地，图7a及图7c所示的外部接地电压线vss7a及vss7b相当于在图1g所示的外部电源电压线vdd43及外部接地电压线vss43上追加突出部7s并一体形成的电压线。由于外部接地电压线vss7a及vss7b与突出部7s为一体形成为配线，所以后文将之称为外部接地电压线vss7。

图7a～图7c所示的第6实施方式中的配线部分7相当于在图6a～图6c所示的第5实施方式中的配线部分6上进行如下变更。即，将第6实施方式中的外部电源电压线vdd7a及vdd7b、外部接地电压线vss7a及vss7b中的布线宽度设置为比第5实施方式中的外部电源电压线vdd6a及vdd6b、外部接地电压线vss6a及vss6b的更细。由于本实施方式中配线部分7的其他构成与第5实施方式时的一样，所以不再进行重复说明。

根据本实施方式，除了可获得与第5实施方式同样的效果之外，还可获得比第5实施方式更好的布线性。

(第7实施方式)

图8a所示的是第7实施方式中配线部分8的结构的平面图。下面说明图8a所示的配线部分8的构成要素。图8a所示的配线部分8具有：外部电源电压线vdd8a、vdd8b及vdd51～vdd54、外部接地电压线vss8a、vss8b及vss51～vss54、局部接地线arvss8a及arvss8b、以及过孔v。

图8b所示的是第7实施方式中外部电源电压线vdd8a及vdd8b的结构的平面图。图8c所示的是第7实施方式中外部接地电压线vss8a及vss8b的结构的平面图。图8a及图8b所示的外部电源电压线vdd8a及vdd8b相当于在图1g所示的外部电源电压线vdd42及外部接地电压线vss42上追加了第1突出部8d1和第2突出部8d2并一体形成的电源电压线。由于外部电源电压线vdd8a及vdd8b与第1及第2突出部8d1及8d2一体形成为配线，所以后文将之称为外部电源电压线vdd8。

同样地，图8a及图8c所示的外部接地电压线vss8a及vss8b相当于在图1g所示的外部电源电压线vdd43及外部接地电压线vss43上追加第1突出部8s1和第2突出部8s2并一体形成的电压线。由于外部接地电压线vss8a及vss8b与突出部8s一体形成为配线，所以后文将之称为外部接地电压线vss8。

图8a～图8c所示的第7实施方式中的配线部分8相当于在图7a～图7c所示的第6实施方式中的配线部分7上进行如下变更。即，从第7实施方式中的外部电源电压线vdd7的突出部7d去掉与外部电源电压线vdd51或vdd52交叉的第1或第2交叉部以外的部分，或者，从第7实施方式中的外部接地电压线vss7的突出部7s去掉与外部接地电压线vss51或vss52交叉的第1或第2交叉部以外的部分。

换言之就是，图8b所示的第7实施方式中的外部电源电压线vdd8的第1突出部8d1与外部电源电压线vdd51交叉，并经由过孔v连接。另外，外部电源电压线vdd8的第2突出部8d2与外部电源电压线vdd52交叉并经由过孔v连接。同样地，图8c所示的第8实施方式中的外部接地电压线vss8的第1突出部8s1与外部接地电压线vss51交叉，并经由过孔v连接。另外，外部接地电压线vss8的第2突出部8s2与外部接地电压线vss52交叉，并经由过孔v连接。

由于本实施方式中的配线部分8的其他构成与第6实施方式的一样，所以不再进行重复说明。

根据本实施方式，可将外部电源电压线vdd8a及vdd8b、外部接地电压线vss8a及vss8b之间的布线宽度抑制得较细。因此，根据本实施方式，除了可获得第6实施方式中所获得的效果之外，还可获得提高布线性的效果。

以上根据实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围内能够进行种种变更，在此无需赘言。另外，在技术上不存在矛盾的范围内，还可将上述各实施方式进行自由组合。