一种肖特基半导体装置的制作方法

本发明主要涉及到一种肖特基半导体装置，并将过压保护装置设置于肖特基半导体装置中。

背景技术：

功率半导体整流器件被大量使用在电源管理上，特别涉及到沟槽结构的肖特基半导体器件已成为器件发展的重要趋势，肖特基器件具有正向开启电压低开启关断速度快等优点，同时肖特基器件也具有较差的反向阻断特可靠性缺点。

人们为此将pn结引入到肖特基器件中，用于提高器件的反向阻断的可靠性，但引起肖特基结开关特性退化，同时不能避免大电流雪崩击穿引起的晶格损伤或破坏。

技术实现要素：

本发明针对上述一个或多个问题提供一种肖特基半导体装置。

一种肖特基半导体装置，其特征在于衬底层，为第一导电半导体材料；漂移层，为第一导电半导体材料，位于衬底层之上；多个沟槽，位于漂移层和衬底中，沟槽侧壁设置绝缘层，沟槽底部没有绝缘层；导电材料，位于沟槽内底部，为金属，或者为高浓度杂质掺杂的多晶硅或无定形硅，此时导电材料下部为第一导电杂质掺杂，导电材料上部为第二导电杂质掺杂；沟槽下部半导体材料，位于沟槽内下部，导电材料之上，上下依次为第一导电半导体材料和第二导电半导体材料，其中金属与沟槽下部半导体材料为欧姆接触，沟槽下部第二导电半导体材料为通过导电材料杂质扩散形成；沟槽上部半导体材料，位于沟槽内上部，上下依次为第一导电半导体材料和第二导电半导体材料，所述的沟槽上部半导体材料在沟槽表面，为第一导电半导体材料和第二导电半导体材料横向交替排列；肖特基势垒结，位于沟槽之间漂移层表面，半导体装置表面设置电极金属，连接肖特基势垒结和沟槽上部半导体材料。

一种肖特基半导体装置，其特征在于：衬底层，为第二导电半导体材料；导电材料，位于衬底层上部，为金属，或者为高浓度杂质掺杂的多晶硅或无定形硅，此时导电材料下部为第二导电杂质掺杂，导电材料上部为第一导电杂质掺杂，所述的金属与衬底层和漂移层为欧姆接触；漂移层，为第一导电半导体材料，位于导电材料之上；多个沟槽，位于漂移层到衬底中，沟槽侧壁设置绝缘层，沟槽底部没有绝缘层；沟槽下部半导体材料，位于沟槽内下部，上下依次为第一导电半导体材料和第二导电半导体材料，所述的沟槽下部第二导电半导体材料为通过衬底层杂质扩散形成；沟槽上部半导体材料，位于沟槽内上部，上下依次为第一导电半导体材料和第二导电半导体材料，所述的沟槽上部半导体材料在沟槽表面，为第一导电半导体材料和第二导电半导体材料横向交替排列；肖特基势垒结，位于沟槽之间漂移层表面，半导体装置表面设置电极金属，连接肖特基势垒结和沟槽上部半导体材料。

上述的沟槽内上部包括设置导电的材料，包括为金属或高浓度掺杂多晶硅，与沟槽侧壁绝缘层和沟槽之间漂移层形成mos结构，用于改善降低器件反向偏压下肖特基结表面电势；在这里指出，本发明所述的沟槽仅限于物理空间叙述，包括为非实际沟槽，例如漂移层也可以叙述为沟槽内填充结构，在沟槽之间设置过压保护放电管。

本发明通过在肖特基半导体装置内设置半导体放电管，以此将过压保护装置与肖特基结并联，改善肖特基结反向可靠性，同时，通过半导体放电管在反向偏压下的电场分布，将峰值电场引入肖特基结漂移区中，降低肖特基结的导通电阻；本发明设置半导体放电管在器件正向偏压下为截止状态，不在正向导通时引入少子，因此本发明的半导体装置保持肖特基结快速开关特性。

附图说明

图1为本发明肖特基半导体装置剖面示意图；

图2为本发明沟槽上部不同布置的肖特基半导体装置剖面示意图；

图3为本发明设置mos的肖特基半导体装置剖面示意图；

图4为本发明第二种肖特基半导体装置剖面示意图；

图5为本发明沟槽上部不同布置的肖特基半导体装置剖面示意图；

图6为本发明设置mos的肖特基半导体装置剖面示意图；

其中，1、衬底层；2、漂移层；3、导电材料；4、第一导电半导体材料；5、第二导电半导体材料；6、绝缘层；7、肖特基势垒结；8、多晶硅、10上表面电极金属；11下表面电极金属。

具体实施方式

实施例1

图1示出了本发明第一种半导体装置的示意性剖面图，下面结合图1详细说明本发明的肖特基半导体装置。一种肖特基半导体装置包括：衬底层1，为n导电半导体硅材料，磷原子掺杂浓度为1e19cm^-3；漂移层2，位于衬底层1之上，为n导电类型的半导体硅材料，磷原子掺杂浓度为1e16cm^-3；多个沟槽，位于衬底层1和漂移层2中，沟槽侧壁设置有绝缘层6，为二氧化硅；沟槽底部设置导电材料，包括为金属，金属包括为钛或钨，导电材料或者为高浓度杂质掺杂的多晶硅或无定形硅，此时导电材料下部为第二导电杂质掺杂，导电材料上部为第一导电杂质掺杂；沟槽内从下至上依次设置有沟槽内下部的第二导电半导体材料和第一导电半导体材料，以及沟槽内上部的第二导电半导体材料和第一导电半导体材料；漂移层表面设置肖特基势垒结7；上下表面可以设置有电极金属，其中上表面电极金属连接肖特基势垒结和沟槽内半导体材料。在这里指出，其中沟槽内上部设置第一导电半导体材料，包括在横向平行沟槽方向上，与沟槽内上部第二导电半导体材料交替排列，并且沟槽内上部的第二导电半导体材料和第一导电半导体材料都与上表面电极金属相连。

图2结构以图1为基础，不同之处为沟槽内上部不同布置，其沟槽内上部第二导电半导体材料和第一导电半导体材料，为在横向垂直沟槽方向上交替排列。图3结构以图1为基础，不同之处为沟槽内上部设置导电的材料，其与表面电极接触，导电材料包括为金属、高浓度第一导电杂质掺杂多晶硅8或无定形硅，以此形成mos结构。

实施例2

图4示出了本发明第二种半导体装置的示意性剖面图，下面结合图4详细说明本发明的肖特基半导体装置。一种肖特基半导体装置包括：衬底层1，为p导电半导体硅材料，硼原子掺杂浓度为1e19cm-3；导电材料3，位于衬底层之上，包括为金属，金属包括为钛或钨，导电材料或者为高浓度杂质掺杂的多晶硅或无定形硅，此时导电材料下部为第二导电杂质掺杂，导电材料上部为第一导电杂质掺杂；漂移层2，位于导电材料3之上，为n导电类型的半导体硅材料；多个沟槽，位于衬底层1到漂移层2中，沟槽侧壁设置有绝缘层6，为二氧化硅，沟槽内从下至上依次设置有沟槽内下部的第二导电半导体材料和第一导电半导体材料，以及沟槽内上部的第二导电半导体材料和第一导电半导体材料；漂移层表面设置肖特基势垒结7；上下表面可以设置有电极金属，其中上表面电极金属连接肖特基势垒结和沟槽内半导体材料。在这里指出，其中沟槽内上部设置第一导电半导体材料，包括在横向平行沟槽方向上与沟槽内上部第二导电半导体材料交替排列，并且沟槽内上部的第二导电半导体材料和第一导电半导体材料都与上表面电极金属相连。

图5结构以图4为基础，不同之处为沟槽内上部不同布置，其沟槽内上部第二导电半导体材料和第一导电半导体材料，为在横向垂直沟槽方向上交替排列。图6结构以图4为基础，不同之处为沟槽内上部设置导电的材料为高浓度第一导电杂质掺杂多晶硅8，其与表面电极接触，形成mos结构。

通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明。本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。