本发明实施例涉及半导体芯片制造领域，尤其涉及一种ESD防护结构的制作方法。
背景技术：
在互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，简称CMOS)芯片的静电释放(Electro-Static Discharge，简称ESD)防护电路中，最常用的是栅极接地的金属氧化物半导体(Metal Oxide Semiconductor，简称MOS)结构，这种结构，在进行静电泄放的过程中，实际上的泄放电路是一个处于工作状态的NPN三极管。
但是，NPN三极管类型的静电泄放效率不高。
技术实现要素：
本发明实施例提供一种ESD防护结构的制作方法，以提高静电泄放效率。
本发明实施例的一个方面是提供一种ESD防护结构的制作方法，包括：
在栅极接地的MOS管的漏极区域设置N+区和P+区；
所述漏极区域的N+区和所述漏极区域的P+区短接；
在所述MOS管的源极区域设置N+区；
所述源极区域的N+区设置在所述MOS管的P阱区内，所述P阱区设置在所述源极区域内；
所述漏极区域的N+区和所述漏极区域的P+区设置在所述MOS管的N阱区内，所述N阱区设置在所述漏极区域内；
所述MOS管的栅极和源极短接。
如上所述的ESD防护结构的制作方法，可选的，所述源极区域的N+区、所述P阱区和所述N阱区构成NPN晶体管。
如上所述的ESD防护结构的制作方法，可选的，所述漏极区域的P+区、所述N阱区和所述P阱区构成PNP晶体管。
如上所述的ESD防护结构的制作方法，可选的，所述源极区域的N+区、所述P阱区、所述N阱区和所述漏极区域的P+区构成NPNP的SCR结构。
如上所述的ESD防护结构的制作方法，可选的，当所述漏极区域的N+区接收到静电时，所述漏极区域的P+区和所述N阱区之间产生电压差，所述漏极区域的P+区和所述N阱区之间的PN结发生导通。
如上所述的ESD防护结构的制作方法，可选的，当所述漏极区域的N+区接收到静电时，所述P阱区和所述N阱区之间的PN结发生击穿。
如上所述的ESD防护结构的制作方法，可选的，当所述漏极区域的N+区接收到静电时，所述NPN晶体管导通。
如上所述的ESD防护结构的制作方法，可选的，当所述漏极区域的N+区接收到静电时，所述PNP晶体管导通。
如上所述的ESD防护结构的制作方法，可选的，当所述漏极区域的N+区接收到静电时，所述NPNP的SCR结构导通。
本发明实施例提供的ESD防护结构的制作方法，通过在栅极接地的MOS管的漏极区域设置N+区和P+区，漏极区域的N+区和所述漏极区域的P+区短接，在所述MOS管的源极区域设置N+区，源极区域的N+区设置在所述MOS管的P阱区内，漏极区域的N+区和所述漏极区域的P+区设置在所述MOS管的N阱区内，当漏极区域的N+区接收到静电时，P阱区和N阱区形成的PN结发生击穿，电流依次通过MOS结构的P阱区和MOS结构源极的N+区流出，导致MOS结构源极的N+区、MOS结构的P阱区，以及MOS结构漏极区的N阱区构成的NPN晶体管导通，从而形成一个泄放静电的通路。在该通路中，因为有电流经过MOS结构漏极区的N阱区和MOS结构漏极区的N+区，又因为MOS结构漏极区的P+区和MOS结构漏极区的N+区短接，导致MOS结构漏极区的P+区和MOS结构漏极区的N阱区之间产生电压差，从而使得MOS结构漏极区的P+区和MOS结构漏极区的N阱区之间构成的PN结导通，进一步使得MOS结构漏极区的P+区、MOS结构漏极区的N阱区和MOS结构的P阱区构成的PNP晶体管导通。NPN晶体管和PNP晶体管可构成NPNP的SCR结构，当NPN晶体管和PNP晶体管均导通时，NPNP的SCR结构导通，NPNP的SCR结构相比于NPN三极管的静电泄放效率高。
附图说明
图1为现有技术中ESD防护结构的剖面示意图；
图2为现有技术中ESD防护结构静电泄放时的等效结构图；
图3为本发明实施例提供的ESD防护结构的制作方法流程图；
图4为本发明实施例提供的ESD防护结构的剖面示意图；
图5为本发明实施例提供的ESD防护结构静电泄放时的等效结构图。
具体实施方式
图1为现有技术中ESD防护结构的剖面示意图；图2为现有技术中ESD防护结构静电泄放时的等效结构图。在本实施例中，ESD防护结构具体可以是一个栅极接地的MOS结构，如图1所示，1表示MOS结构源极的N+区，2表示MOS结构的栅极，3表示MOS结构漏极区的N+区，4表示MOS结构的P阱区，5表示P阱区和N阱区形成的PN结，6表示MOS结构漏极区的N阱区。
如图1所示，MOS结构漏极区的N+区3可以外接能够产生静电的电路、元件或者接口，当MOS结构漏极区的N+区3接收到静电时，P阱区和N阱区形成的PN结5发生击穿，电流依次通过MOS结构的P阱区4和MOS结构源极的N+区1流出，使得MOS结构源极的N+区1、MOS结构的P阱区4、MOS结构漏极区的N阱区6构成的NPN晶体管发生导通，另外，MOS结构漏极区的N阱区6和MOS结构漏极区的N+区3相当于是串联的，因此，MOS结构源极的N+区1、MOS结构的P阱区4、MOS结构漏极区的N+区3同时构成NPN晶体管，从而形成一个泄放静电的通路。
静电泄放时的等效的结构如图2所示，其中，21即可以表示MOS结构漏极区的N+区3，也可以表示MOS结构漏极区的N阱区6，22表示MOS结构的P阱区4，23表示MOS结构源极的N+区1。其中，电子带负电，电子流的方向和电流方向相反。但是如图1或2所示的NPN三极管类型的静电泄放效率不高。
图3为本发明实施例提供的ESD防护结构的制作方法流程图；图4为本发明实施例提供的ESD防护结构的剖面示意图；图5为本发明实施例提供的ESD防护结构静电泄放时的等效结构图。本发明实施例针对现有技术中NPN三极管类型的静电泄放效率不高，提供了ESD防护结构的制作方法，具体的，ESD防护结构的制作方法步骤如下：
步骤S101、在栅极接地的MOS管的漏极区域设置N+区和P+区。
步骤S102、所述漏极区域的N+区和所述漏极区域的P+区短接。
步骤S103、在所述MOS管的源极区域设置N+区。
步骤S104、所述源极区域的N+区设置在所述MOS管的P阱区内，所述P阱区设置在所述源极区域内。
步骤S105、所述漏极区域的N+区和所述漏极区域的P+区设置在所述MOS管的N阱区内，所述N阱区设置在所述漏极区域内。
步骤S106、所述MOS管的栅极和源极短接。
执行步骤S101-步骤S106之后，ESD防护结构的剖面示意图如图4所示，1表示MOS结构源极的N+区，2表示MOS结构的栅极，3表示MOS结构漏极区的N+区，4表示MOS结构的P阱区，5表示P阱区和N阱区形成的PN结，6表示MOS结构漏极区的N阱区，7表示MOS结构漏极区的P+区，8表示MOS结构漏极区的P+区7和MOS结构漏极区的N阱区6之间构成的PN结。如图4所示，MOS结构漏极区的P+区7和MOS结构漏极区的N+区3短接，MOS结构源极的N+区1设置在MOS结构的P阱区4内，MOS结构的P阱区4设置在MOS结构的源极区域内。MOS结构漏极区的P+区7和MOS结构漏极区的N+区3设置在MOS结构漏极区的N阱区6内，MOS结构漏极区的N阱区6设置在MOS结构的漏极区域内。另外，MOS结构的栅极和源极短接，即MOS结构源极的N+区1和MOS结构的栅极短接。
其中，MOS结构源极的N+区1、MOS结构的P阱区4，以及MOS结构漏极区的N阱区6构成NPN晶体管，其中，MOS结构漏极区的N阱区6和MOS结构漏极区的N+区3相当于串联连接。MOS结构漏极区的P+区7、MOS结构漏极区的N阱区6和MOS结构的P阱区4构成PNP晶体管。并且，MOS结构源极的N+区1、MOS结构的P阱区4、MOS结构漏极区的N阱区6和MOS结构漏极区的P+区7构成NPNP的可控硅(Silicon Controlled Rectifier，简称SCR)结构。
当MOS结构漏极区的N+区3接收到静电时，P阱区和N阱区形成的PN结5发生击穿，电流依次通过MOS结构的P阱区4和MOS结构源极的N+区1流出，导致MOS结构源极的N+区1、MOS结构的P阱区4，以及MOS结构漏极区的N阱区6构成的NPN晶体管导通，从而形成一个泄放静电的通路。在该通路中，因为有电流经过MOS结构漏极区的N阱区6和MOS结构漏极区的N+区3，又因为MOS结构漏极区的P+区7和MOS结构漏极区的N+区3短接，导致MOS结构漏极区的P+区7和MOS结构漏极区的N阱区6之间产生电压差，从而使得MOS结构漏极区的P+区7和MOS结构漏极区的N阱区6之间构成的PN结导通，进一步使得MOS结构漏极区的P+区7、MOS结构漏极区的N阱区6和MOS结构的P阱区4构成的PNP晶体管导通。NPN晶体管和PNP晶体管可构成NPNP的SCR结构，当NPN晶体管和PNP晶体管均导通时，NPNP的SCR结构导通，最终形成了如图5所示的NPNP的SCR结构，其中，51表示MOS结构漏极区的P+区7、52即可以表示MOS结构漏极区的N+区3，也可以表示MOS结构漏极区的N阱区6，53表示MOS结构的P阱区4，54表示MOS结构源极的N+区1，其中，电子带负电，电子流的方向和电流方向相反，空穴流与电流的方向相同，即电子流的方向是从MOS结构源极的N+区1依次经过MOS结构的P阱区4和MOS结构漏极区的N+区3到MOS结构漏极区的P+区7，空穴流和电流的方向是从MOS结构漏极区的P+区7依次经过MOS结构漏极区的N+区3和MOS结构的P阱区4到MOS结构源极的N+区1。
本发明实施例通过在栅极接地的MOS管的漏极区域设置N+区和P+区，漏极区域的N+区和所述漏极区域的P+区短接，在所述MOS管的源极区域设置N+区，源极区域的N+区设置在所述MOS管的P阱区内，漏极区域的N+区和所述漏极区域的P+区设置在所述MOS管的N阱区内，当漏极区域的N+区接收到静电时，P阱区和N阱区形成的PN结发生击穿，电流依次通过MOS结构的P阱区和MOS结构源极的N+区流出，导致MOS结构源极的N+区、MOS结构的P阱区，以及MOS结构漏极区的N阱区构成的NPN晶体管导通，从而形成一个泄放静电的通路。在该通路中，因为有电流经过MOS结构漏极区的N阱区和MOS结构漏极区的N+区，又因为MOS结构漏极区的P+区和MOS结构漏极区的N+区短接，导致MOS结构漏极区的P+区和MOS结构漏极区的N阱区之间产生电压差，从而使得MOS结构漏极区的P+区和MOS结构漏极区的N阱区之间构成的PN结导通，进一步使得MOS结构漏极区的P+区、MOS结构漏极区的N阱区和MOS结构的P阱区构成的PNP晶体管导通。NPN晶体管和PNP晶体管可构成NPNP的SCR结构，当NPN晶体管和PNP晶体管均导通时，NPNP的SCR结构导通，NPNP的SCR结构相比于NPN三极管的静电泄放效率高。
在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
本领域技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。