III‑V族纳米线隧穿FET的方法及结构与流程

本发明通常涉及隧穿场效应晶体管(tunnelfield-effecttransistor；tfet)装置，尤其涉及异质结tfet及其制造方法。

背景技术：

隧穿场效应晶体管的操作是基于电子隧穿，其原则上能够在室温下低于60mv/decade的理论亚阈值摆幅(subthresholdswing；ss)开启和关闭，该理论亚阈值摆幅归因于传统金属氧化物半导体场效应晶体管(metaloxidesemiconductorfieldeffecttransistor；mosfet)情况下的热载流子注入。因此，tfet的使用有望降低电子装置的功率消耗。

tfet装置结构包括p-i-n(p型、本征、n型)结，其中，该本征区的静电位由栅极终端控制。通过施加栅极偏置来操作该装置，以在该本征区中发生电子积累。在充分的栅极偏置下，当该本征区的导带与该p型区的价带对齐时，发生带间隧穿(band-to-bandtunneling；btbt)。来自该p型区的价带的电子隧穿进入该本征区的导带且电流流过该装置。当降低该栅极偏置时，该些能带变为不对齐且电流流动停止。

鉴于纳米线fet的短沟道效应、关态漏电流抑制，及其提供不限于kt/q的亚阈值摆幅的能力(其中，k是波尔兹曼常数，t是绝对温度，以及q是电子上的电荷大小)，此类装置已成为下一代超大规模集成(verylargescaleintegration；vlsi)装置的候选装置。鉴于上述，提供一种结构及制造方法容易通过互补金属氧化物半导体(complementarymetaloxidesemiconductor；cmos)兼容技术制造的纳米线tfet将是有利的。

技术实现要素：

依据本申请的实施例，揭示了一种水平p-i-n纳米线异质结tfet。所揭示的tfet的制造与cmos制程兼容，尤其适于finfet集成。一种示例纳米线tfet包括由栅极氧化物沿沟道区包覆的水平纳米线沟道。

在本申请的各种实施例中，一种隧穿场效应晶体管包括：包括纳米线的第一部分的沟道区，分别包括该纳米线的第二部分及第三部分的源区及漏区，以及围绕该沟道区的栅极，其中，该纳米线的该第一部分包括本征iii-v族半导体。

在另外的实施例中，一种隧穿场效应晶体管包括：包括纳米线的沟道区，与该纳米线的相应第一端及第二端邻接的源区及漏区；以及围绕该沟道区的栅极，其中，该纳米线的该第一部分包括本征iii-v族半导体。

一种制造隧穿场效应晶体管的方法包括：在结晶衬底上形成iii-v族半导体层；相对该iii-v族半导体层选择性蚀刻该结晶衬底，以形成悬挂纳米线；形成包覆该悬挂纳米线的栅极结构；以及邻近该纳米线的相应第一端及第二端形成源区及漏区。

附图说明

下面有关本申请的具体实施例的详细说明与下面的附图结合阅读时可被最好地理解，附图中，类似的附图标记表示类似的结构，且其中：

图1显示在绝缘体上sige衬底上形成覆被iii-v族层的示意剖视图；

图2显示图1的iii-v族层-sige层堆叠被图案化为鳍片；

图3显示在图2的鳍片结构及场氧化物上方设置牺牲氧化物层；

图4为横切前面视图的视图，以显示在沟道区定义替代金属栅极制程以及移除该牺牲氧化物层以后包括介电间隙壁及层间介电质的结构的剖面。

图5显示通过选择性蚀刻sige形成横跨该沟道区的系留iii-v族纳米线；

图6显示通过共形沉积高k栅极氧化物将该纳米线包覆于该沟道区内。

图7显示移除该层间介电质并再形成p型iii-v族源区及漏区；

图8显示光刻掩膜以及自该漏区移除iii-v族材料；

图9显示在该漏区中再生长n型iii-v族材料；以及

图10显示在p-i-n纳米线异质结tfet的该再形成源区及漏区上方形成平坦化层间介电质。

具体实施方式

现在将详细讨论有关本申请的发明主题的各种实施例，其中一些实施例被显示于附图中。附图中相同的附图标记将用以表示相同或类似的部件。

在下面的说明中，阐述大量具体细节，例如特定结构、组件、材料、尺寸、制程步骤及技术，以提供有关本申请的各种实施例的理解。不过，本领域的普通技术人员将了解，本申请的各种实施例可在不具有这些具体细节的情况下实施。在其它实例中，为避免模糊本申请，对熟知的结构或制程步骤未作详细说明。

本申请揭示包括iii-v族纳米线沟道的tfet及其制造方法。水平设于该tfet架构内的纳米线沟道相对传统装置提供改进的静电。而且，所揭示的栅极环绕(gate-all-around；gaa)几何结构与传统的cmos流程兼容。

依据实施例，下面参照图1至10讨论形成具有纳米线沟道的tfet的方法。图1至10显示本申请的方法在不同阶段的架构的示意剖视图。图4至10是横切图1至3的视图方向的示意剖视图。

在sige层上形成本征iii-v族半导体层200，该sige层可包括块体sige衬底(未显示)或如图1所示，绝缘体上sige(sige-on-insulator；sgoi)(例如50％sige，a＝5.54a)结构100。sgoi结构100自下而上包括操作衬底110、绝缘体层120、以及sige层130。

操作衬底110可由合适的半导体材料形成，例如硅、硅锗、碳化硅、砷化镓、磷化铟或类似物。或者，操作衬底110可由介电材料例如氧化硅形成。衬底110的厚度可经选择以为形成于其上的装置提供机械支持。在一个实施例中，衬底厚度可为50微米至2毫米，不过也可使用更小及更大的厚度。

绝缘体层120可为结晶或非结晶氧化物或氮化物。在一个实施例中，绝缘体层120为氧化物，例如氧化硅。在另一个实施例中，绝缘体层120为氮化物，例如氮化硅或氮化硼。在又一个实施例中，绝缘体层120为氧化硅及氮化硼以任意顺序的多层堆叠。

操作衬底110及硅锗合金层130可具有相同或不同的晶向。例如，操作衬底110和/或该硅锗层的晶向可为{100}、{110}或{111}。本申请中可使用除具体提到的那些以外的其它晶向。操作衬底110可为单晶半导体材料、多晶材料或非晶材料。典型地，硅锗合金层130为单晶硅锗合金。

例如，利用注氧分离(sepration-by-implanted-oxygen；simox)技术可形成绝缘体上硅锗衬底，或者可使用层转移技术。当使用层转移制程时，在将两个半导体晶圆结合在一起以后可执行可选薄化步骤。该薄化步骤将该硅锗层的厚度降低为具有更理想的厚度的层。

在另一个例子中，该sgoi衬底可通过首先提供绝缘体上硅(silicon-on-insulator；soi)衬底来形成。在该soi衬底的硅层上可外延形成(也就是生长或沉积)具有特定锗含量的牺牲硅锗合金层。接着，可执行热缩合制程来提供该sgoi衬底，其被用于提供该示例半导体结构。热缩合包括在氧化环境中且在800℃至1300℃的温度下加热。热缩合使来自该牺牲硅锗合金的锗扩散进入该soi层的硅层，从而将该硅层转换为上述硅锗合金层。

在一些实施例中，硅锗合金层130的厚度为10纳米至100纳米。也可使用小于或大于上述厚度范围的其它厚度。绝缘体层120通常具有1纳米至200纳米的厚度。也可使用小于或大于上述厚度范围的其它厚度作为绝缘体层120的厚度。操作衬底110的厚度对于本申请不重要。

sige层130可包括应变层、松弛层、或其组合。例如，在松弛si1-xgex结构上所生长的压缩应变si1-ygey(y>x)可为特定晶体管架构提供增强的空穴迁移率。应变sige层可为压缩或拉伸。在实施例中，sige层130的锗含量可为40至80原子％锗。

作为sige的替代的是其它高质量结晶半导体材料，其与该iii-v族材料具有良好的晶格匹配及cte匹配，且其可相对该iii-v族材料选择性蚀刻。在实施例中，晶格失配及热膨胀系数(coefficientofthermalexpansion；cte)失配分别小于10％。于沉积时，iii-v族半导体层200可包括本征iii-v族材料。iii-v族半导体层200可为外延层。外延生长可通过使用mbe(分子束外延)制程、电子束制程、金属有机化学气相沉积(metalorganicchemicalvapordeposition；mocvd)制程、金属有机气相外延(metalorganicvaporphaseepitaxy；movpe)制程、或脉冲激光沉积(pulsedlaserdeposition；pld)制程执行。也可采用本领域普通技术人员所了解的替代沉积方法。示例iii-v族层材料包括gaas、gap、gan、gaalas、ingaas、inalas、inp、以及inas(例如a＝6.058a)。

如图2所示，将该iii-v族半导体层/sige堆叠图案化为鳍片300，在其上方形成共形、牺牲介电层400，例如介电金属氧化物(例如al2o3)(图3)。

用以定义鳍片300的该图案化制程可包括光刻及蚀刻。光刻包括在将要被图案化的材料或材料堆叠的顶部形成光阻材料(未显示)。在本申请中，该光阻材料形成于iii-v族半导体层200的顶部。该光阻材料可包括正色调光阻组合物、负色调光阻组合物或混合色调光阻组合物。该光阻材料可通过沉积制程例如旋涂形成。在形成该光阻材料以后，该沉积光阻材料经受辐射图案。接着，利用传统的光阻显影剂显影该曝光光阻材料。然后，利用至少一个图案转移蚀刻制程将该图案化光阻材料所提供的图案转移至下方的一个或多个材料层(也就是iii-v族半导体层/sige堆叠)。典型地，该至少一个图案转移蚀刻制程包括非等向性蚀刻。在一个实施例中，可使用干式蚀刻制程，例如反应离子蚀刻(reactiveionetching；rie)。在另一个实施例中，可使用化学蚀刻剂。在又一个实施例中，可使用干式蚀刻与湿式蚀刻的组合。

在另一个实施例中，该图案化制程可包括侧壁图像转移(sidewallimagetransfer；sit)制程。该sit制程包括在将要被图案化的材料或材料层(也就是iii-v族半导体层/sige堆叠)的顶部形成芯轴材料层(未显示)。该芯轴材料层可包括在后续执行的蚀刻制程期间可自该结构选择性移除的任意材料(半导体、介电或导电)。在一个实施例中，该芯轴材料层可由非晶硅或多晶硅组成。在另一个实施例中，该芯轴材料层可由金属例如al、w或cu组成。该芯轴材料层可例如通过化学气相沉积或等离子体增强型化学气相沉积形成。在沉积该芯轴材料层以后，通过光刻及蚀刻可图案化该芯轴材料层，以在该结构的最顶部表面上形成多个芯轴结构(也未显示)。

通过在各芯轴结构的各侧壁上形成介电间隙壁来继续该sit制程。该介电间隙壁可通过沉积介电间隙壁材料并接着蚀刻该沉积介电间隙壁材料来形成。该介电间隙壁材料可包括任意介电间隙壁材料，例如二氧化硅、氮化硅或介电金属氧化物。可用于设置该介电间隙壁材料的沉积制程的例子包括例如化学气相沉积(chemicalvapordeposition；cvd)、等离子体增强型化学气相沉积(plasmaenhancedchemicalvapordeposition；pecvd)、或原子层沉积(atomiclayerdeposition；ald)。用于设置该介电间隙壁的蚀刻的例子包括任意蚀刻制程，例如反应离子蚀刻。

在形成该介电间隙壁以后，通过移除各芯轴结构来继续该sit制程。各芯轴结构可通过选择性移除该芯轴材料的蚀刻制程移除。在该芯轴结构移除以后，接着将该介电间隙壁所提供的图案转移至下方材料或材料层中，从而继续该sit制程。该图案转移可通过使用至少一个蚀刻制程实现。可用以转移该图案的蚀刻制程的例子可包括干式蚀刻(也就是反应离子蚀刻、等离子体蚀刻、以及离子束蚀刻或激光烧蚀)和/或化学湿式蚀刻制程。在一个例子中，用以转移该图案的该蚀刻制程可包括一个或多个反应离子蚀刻步骤。在完成该图案转移以后，通过自该结构移除该介电间隙壁来结束该sit制程。各介电间隙壁可通过蚀刻或平坦化制程移除。

本文中所用的“鳍片”是指邻接的半导体材料，在本案中为iii-v族半导体层/sige堆叠，且包括相互平行的一对垂直侧壁。如本文中所使用的那样，如果存在垂直平面，一表面偏离该平面不超过该表面的三倍均方根粗糙度，则该表面是“垂直的”。在本申请的一个实施例中，各鳍片具有10纳米至100纳米的高度以及4纳米至30纳米的宽度。也可使用小于或大于上述范围的其它高度及宽度。在包括多个鳍片的结构中，各鳍片与其最近鳍片隔开20纳米至100纳米的间距。这样的多个鳍片通常相互平行取向。如图所示，各iii-v族半导体层/sige鳍片具有直接设于绝缘体层120的顶部表面上的底部表面。

因此，如图2及3中的侧视图所示，鳍片300自下而上包括sige层130的剩余部分以及iii-v族层200的剩余部分。牺牲介电层400可在鳍片300的顶部表面及侧壁表面上方以及绝缘体层120的暴露表面上方通过沉积制程例如化学气相沉积或等离子体增强型化学气相沉积形成。

接着，执行后栅极替代金属栅极(replacementmetalgate；rmg)制程。这包括在该牺牲介电层上方形成牺牲栅极层，并接着将该牺牲介电层及该牺牲栅极层图案化成牺牲栅极结构。该牺牲栅极层可通过使用传统沉积制程形成，例如cvd或pecvd。该图案化可通过如上定义的光刻及蚀刻执行。该牺牲栅极层可包括多晶硅。

在该牺牲栅极层上方形成介电间隙壁500及层间介电(interlayerdielectric；ild)层600并接着将其平坦化回该牺牲栅极结构的高度，然后移除该牺牲栅极结构。图4中显示具有定义开口700的所得架构。示例介电间隙壁材料包括但不限于介电氮化物及介电氧化物。在一个实施例中，该介电间隙壁由氮化硅组成。该介电间隙壁的厚度可为3纳米至100纳米，不过也可采用更小及更大的厚度。

仍参照图4，执行非等向性蚀刻以移除该介电间隙壁材料的水平部分。该非等向性蚀刻可为例如反应离子蚀刻(rie)。如下面进一步所述，介电间隙壁500的剩余垂直部分构成栅极堆叠(800、820)的侧壁上的栅极间隙壁。栅极堆叠(800、820)与介电间隙壁500一起定义栅极结构。

ild层600可包括任意介电材料，包括例如氧化物、氮化物或氧氮化物。在一个实施例中，ild层600包括二氧化硅。ild层600可例如通过cvd或旋涂形成。ild层600可为自平坦化，或者ild600的顶部表面可例如通过化学机械平坦化(chemicalmechanicalplanarization；cmp)而被平坦化。

要注意，开口700将被用以定义本申请的所得tfet的沟道区。要了解的是，作为所述后栅极流程的替代，所揭示的纳米线tfet可通过使用先栅极流程制造。

开口700内未被层间介电质600掩盖的sige层130经选择性蚀刻以形成系留(悬挂)iii-v族纳米线202。例如，可使用包括hcl的湿式蚀刻来选择性蚀刻sige并形成隧道132。隧道132在上方及下方分别被系留iii-v族纳米线202及绝缘层120限制，并在横向被sige层130限制。因此，如图5中所示，在开口700内，沿其周边暴露系留纳米线202。在开口700的外部，该纳米线被固定于sige层130与层间介电质600之间。

系留纳米线202的暴露表面可通过例如在氢中退火来平滑。系留纳米线202沿垂直于其长度的平面可具有矩形或非矩形垂直剖面形状。例如，纳米线202可具有圆形或椭圆形垂直剖面形状。可执行氧化制程以将该纳米线直径降低至想要的尺寸。在实施例中，系留纳米线202具有在40至100纳米范围内的剖面尺寸，不过可使用更大及更小的尺寸。

请参照图6，在开口700内连续沉积高k介电质800及栅极导体820，以形成包覆纳米线202的暴露部分的栅极堆叠。该装置具有gaa几何结构。在一些实施例中，栅极导体820包括沉积于高k介电质800上的功函数金属、以及沉积于该功函数金属上的填充金属。可使用共形沉积制程例如原子层沉积(ald)或化学气相沉积(cvd)制程来沉积该高k介电质、功函数金属，以及填充金属。

在实施例中，高k介电材料具有至少4的介电常数。示例高k介电材料包括但不限于hfo2、zro2、la2o3、al2o3、tio2、srtio3、laalo3、y2o3、hfoxny、zroxny、la2oxny、al2oxny、tioxny、srtioxny、laaloxny、y2oxny、其硅化物、及其合金。各x值独立为0.5至3，且各y值独立为0至2。

示例功函数金属包括氮化钛(例如tin)及碳化铝钛(例如tialc)。示例填充金属为铝(al)及钨(w)，不过可使用任意合适的导电材料。介电间隙壁500邻近该栅极。该栅极介电质厚度可在0.9纳米至6纳米范围内，不过可使用更小及更大的厚度。该栅极电极层的厚度可为100纳米至500纳米，不过可使用更小及更大的厚度。

移除层间介电质600，以暴露不被介电间隙壁500、高k介电质800及栅极导体820覆盖的纳米线202的部分。随后，纳米线202的该暴露部分经处理以包括该发明tfet的源区及漏区。在图7中所示的实施例中，元件240是指该发明tfet结构的源极侧，而元件260是指该发明tfet结构的漏极侧。在一个实施例中，该源区及漏区可经离子注入以形成相应p型及n型源区及漏区。为在各该源区及该漏区中注入离子，可在离子注入之前，在该栅极及相对区上方形成保护掩膜。可用p型掺杂物例如be、mg、zn、cd、si或ge掺杂源区。可用n型掺杂物例如s、se、te、si或ge掺杂漏区。

在另一个实施例中，凹入源区204s及漏区204d至sige层130，接着在各区中再生长掺杂(例如p型)iii-v族材料(图7)。在这样的方法中，初始在各该源区及漏区中同时沉积p型材料。接着，如图8及9中所示，使用掩膜900遮挡源区204s，以蚀刻掉漏区204d并再生长n型iii-v族材料于漏区206d中。

请参照图7，通过第一选择性外延生长制程邻近栅极结构(800、820、500)的第一侧形成第一外延半导体区204s。第一外延半导体区204s在其第一端与相邻纳米线202结合。术语“外延生长和/或沉积”是指在半导体材料的沉积表面上生长半导体材料，其中，所生长的半导体材料与该沉积表面的半导体材料具有相同(或几乎相同)的结晶特性。

通过第二选择性外延生长制程邻近栅极结构(800、820、500)的第二侧形成第二外延半导体区206d。第二外延半导体区206d在其第二端与相邻纳米线202结合。对于纳米线fet，第一外延半导体区204s可充当源区且第二外延半导体去206d可充当漏区。由于直接带隙及较高的隧穿效率，iii-v族半导体材料是纳米线tfet的源区及漏区的优选材料。

该源区及漏区一经形成，即可通过例如激光或闪光退火来活化该掺杂。在移除掩膜900并沉积层间介电质600以后，接着可使用化学机械抛光以例如将该结构平坦化回该金属填充物的高度。如图10中所示，该结构包括水平p-i-n单纳米线异质结tfet。本文中所使用的异质结是发生于不同结晶半导体的两个层或区之间的界面。与同质结相反，这些半导体材料具有不相等的带隙。

在实施例中，在各该源区及漏区中的该再形成iii-v族材料与纳米线202邻接。在实施例中，在该源区及漏区中的该再形成iii-v族材料具有与该沟道区中的纳米线202的相应顶部表面及底部表面为共面的顶部表面及底部表面的其中一者或两者。该沟道区是位于功能栅极结构800、820、500下方的p型源区204s与n型漏区206d之间的纳米线202的部分。

所揭示的tfet呈现高电流、陡亚阈值斜率以及良好静电，且除可以强大的、大批量的制程制造以外，其有望降低大规模集成电路(large-scaleintegratedcircuit；lsi)的功率消耗。

除非上下文中另外明确指出，否则本文中所使用的单数形式“一个”以及“该”包括复数形式。因此，除非上下文中另外明确指出，否则例如所提到的“介电层”包括具有两个或更多此类“介电层”的例子。

除非另外明确指出，否则本文中所阐述的任意方法并不意图被解释为需要以特定顺序执行其步骤。相应地，若方法权利要求没有实际叙述其步骤将要遵循的顺序或者没有在权利要求或说明中另外具体陈述该些步骤限于特定的顺序，则不意图推定任意特定的顺序。在任意一个权利要求中任意叙述的单个或多个特征或态样可与任意其它一个或多个权利要求中的任意其它叙述特征或态样组合或交换。

本文中所使用的层或区设于衬底或其它层上方是指形成于该衬底或层的表面上方或与其接触。若提到或叙述层设于衬底或其它层上方，则意指在该层与该衬底之间可选择存在中间结构层。

尽管可通过使用连接词“包括”来揭示特定实施例的各种特征、元件或步骤，但应当理解，其隐含了包括可通过使用连接词“由...组成”或“基本由...组成”说明的那些的替代实施例。因此，例如，包括本征iii-v族材料的纳米线沟道的隐含替代实施例包括纳米线沟道基本由本征iii-v族材料组成的实施例以及纳米线沟道由本征iii-v族材料组成的实施例。

本领域的技术人员将很清楚，可对本发明作各种修改及变更而不背离本发明的精神及范围。由于包含本发明的精神及实质的所揭示实施例的修改、组合、子组合及变更可发生于本领域的技术人员，因此，本发明应当被解释为包括所附权利要求及其等同的范围内的全部。