沟槽型超级结及其制造方法与流程

本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽型超级结；本发明还涉及一种沟槽型超级结的制造方法。

背景技术：

超级结为由形成于半导体衬底中的交替排列的P型薄层也称P型柱(Pillar)和N型薄层也称N型柱组成，利用P型薄层和N型薄层完成匹配形成的耗尽层来支持反向耐压同时保持较小的导通电阻。

超级结的PN间隔的Pillar结构是超级结的最大特点。现有制作PN间隔的pillar结构主要有两种方法，一种是通过多次外延以及离子注入的方法获得，另一种是通过深沟槽刻蚀以及外延(EPI)填充的方式来制作。后一种方法即为沟槽型超级结的制造方法，这种方法是通过沟槽工艺制作超级结器件，需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(EPIFilling)的方式在刻出的沟槽上填充P型掺杂的硅外延。在沟槽的刻蚀中，同一半导体衬底中的不同区域的沟槽的形貌并不完全相同，而超级结器件的反向击穿电压受沟槽的形貌影响非常大，使得同一晶圆上的超级结器件的反向击穿电压的均匀性较差。

技术实现要素：

本发明所要解决的技术问题是提供一种沟槽型超级结，能提高超级结器件的反向击穿电压的面内均匀性。为此，本发明还提供一种沟槽型超级结的制造方法。

为解决上述技术问题，本发明提供的沟槽型超级结包括：

多个形成于第一导电类型外延层中的沟槽，所述第一导电类型外延层形成于半导体衬底表面，各所述沟槽采用相同的光刻刻蚀工艺形成，各所述沟槽的开口尺寸和侧面倾斜角度存在有所述光刻刻蚀工艺引起的误差，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面内的各所述沟槽之间存在体积差异。

各所述沟槽中填充有第二导电类型的第一外延层，各所述沟槽的所述第一外延层同时形成，所述第一外延层将体积最小的所述沟槽趋于完全填满，在所述第一外延层未完全填充的所述沟槽中还填充有第二外延层，所述第二外延层叠加于所述第一外延层的表面并将各所述沟槽完全填满。

由填充于各所述沟槽中的所述第一外延层和所述第二外延层组成第二导电类型薄层，由各所述沟槽之间的所述第一导电类型外延层组成第一导电类型薄层，由所述第一导电类型薄层和所述第二导电类型薄层交替排列组成超级结。

所述第二外延层为不掺杂或进行掺杂浓度小于所述第一外延层的第二导电类型掺杂，所述第二外延层和所述第一外延层的掺杂不同使得所述第二导电类型薄层的总掺杂量由所述第一外延层决定，从而降低各所述沟槽的体积差异对所述超级结的击穿电压的影响从而使所述超级结的击穿电压的面内均匀性提高。

进一步的改进是，所述半导体衬底为硅衬底，所述第一导电类型外延层、所述第一外延层和所述第二外延层都为硅外延层。

进一步的改进是，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面内的各所述沟槽之间存在体积差异且体积差异最大值为1％～20％。

进一步的改进是，所述第一外延层将体积最小的所述沟槽趋于完全填满为所述第一外延层将体积最小的所述沟槽的70％～100％的体积填满。

进一步的改进是，所述第一外延层将体积最小的所述沟槽完全填满。

进一步的改进是，第一导电类型为N型，第二导电类型为P型；所述半导体衬底为N型重掺杂。

进一步的改进是，第一导电类型为P型，第二导电类型为N型。

为解决上述技术问题，本发明提供的沟槽型超级结的制造方法包括如下步骤：

步骤一、提供一半导体衬底，在所述半导体衬底表面形成有第一导电类型外延层。

步骤二、采用光刻刻蚀工艺对所述第一导电类型外延层进行刻蚀形成多个沟槽；各所述沟槽的开口尺寸和侧面倾斜角度存在有所述光刻刻蚀工艺引起的误差，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面内的各所述沟槽之间存在体积差异。

步骤三、对所述沟槽进行外延层填充，所述外延层填充工艺包括：

步骤31、进行第一次外延填充在各所述沟槽中填充第二导电类型的第一外延层，所述第一外延层将体积最小的所述沟槽趋于完全填满。

步骤32、进行第二次外延填充在未被所述第一外延层完全填充的所述沟槽中填充第二外延层，所述第二外延层叠加于所述第一外延层的表面并将各所述沟槽完全填满。

由填充于各所述沟槽中的所述第一外延层和所述第二外延层组成第二导电类型薄层，由各所述沟槽之间的所述第一导电类型外延层组成第一导电类型薄层，由所述第一导电类型薄层和所述第二导电类型薄层交替排列组成超级结。

所述第二外延层为不掺杂或进行掺杂浓度小于所述第一外延层的第二导电类型掺杂，所述第二外延层和所述第一外延层的掺杂不同使得所述第二导电类型薄层的总掺杂量由所述第一外延层决定，从而降低各所述沟槽的体积差异对所述超级结的击穿电压的影响从而使所述超级结的击穿电压的面内均匀性提高。

进一步的改进是，所述半导体衬底为硅衬底，所述第一导电类型外延层、所述第一外延层和所述第二外延层都为硅外延层。

进一步的改进是，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面内的各所述沟槽之间存在体积差异且体积差异最大值为1％～20％。

进一步的改进是，所述第一外延层将体积最小的所述沟槽趋于完全填满为所述第一外延层将体积最小的所述沟槽的70％～100％的体积填满。

进一步的改进是，所述第一外延层将体积最小的所述沟槽完全填满。

进一步的改进是，步骤31的所述第一次外延填充和步骤32的所述第二次外延填充连续进行，所述第二次外延填充和所述第一次外延填充的区别之处为在所述第二次外延填充中关闭了第二导电类型的掺杂气体或减少了第二导电类型的掺杂气体的流量。

进一步的改进是，步骤32完成之后还包括进行化学机械研磨工艺(CMP)，所述化学机械研磨工艺将各所述沟槽外的所述第一导电类型外延层表面的所述第二外延层和所述第一外延层都去除。

进一步的改进是，第一导电类型为N型，第二导电类型为P型；所述半导体衬底为N型重掺杂。

进一步的改进是，第一导电类型为P型，第二导电类型为N型。

本发明通过对填充于沟槽中的外延层进行设置，其中第一外延层将体积最小的沟槽趋于完全填满，第二外延层将未填满的沟槽完全填充，利用第一外延层和第二外延层的掺杂浓度的不同使得第二导电类型薄层的总掺杂量由第一外延层决定，从而降低各沟槽的体积差异对超级结的击穿电压的影响从而使超级结的击穿电压的面内均匀性提高。

本发明仅需对第一外延层和第二外延层的掺杂浓度进行调节即可实现超级结的击穿电压的面内均匀性提高，第一外延层和第二外延层能够实现连续外延生长，仅需将第一外延层将体积最小的沟槽趋于完全填满之后关掉或减小掺杂气体的流量即可实现，所以本发明的工艺简单，对超级结工艺平台的量产化有着重要的意义。

另外，由光刻刻蚀工艺的误差造成的沟槽的体积差异的分布在实际工艺中不容易统计，也即体积大的沟槽不一定固定在一个区域，而体积小的沟槽也不一定固定在另一个区域，故沟槽的各种不同体积的分布具有复杂性。本发明通过利用第一外延层决定第二导电类型薄层的总掺杂量，从而能够消除沟槽的体积差异对第二导电类型薄层的总掺杂量的影响，而且，本发明的第一外延层的生长厚度仅是根据较小体积的沟槽进行设定，和沟槽的体积分布无关，本发明能够实现精确控制且工艺简单并且稳定。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有沟槽型超级结的结构示意图；

图2A是现有沟槽型超级结中P型柱的体积较小的区域的结构示意图；

图2B是现有沟槽型超级结中P型柱的体积较大的区域的结构示意图；

图3是现有沟槽型超级结的工艺失配引起的击穿电压偏移的曲线示意图；

图4A是本发明实施例沟槽型超级结中P型柱的体积较小的区域的结构示意图；

图4B是本发明实施例沟槽型超级结中P型柱的体积较大的区域的结构示意图；

图5是本发明实施例沟槽型超级结的工艺失配引起的击穿电压偏移的曲线示意图；

图6A是本发明实施例沟槽型超级结制造方法中第一次外延填充后P型柱的体积较小的区域的结构示意图；

图6B是本发明实施例沟槽型超级结制造方法中第一次外延填充后P型柱的体积较大的区域的结构示意图。

具体实施方式

在说明本发明实施例之前，先介绍一下现有沟槽型超级结器件的工艺失配对击穿电压的影响：

如图1所示，是现有沟槽型超级结的结构示意图；在N型半导体衬底如硅衬底101的表面形成有N型外延层102，在N型外延层102中形成有多个沟槽并在各沟槽中填充有P型外延层103，由填充于各沟槽中的P型外延层103组成P型薄层即P型柱103，由各P型薄层103之间的N型外延层102组成N型薄层。图1所示结构中表示了超级结由多个交替排列的N型薄层和P型薄层103组成。图1中显示了多个N型薄层和P型薄层103的交替排列结构。

在通过深沟槽刻蚀及填充工艺方案来制作超级结器件时，由于器件反向击穿电压对于P型区即P型薄层103和N型区即N型薄层的总掺杂量匹配非常敏感，所以精确控制两个区域的掺杂总量是非常关键的。但是在实际工艺中，由于光刻以及刻蚀带来的沟槽开口尺寸和角度总是存在面内差异，所以P型区域和N型区域总是难以在面内同时达到最佳匹配，从而导致较差的反向击穿电压面内分布。也即，在实际工艺中，P型薄层103的沟槽是通过光刻刻蚀工艺形成，光刻刻蚀工艺具有一定的误差，使得同一半导体衬底101的不同区域处的沟槽的尺寸会不同如沟槽的宽度和侧面倾角会不同，从而会使得各P型薄层103的体积不同。如图2A所示，是现有沟槽型超级结中P型柱的体积较小的区域的结构示意图；如图2B所示，是现有沟槽型超级结中P型柱的体积较大的区域的结构示意图；比较图2A和图2B所示可知，P型薄层103a的体积小于P型薄层103b的体积。

为方便起见，这里将CD即光刻工艺定义的沟槽开口尺寸即宽度和角度引起的P型柱的体积变化统一在CD变化中进行分析。在一般工艺中，由于深沟槽开口尺寸以及深沟槽倾斜角度带来的P型区域体积差异10％是比较常见的表现，归一化为CD的影响后，例如对于4μm CD的深沟槽，面内差异在约0.4μm。

当同一片晶圆(wafer)即呈圆片结构的硅衬底101上的深沟槽存在如上所述10％差异时，对于PN匹配来说，PN匹配即为P型薄层和N型薄层的P型和N型杂质的匹配，由于P区域体积增大10％的同时N区域体积会缩小10％，所以带来的匹配差异在约为20％。假设外延填充(EPI Filling)面内均匀性控制较好，那么根据匹配二次曲线，如图3所示，两个区域即P型柱体积较大和较小的区域的反向击穿电压存在非常大的差异，现说明如下：

图3中的横坐标为归一化到CD尺寸的工艺失配，纵坐标为击穿电压，曲线201、202和203分别对应于不同掺杂浓度的N型外延层102的击穿电压随工艺失配变化的曲线，由于N型外延层102的掺杂浓度和电阻率相对应，现以电阻率说明掺杂浓度，曲线201的电阻率为1.5ohm·cm，曲线202的电阻率为1.2ohm·cm，曲线203的电阻率为1.0ohm·cm，可以看出曲线201、202和203具有相似的结构。现以N型外延层102的掺杂浓度为1.2ohm-cm即曲线202,步进(Pitch)为9μm为例说明,步进为沟槽的宽度和间距的和，当较大沟槽区域处于最佳匹配时BV约为750V，而此时较小沟槽区域BV尚处于约400V，面内Range超过300V，也即标记204所对应的圆圈处为较大沟槽且将该处设置为最佳匹配，标记205所对应的圆圈处为较小沟槽，由于较大沟槽处为最佳匹配，故较小沟槽处会有约-20％的工艺失配，所以击穿电压会降低。而如果将标记204所对应的圆圈处设置为较小沟槽区域且将较小沟槽区域设置为最佳匹配并使其击穿电压达到750V，这时较大沟槽区域的会约有+20％的工艺失配，较大沟槽区域的P型掺杂总量会过浓，BV已经掉到约500V。所以现有沟槽型超级结的击穿电压的面内均匀性难以改善，基本不具备可生产性。为了提高面内均匀性，申请人做过如下改进：首先研究深沟槽形貌的面内分布差异，然后通过主动控制光刻CD补偿来改善深沟槽体积面内均匀性，从而达到改善器件击穿电压面内均匀性的目的。但是该方法的适用范围有限，仅在区域分布简单时能取得较好效果；对于面内分布较复杂的情况，则需要精确掌握面内分布，主动补偿非常难以精确实现，改善不仅难以控制，而且难以稳定，对于击穿电压的面内均匀性改善效果不明显。

如图4A所示，是本发明实施例沟槽型超级结中P型柱的体积较小的区域的结构示意图；如图4B所示，是本发明实施例沟槽型超级结中P型柱的体积较大的区域的结构示意图；本发明实施例沟槽型超级结包括：

多个形成于第一导电类型外延层2中的沟槽，所述第一导电类型外延层2形成于半导体衬底1表面，各所述沟槽采用相同的光刻刻蚀工艺形成，各所述沟槽的开口尺寸和侧面倾斜角度存在有所述光刻刻蚀工艺引起的误差，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底1面内的各所述沟槽之间存在体积差异。图4A中以标记3a表示体积最小的沟槽，图4B中以标记3b表示体积较大的沟槽。

各所述沟槽中填充有第二导电类型的第一外延层4a，各所述沟槽的所述第一外延层4a同时形成，所述第一外延层4a将体积最小的所述沟槽3a趋于完全填满，在所述第一外延层4a未完全填充的所述沟槽3b中还填充有第二外延层4b，所述第二外延层4b叠加于所述第一外延层4a的表面并将各所述沟槽完全填满。

由填充于各所述沟槽中的所述第一外延层4a和所述第二外延层4b组成第二导电类型薄层，由各所述沟槽之间的所述第一导电类型外延层2组成第一导电类型薄层，由所述第一导电类型薄层和所述第二导电类型薄层交替排列组成超级结。

所述第二外延层4b为不掺杂或进行掺杂浓度小于所述第一外延层4a的第二导电类型掺杂，所述第二外延层4b和所述第一外延层4a的掺杂不同使得所述第二导电类型薄层的总掺杂量由所述第一外延层4a决定，从而降低各所述沟槽的体积差异对所述超级结的击穿电压的影响从而使所述超级结的击穿电压的面内均匀性提高。

本发明实施例中，所述半导体衬底1为硅衬底，所述第一导电类型外延层2、所述第一外延层4a和所述第二外延层4b都为硅外延层。

各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底1面内的各所述沟槽之间存在体积差异；根据不同的工艺水平，体积差异最大值为1％～20％；本发明实施例中以最大值为10％的体积差异进行说明。

所述第一外延层4a将体积最小的所述沟槽趋于完全填满为所述第一外延层4a将体积最小的所述沟槽的70％～100％的体积填满。较佳为，所述第一外延层4a将体积最小的所述沟槽完全填满。

本发明实施例中，第一导电类型为N型，第二导电类型为P型；所述半导体衬底1为N型重掺杂。在其它实施例中也能为：第一导电类型为P型，第二导电类型为N型。

本发明实施例沟槽型超级结的制造方法，其特征在于，包括如下步骤：

步骤一、如图6A所示，提供一半导体衬底1，在所述半导体衬底1表面形成有第一导电类型外延层2。较佳为，所述半导体衬底1为硅衬底，所述第一导电类型外延层2、

步骤二、采用光刻刻蚀工艺对所述第一导电类型外延层2进行刻蚀形成多个沟槽；各所述沟槽的开口尺寸和侧面倾斜角度存在有所述光刻刻蚀工艺引起的误差，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面内的各所述沟槽之间存在体积差异。图6A中以标记3a表示体积最小的沟槽，图6B中以标记3b表示体积较大的沟槽。本发明实施例方法中，各所述沟槽的开口尺寸和侧面倾斜角度的误差使得同一所述半导体衬底面1内的各所述沟槽之间存在体积差异且体积差异最大值为1％～20％。本发明实施例方法中以10％的体积差异进行说明。

较佳为，在进行光刻刻蚀之前还包括在半导体衬底1的表面形成硬质掩模层5的步骤，硬质掩模层5为氧化硅或氮化硅。光刻定义出沟槽区域之后，先对硬质掩模层5进行刻蚀，之后在对底部的所述第一导电类型外延层2进行刻蚀。

步骤三、对所述沟槽进行外延层填充，所述外延层填充工艺包括：

步骤31、进行第一次外延填充在各所述沟槽中填充第二导电类型的第一外延层4a，所述第一外延层4a将体积最小的所述沟槽3a趋于完全填满。

步骤32、进行第二次外延填充在未被所述第一外延层4a完全填充的所述沟槽3b中填充第二外延层4b，所述第二外延层4b叠加于所述第一外延层4a的表面并将各所述沟槽完全填满。

较佳为，所述第一外延层4a和所述第二外延层4b都为硅外延层。

步骤31的所述第一次外延填充和步骤32的所述第二次外延填充连续进行，所述第二次外延填充和所述第一次外延填充的区别之处为在所述第二次外延填充中关闭了第二导电类型的掺杂气体或减少了第二导电类型的掺杂气体的流量。

所述第一外延层4a将体积最小的所述沟槽趋于完全填满为所述第一外延层4a将体积最小的所述沟槽的70％～100％的体积填满。较佳为，所述第一外延层4a将体积最小的所述沟槽完全填满。

由填充于各所述沟槽中的所述第一外延层4a和所述第二外延层4b组成第二导电类型薄层，由各所述沟槽之间的所述第一导电类型外延层2组成第一导电类型薄层，由所述第一导电类型薄层和所述第二导电类型薄层交替排列组成超级结。

所述第二外延层4b为不掺杂或进行掺杂浓度小于所述第一外延层4a的第二导电类型掺杂，所述第二外延层4b和所述第一外延层4a的掺杂不同使得所述第二导电类型薄层的总掺杂量由所述第一外延层4a决定，从而降低各所述沟槽的体积差异对所述超级结的击穿电压的影响从而使所述超级结的击穿电压的面内均匀性提高。

之后,还包括进行化学机械研磨工艺，所述化学机械研磨工艺将各所述沟槽外的所述第一导电类型外延层2表面的所述第二外延层4b和所述第一外延层4a都去除。

本发明实施例方法中，第一导电类型为N型，第二导电类型为P型；所述半导体衬底1为N型重掺杂。在其它实施例方法中也能为：第一导电类型为P型，第二导电类型为N型。

本发明实施例中，所述第一外延层4a和所述第二外延层4b的外延填充工艺是完全连续的，仅需在填充到一定时间后减少或关闭掺杂气体的流量即可实现，即在外延生长在所述第一外延层4a所需厚度的时间后减少或关闭掺杂气体的流量即可实现，也即本发明实施例实现了基于时间控制各P型薄层的总体掺杂浓度而非通过沟槽的体积控制各P型薄层的总体掺杂浓度，也即本发明实施例实现了各P型薄层的总掺杂量和各沟槽的体积无关，成功摆脱由于刻蚀带来的深沟槽体积差异对P型柱的总掺杂量的影响，从而能够消除各沟槽的体积差异对器件的BV即击穿电压的影响，从而本发明实施例能在不增加任何工艺难度的情况下就能实现大幅度提升BV面内均匀性，对于超级结工艺平台的量产化有着重要的意义。

本发明实施例方法完全基于目前成熟外延(EPI)填充工艺，仅需将EPI填充工艺分为两个阶段，第一个阶段即第一次外延填充为带掺杂的P型EPI填充即填充第一外延层4a，第二阶段即第二次外延填充为不带掺杂或者带很淡掺杂的P型EPI填充即填充第二外延层4b。两个阶段的分界点以面内较小沟槽(Trench)刚好填满为最理想，略早或者略晚均可达到较好效果。第一阶段完成时，面内较小和较大Trench的填充情况分别如图6A和图6B所示。

第二阶段，以不带或很淡掺杂的P型EPI进行填充。由于此时较小Trench位置已经填满，所以将只在表面淀积P型EPI，而较大Trench处继续填入不带掺杂的P型EPI即填充第二外延层4b，直至填满为止。之后统一进行CMP表面平坦化，第二阶段完成后两个区域的断面如图4A和图4B所示。

在本发明实施例中，P型区域即P型薄层的总掺杂量完全基于第一阶段的填充时间来控制(以较小区域刚刚填满的时间为最佳)，而不是完全由Trench的体积来决定。在本发明实施例中，无论Trench体积面内如何变化，P型柱中的总掺杂量总是保持一致的。相对于采用光刻CD主动提前补正的方案，本发明实施例对P型柱的总掺杂量的均匀性的改善完全是自对准的，也即本发明实施例不需要采用光刻工艺去确定P型柱的体积差异，不管P型柱的体积大小在面内如何分布，本发明实施例方法仅需控制第一阶段的填充时间即可实现P型柱的总掺杂量的面内均匀性的改善，所以本发明实施例是完全自对准的；正因为本发明实施例是完全自对准的，所以本发明实施例根本不需要复杂的精确控制，从而能大大提高工艺的可生产性。最重要的是，本发明实施例方法不带来任何工艺难度和工艺成本的增加，仅仅在某个正确的时间点关掉掺杂气体即可。

如图5所示，是本发明实施例沟槽型超级结的工艺失配引起的击穿电压偏移的曲线示意图；和图3中一样，图5中的横坐标为归一化到CD尺寸的工艺失配，纵坐标为击穿电压，曲线301、302和303分别对应于不同掺杂浓度的N型外延层2的击穿电压随工艺失配变化的曲线，由于N型外延层2的掺杂浓度和电阻率相对应，现以电阻率说明掺杂浓度，曲线301的电阻率为1.5ohm·cm，曲线302的电阻率为1.2ohm·cm，曲线303的电阻率为1.0ohm·cm，可以看出曲线301、302和303具有相似的结构。现以N型外延层2的掺杂浓度为1.2ohm-cm即曲线302对应的掺杂浓度,步进(Pitch)为9μm为例说明：由于P-Pillar即P型柱中的总掺杂量面内完全一致。所以带来PN失配即P型薄层和N型薄层的P型掺杂和N型掺杂的失配的原因只有P型区域即P型薄层的增大而导致的N型区域即N型薄层的缩小，由于一般P区域尺寸小于N区域，在工艺水准仍为10％时，此时面内器件的失配小于10％，也即工艺失配会低于10％，而现有方法中的工艺失配约为20％。图5中虚线框304圈出来工艺失配的范围，由图5的曲线302可知，此时在单一匹配浓度下，最差BV仍在650V以上。可见，本发明实施例对于反向击穿电压BV的改善有着非常显著的作用。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。