半导体设备及其制造方法与流程

相关申请的交叉引用

通过引用将2016年3月8日提交的第2016-044528号日本专利申请所公布的包括说明书、附图、以及摘要的全部内容并入本文。

本发明涉及半导体设备及其制造方法，并且适用于例如配置有反熔丝(anti-fuse)存储单元。

背景技术：

至今为止，作为配置于半导体设备中的存储单元，已知有非易失性存储单元。作为这样的非易失性存储单元中的一种，已知有能够仅写入一次并且使用熔丝的非易失性存储单元。基于mos(金属氧化物半导体)晶体管形态的存储晶体管被用作熔丝。该存储单元被称为反熔丝存储单元。作为公开这样的半导体设备的专利文献中的一种，已知有例如专利文献1。

在所述半导体设备中，通过存储晶体管、第一选择晶体管、以及第二选择晶体管配置一个存储单元。以串联的方式电连接所述存储晶体管、第一选择晶体管、以及第二选择晶体管。字线电连接于所述存储晶体管的存储栅电极。位线电连接于所述第二选择晶体管。

通过从所述字线向所述存储栅电极施加指定电压并电介质击穿(dielectric-breaking)栅绝缘膜来执行信息的写入操作。另一方面，通过检测出从所述存储栅电极经击穿位置(其经受电介质击穿而成为电阻器)、所述第一选择晶体管、以及所述第二选择晶体管流向所述位线的电流来执行信息的读出操作。

【相关技术文献】

【专利文献】

【专利文献1】日本未经审查的第2005-504434号专利申请公布文本。

技术实现要素：

近年来，为了降低电压等目的，开发了在soi衬底的硅层中形成存储晶体管和第一选择晶体管等的半导体设备。

然而，本发明的发明人已经揭示，由于插在硅层和半导体衬底之间的埋藏式氧化膜所导致的栅耦合，难以提高信息的读出精度。

从说明书的描述和附图，可以清楚了解本发明的其它目的和新颖特征。

根据本发明的一方面，半导体设备配置有衬底、第一元件形成区域、第二元件形成区域、第一导电型沟道的存储晶体管、第一导电型沟道的第一选择晶体管、第一导电型沟道的第二选择晶体管、字线、以及位线。所述衬底具有半导体衬底和在半导体衬底上方形成的半导体层，在所述半导体衬底和所述半导体层之间插入有埋藏式绝缘膜。存储晶体管和第一选择晶体管形成在半导体层中限定的第一元件形成区域中。所述存储晶体管包括位于半导体层上方的存储栅电极，其中，在所述半导体层和所述存储栅电极之间插入有存储栅绝缘膜。所述第二选择晶体管形成在限定于衬底中的第二元件形成区域中。字线电连接于所述存储栅电极。位线电连接于所述第二选择晶体管。所述存储晶体管、所述第一选择晶体管以及所述第二选择晶体管以串联的方式电连接。通过使第一选择晶体管和第二选择晶体管进入导通(on)状态，以向字线施加第一电压，从而电介质击穿所述存储栅绝缘膜，来执行信息的写入操作。通过使第一选择晶体管和第二选择晶体管进入导通(on)状态，以向字线施加第二电压，从而检测从存储栅电极经由第一选择晶体管和第二选择晶体管流向位线的电流，来执行信息的读出操作。在向位线施加与施加到存储栅电极的第一电压的极性相反的反电压的同时，执行所述写入操作。

根据本发明的另一方面，制造半导体设备的方法包括以下步骤：提供衬底，所述衬底具有半导体衬底和在半导体衬底之上形成的半导体层，其中，在所述半导体衬底和所述半导体层之间插入有埋藏式绝缘膜；形成半导体元件，包括以下步骤：在限定于半导体层中的第一元件形成区域中，形成第一导电型沟道的存储晶体管和第一导电型沟道的第一选择晶体管，并且，在限定于衬底中的第二元件形成区域中形成第一导电型沟道的第二选择晶体管；将所述存储晶体管、所述第一选择晶体管和所述第二选择晶体管以串联的方式电连接，将字线连接于所述存储晶体管，以及，将位线连接于所述第二选择晶体管。所述半导体元件形成步骤中的所述存储晶体管形成步骤包括下述步骤：在所述半导体层上形成存储栅电极，其中，在所述半导体层和所述存储栅电极之间插入有存储栅绝缘膜；在位于设置所述存储栅电极的区域中的所述半导体层中形成第一导电型的杂质区域；在所述半导体层中形成第一导电型的存储延伸区域，以接触所述杂质区域，在所述半导体层中形成第一导电型的存储源极-漏极区域，以接触所述存储延伸区域。

根据本发明的又一方面，制造半导体设备的方法包括以下步骤：提供衬底，所述衬底具有半导体衬底和在所述半导体衬底之上形成的半导体层，其中，在所述半导体衬底和所述半导体层之间插入有埋藏式绝缘膜；形成半导体元件，包括以下步骤：在限定于所述半导体层中的第一元件形成区域中形成第一导电型沟道的存储晶体管和第一导电型沟道的第一选择晶体管，并且，在限定于所述衬底中的第二元件形成区域中形成第一导电型沟道的第二选择晶体管；将所述存储晶体管、所述第一选择晶体管和所述第二选择晶体管以串联的方式电连接，将字线连接于所述存储晶体管，以及，将位线连接于所述第二选择晶体管。在形成所述半导体元件的步骤中所述第一选择晶体管形成步骤包括：在所述半导体层的表面形成作为第一选择栅绝缘膜的绝缘膜；所述绝缘膜的表面形成作为第一选择栅电极的第二导电型的导电膜；形成硬掩膜以覆盖所述导电膜；通过所述硬掩膜作为刻蚀掩膜，对所述导电膜和所述绝缘膜进行刻蚀处理，从而通过所述第一选择栅绝缘膜形成所述第一选择栅电极；在保留覆盖所述第一选择栅电极的硬掩膜的状态下，注入第一导电型的杂质，从而在所述半导体层中形成具有第一杂质浓度的第一选择源极-漏极区域；在去除所述硬掩膜之后，通过所述第一选择栅电极作为注入掩膜，注入第一导电型的杂质，从而在所述半导体层中形成具有比所述第一杂质浓度低的第二杂质浓度的第一选择延伸区域。

根据本发明的一方面的半导体设备可以改善信息的读出精度。

根据本发明的另一方面的半导体设备制造方法，可以制造能够改善信息的读出精度的半导体设备。

根据本发明的又一方面的半导体设备制造方法，可以制造能够改善信息的读出精度的半导体设备。

附图说明

图1是根据各实施方式的半导体设备中的存储单元的等效电路图；

图2是根据实施方式1的半导体设备的剖视图；

图3是用于描述同一实施方式中的半导体设备的操作的示意剖视图；

图4是示出同一实施方式中半导体设备的写入和读出操作条件的一个示例的示意图；

图5是用于描述根据比较示例的半导体设备的操作的示意剖视图；

图6是示出根据比较示例的半导体设备的写入和读出操作条件的一个示例的示意图；

图7是各存储单元的等效电路图，用于描述根据比较示例的半导体设备中的写入操作；

图8是示出存储单元中的电位分布的示意图，用于描述根据比较示例的半导体设备的问题；

图9是示出具有寄生mos晶体管的存储单元晶体管的示意剖视图，用于描述根据比较示例的半导体设备的问题；

图10是具有寄生mos晶体管的存储单元晶体管的等效电路图，用于描述根据比较示例的半导体设备的问题；

图11是示出在同一实施方式中读出电流与累积频率分布之间的关系的第一示意图；

图12是示出在同一实施方式中读出电流与累积频率分布之间的关系的第二示意图；

图13是示出在同一实施方式中当施加写入电压时写入电流随时间变化的第一示意图；

图14是用于描述在同一实施方式中反电压可施加于位线的原因的示意图；

图15是示出在同一实施方式中读出电流与累积频率分布之间的关系与栅重叠长度(gateoverlaplength)的依赖关系的示意图；

图16是示出在同一实施方式中在执行写入操作的时候延伸耗尽层的方式的示意剖视图；

图17是示出在同一实施方式中当施加写入电压时写入电流随时间变化的第二示意图；

图18是示出在同一实施方式中半导体设备制造方法的一个过程的剖视图；

图19是示出在同一实施方式中在图18所示的过程之后执行的过程的剖视图；

图20是示出在同一实施方式中在图19所示的过程之后执行的过程的剖视图；

图21是示出在同一实施方式中在图20所示的过程之后执行的过程的剖视图；

图22是示出在同一实施方式中在图21所示的过程之后执行的过程的剖视图；

图23是示出在同一实施方式中在图22所示的过程之后执行的过程的剖视图；

图24是示出在同一实施方式中在图23所示的过程之后执行的过程的剖视图；

图25是示出在同一实施方式中在图24所示的过程之后执行的过程的剖视图；

图26是示出在同一实施方式中在图25所示的过程之后执行的过程的剖视图；

图27是示出在同一实施方式中在图26所示的过程之后执行的过程的剖视图；

图28是示出在同一实施方式中在图27所示的过程之后执行的过程的剖视图；

图29是示出在同一实施方式中在图28所示的过程之后执行的过程的剖视图；

图30是示出在同一实施方式中在图29所示的过程之后执行的过程的剖视图；

图31是示出在同一实施方式中在图30所示的过程之后执行的过程的剖视图；

图32是示出在同一实施方式中在图31所示的过程之后执行的过程的剖视图；

图33是示出在同一实施方式中在图32所示的过程之后执行的过程的剖视图；

图34是示出在同一实施方式中在图33所示的过程之后执行的过程的剖视图；

图35是示出在同一实施方式中在图34所示的过程之后执行的过程的剖视图；

图36是示出在同一实施方式中在图35所示的过程之后执行的过程的剖视图；

图37是示出在同一实施方式中在图36所示的过程之后执行的过程的剖视图；

图38是根据实施方式2的半导体设备的剖视图；

图39是用于描述在同一实施方式中半导体设备的操作的示意剖视图；

图40是用于描述在同一实施方式中存储晶体管具有寄生mos晶体管的第一示意图；

图41是用于描述在同一实施方式中存储晶体管具有寄生mos晶体管的第二示意图；

图42是示出在同一实施方式中根据半导体设备的第一示例的制造方法的一个过程的剖视图；

图43是示出在同一实施方式中在图42所示的过程之后执行的过程的剖视图；

图44是示出在同一实施方式中在图43所示的过程之后执行的过程的剖视图；

图45是示出在同一实施方式中在图43所示的过程之后执行的过程的剖视图；

图46是示出在同一实施方式中根据半导体设备的第二示例的制造方法的一个过程的剖视图；

图47是示出在同一实施方式中在图46所示的过程之后执行的过程的剖视图；

图48是示出在同一实施方式中在图47所示的过程之后执行的过程的剖视图；

图49是示出在同一实施方式中在图48所示的过程之后执行的过程的剖视图；

图50是在同一实施方式中通过根据第二示例的制造方法制造的半导体设备的剖视图；

图51是根据实施方式3的半导体设备的剖视图；

图52是用于描述在同一实施方式中半导体设备的操作的示意剖视图；

图53是用于描述在同一实施方式中选择核心晶体管的选择核心栅绝缘膜所需要的条件的示例剖视图；

图54是示出在同一实施方式中施加于选择核心栅电极的电压与栅电容之间的关系的示意图；

图55是示出在同一实施方式中半导体设备的制造方法的一个过程的剖视图；

图56是示出在同一实施方式中在图55所示的过程之后执行的过程的剖视图；

图57是示出在同一实施方式中在图56所示的过程之后执行的过程的剖视图；

图58是示出在同一实施方式中在图57所示的过程之后执行的过程的剖视图；

图59是示出在同一实施方式中在图58所示的过程之后执行的过程的剖视图；

图60是示出在同一实施方式中在图59所示的过程之后执行的过程的剖视图；

图61是示出在同一实施方式中在图60所示的过程之后执行的过程的剖视图；

图62是示出在同一实施方式中在图61所示的过程之后执行的过程的剖视图；

图63是示出在同一实施方式中在图62所示的过程之后执行的过程的剖视图；

图64是示出在同一实施方式中在图63所示的过程之后执行的过程的剖视图；

图65是示出在同一实施方式中在图64所示的过程之后执行的过程的剖视图；

图66是示出在同一实施方式中在图65所示的过程之后执行的过程的剖视图；

图67是示出在同一实施方式中在图66所示的过程之后执行的过程的剖视图；

图68是示出在同一实施方式中在图67所示的过程之后执行的过程的剖视图；以及

图69是示出在同一实施方式中在图68所示的过程之后执行的过程的剖视图。

具体实施方式

实施方式1

这里将描述设置有反熔丝存储单元的半导体设备，其中，存储栅绝缘膜的击穿效率得到改善。

(存储单元的电路)

首先将描述半导体设备中的每个存储单元的电路。如图1所示，多个存储单元mc以矩阵形式(行×列)布置，作为半导体设备afm的存储单元。顺便提及的是，为了简化附图，在图1中示出了四个存储单元mca、mcb、mcc和mcd(2行×2列)。一个存储单元mc由存储晶体管mctr和选择核心晶体管sctr(第一选择晶体管)构成。存储晶体管mctr和选择核心晶体管sctr以串联的方式电连接。此外，对以矩阵形式布置的存储器单元mc的每列设置选择体晶体管sbtr(selectionbulktransistor)(第二选择晶体管)。

在以矩阵形式布置的各存储单元mc中，布置在同一行的存储单元mc的选择核心晶体管sctr各自的栅电极与核心栅配线cgw电连接。此外，布置在同一行的存储单元mc的存储晶体管mctr的栅电极分别与字线wl电连接。例如，存储单元mca(mcc)的存储晶体管的栅电极和存储单元mcb(mcd)的存储晶体管的栅电极与字线wl1(wl2)电连接。

布置在同一列中的存储单元mc的选择核心晶体管sctr(源极-漏极区域)分别与同一列的选择体晶体管sbtr(源极-漏极区域)电连接。此外，选择体晶体管sbtr的栅电极分别与体栅配线(bulkgatewiring)bgw电连接。选择体晶体管sbtr(源极-漏极区域)分别与位线bl电连接。例如，位线bl1(bl2)电连接到第一(第二)列的选择体晶体管sbtr的源极-漏极区域。

(存储单元的结构)

接下来将描述半导体设备afm中每个存储单元的结构。将soi(silicononinsulator，绝缘体上的硅)衬底应用于根据每个实施方式的配置有存储单元的半导体设备。soi衬底包括半导体衬底bsub、埋藏式氧化物膜box和硅层soi(参见图18)。在半导体设备中设置留有硅层soi的区域(soi区域)和去除了硅层和埋藏式氧化物膜的半导体衬底bsub的区域(体区域)。

如图2所示，在半导体设备afm中，存储单元区域mcr和外围电路区域phr由浅沟槽隔离绝缘膜sti限定。选择体晶体管区域sbr限定在外围电路区域phr中。存储单元区域mcr设置在soi区域(硅层soi)中。选择体晶体管区sbr设置在体区域(半导体衬底bsub)中。

存储单元区域mcr由n沟道型存储晶体管mctr和n沟道型选择核心晶体管sctr形成。存储晶体管mctr包括存储栅电极mcge、n型延伸区域mcex以及n型源极-漏极区域mcsd。存储栅电极mcge形成在作为沟道的硅层上，在存储栅电极和硅层之间插入有存储栅绝缘膜mcgi。在实施方式1中，假设作为沟道的硅层是p型硅层mcpr。

延伸区域mcex形成于位于侧壁绝缘膜正下方的硅层的一部分。这里，如在俯视图(部分重叠)中所见，延伸区域mcex可以形成为不与存储栅电极mcge重叠。源极-漏极区域mcsd形成在硅层中(包括升高(elevated)部分)。源极-漏极区域mcsd与延伸区域mcex相接。

选择核心晶体管sctr包括选择核心栅电极scge、n型的一对延伸区域scex和n型的一对源极-漏极区域scsd。选择核心栅电极scge形成在作为沟道的p型硅层scpr之上，选择核心栅电极和p型硅层之间插入有选择核心栅绝缘膜scgi。一对延伸区域scex形成在硅层的一部分。一对源极-漏极区域scsd形成在硅层中(包括升高部分)。源极-漏极区域scsd与延伸区域scex相接。

p型阱spw形成在位于存储单元区域mcr中的半导体衬底bsub中。p型阱spw从埋藏式氧化物膜box和半导体衬底bsub之间的交界面形成到预定深度。

n沟道型选择体晶体管sbtr形成在选择体晶体管区域sbr中。选择体晶体管sbtr包括栅电极sbge、n型的一对延伸区域sbex和n型的一对源极-漏极区域sbsd。一对延伸区域sbex形成在半导体衬底bsub中。一对源极-漏极区域sbsd形成在半导体衬底bsub中。

p型阱bpw形成在位于选择体晶体管区域sbr中的半导体衬底bsub中。p型阱bpw从半导体衬底bsub的表面形成到预定深度。

存储晶体管mctr的源极-漏极区域mcsd和选择核心晶体管sctr的一对源极-漏极区scsd中的一个形成在共用区域中。存储晶体管mctr和选择核心晶体管sctr通过源极-漏极区域mcsd和一个源极-漏极区域scsd电连接。

选择核晶体管sctr的一对源极-漏极区域scsd中的另一个与选择体晶体管sbtr的一对源极-漏极区域sbsd中的一个相互电连接。位线bl电连接于选择体晶体管sbtr的一对源极-漏极区域sbsd中的另一个。因此，存储晶体管mctr、选择核心晶体管sctr以及选择体晶体管sbtr以存储晶体管mctr、选择核心晶体管sctr以及选择体晶体管sbtr的顺序串联电连接。

在外围电路区域phr中，例如，除了选择体晶体管区域sbr之外，还限定了p型核心晶体管区域pcr和n型核心晶体管区域ncr。p型核心晶体管区域pcr和n型核心晶体管区域ncr设置在soi区域(硅层)中。p型核心晶体管区域pcr由p沟道型核心晶体管pctr形成。n型核心晶体管区域ncr由n沟道型核心晶体管nctr形成。

p沟道型核心晶体管pctr包括栅电极pge、p型的一对延伸区域pex和p型的一对源极-漏极区域psd。一对延伸区域pex形成在硅层中。一对源极-漏极区域psd形成在硅层中(包括升高部分)。

n沟道型核心晶体管nctr包括栅电极nge、n型的一对延伸区域nex和n型的一对源极-漏极区域nsd。一对延伸区域nex形成在硅层中。一对源极-漏极区域nsd形成在硅层中(包括升高部分)。

位于p型核心晶体管区域pcr中的半导体衬底bsub由n型阱snw形成。n型阱snw从埋藏式氧化物膜box和半导体衬底bsub之间的交界面形成到预定深度。

位于n型核心晶体管区域ncr中的半导体衬底bsub由p型阱spw形成。p型阱spw从埋藏式氧化物膜box和半导体衬底bsub之间的交界面形成到预定深度。

层间绝缘膜ilf形成为覆盖存储晶体管mctr、选择核心晶体管sctr以及选择体晶体管sbtr等。接触孔栓sccp、sbcp和cp形成为穿过层间绝缘膜ilf。

在存储单元区域的mcr中，接触孔栓sccp与源极-漏极区域scsd电连接。在选择体晶体管区域sbr，接触孔栓sbcp与源极-漏极区域sbsd电连接。在p型核心晶体管区域pcr中，接触孔栓cp与源极-漏极区域psd电连接，在n型核心晶体管区域ncr，接触孔栓cp与源极-漏极区域nsd电连接。

配线scml、sbml、blml和ml形成于层间绝缘膜ilf之上。在存储单元区域mcr中，配线scml电连接于接触孔栓sccp。在选择体晶体管区域sbr中，配线sbml和blml电连接于源极-漏极区域sbsd。配线blml电连接于位线bl。在p型核心晶体管区域pcr中，配线ml电连接于接触孔栓cp。在n型核心晶体管区域ncr中，配线ml电连接于接触孔栓cp。

在半导体设备afm中，在配线scml、sbml、blml和ml之上根据需要形成包括多层配线mls和多层层间绝缘膜mil的多层配线结构。根据实施方式1的半导体设备afm按照如上所述的方式进行配置。

(半导体设备的操作)

接下来将对配置有上述存储单元mc的半导体设备afm的操作进行描述。图3代表性地示出了存储晶体管mctr、选择核心晶体管sctr和选择体晶体管sbtr的结构。此外，图4示出了存储单元mc中的四个(存储单元mca、mcb、mcc、和mcd)的操作条件的一个示例和等效电路图。

(写入操作)

如图3和图4所示，在以矩阵形式布置的存储单元mc(行×列)中，行分别由字线wl和核心栅配线cgw指定，并且，列分别由位线bl指定。现在假设，例如，将信息写入到四个存储单元mc中的存储单元mca。在这种情况下，在存储单元mca中，行是由字线wl1和核心栅配线cgw1指定，并且，列由位线bl1指定。

例如，将约为6.5v左右的电压(vml-p)施加到字线wl1。例如，将约为3.0v左右的电压(vsl1-p)施加到核心栅配线cgw1。例如，将约为-0.5v左右的电压(vbl-p)施加到位线bl1。关于这一电压(vbl-p)，施加与向存储栅电极mcge施加的电压极性相反的电压，作为反电压。例如，将约为1.5v左右的电压(vbg-p)施加到体栅配线bgw。

例如，将0v的电压施加到另一字线wl2。例如，将0v的电压(vsl2-p)施加到核心栅配线cgw2。将0v的电压施加到位线bl2。并且，例如，将0v的电压(vb-s)施加到存储单元区域mcr的p型阱spw和选择体晶体管区域sbr的p型阱bpw。根据这样的电压条件，存储单元mca被选定，并且，存储单元mcb、mcc和mcd分别进入非选择状态。

在选定的存储单元mca中，将约为6.5v左右的电压施加到电连接于字线wl1的存储晶体管mctr的存储栅电极mcge。并且，通过处于导通状态的选择体晶体管sbtr和选择核心晶体管sctr，存储晶体管mctr的延伸区域mcex(源极-漏极区域mcsd)的电位成为与施加到位线bl1的反电压(约-0.5v)大致相同。

因此，存储栅绝缘膜mcgi被局部电介质击穿或电介质破坏。此时，存储晶体管mctr的n型延伸区域mcex的电位变得与反电压几乎相等。因此，存储栅绝缘膜mcgi和作为沟道的p型硅层mcpr之间的交界面的电位浮动，抑制了存储栅电极mcge与所述交界面之间的电位差的下降。其结果是，可以良好地局部破坏存储栅绝缘膜mcgi。这将在后面进行详细描述。

存储栅绝缘膜被电介质破坏时所产生的大多数热空穴，经由选择核心晶体管和选择体晶体管传输通过位线bl1。存储栅绝缘膜mcgi被电介质破坏的位置成为电阻器。因此，通过电介质破坏存储栅绝缘膜mcgi向存储单元mca写入信息。

(读出操作)

现在假设，读出通过所述写入操作写入到四个存储单元mc中的存储单元mca的信息。

例如，将约为1.0v左右的电压(vml-r)施加到字线wl1。例如，将约为1.0v左右的电压(vsl-r)施加到核心栅配线cgw1。例如，将0v的电压施加到位线bl1。例如，将约为3.3v左右的电压(vbg-r)施加到体栅配线bgw。

例如，将0v的电压施加到另一字线wl2。例如，将0v的电压(vsl2-r)施加到核心栅配线cgw2。将0v的电压施加到位线bl2。另外，例如，将0v的电压(vb-s)施加到存储单元区域mcr的p型阱spw和选择体晶体管区域sbr的在p型阱bpw。根据这样的电压条件，存储单元mca被选定，并且，存储单元mcb、mcc和mcd分别进入非选择状态。

在选定的存储单元mca中，将约为1.0v左右的电压施加到电连接于字线wl1的存储晶体管mctr的存储栅电极mcge。这里，在写入信息之前存储器栅绝缘膜mcgi未被电介质击穿的状态下，通过施加到存储栅电极mcge的电压与施加到位线bl1的电压之间的电位差产生的fn(fowler-nordheim)隧道电流作为栅极漏电流流过存储栅绝缘膜mcgi。

已经流过存储栅绝缘膜mcgi的fn隧道电流经由选择体晶体管sbtr和选择核心晶体管sctr流入位线bl1。fn隧道电流被检测为读出电流。在写入信息之前，读出电流大约为微微安(picoampere)左右。

另一方面，在写入信息之后存储晶体管mctr的存储栅绝缘膜mcgi被局部电介质击穿并用作电阻器。因此，从存储栅电极mcge经该电阻器、选择体晶体管sbtr和选择核心晶体管sctr流出的读出电流大大增加(参见图4中实线所示的箭头)。读出电流大约为微安(microampere)左右。通过写入之前(off)的读出电流和写入之后(on)的读出电流的电流比(on/off)读出信息(“0”或“1”)。

在上述半导体设备afm中，存储晶体管mctr的存储栅绝缘膜mcgi通过在写入操作时施加反电压而被良好地电介质击穿或绝缘破坏。因此，可以实现读出精度的提高。这将以与根据比较示例的半导体设备进行比较的方式进行描述。

(比较示例)

在根据比较示例的半导体设备中，存储晶体管mctr、选择核心晶体管sctr和选择体晶体管sbtr的结构代表性地示于图5中。根据比较示例的半导体设备在结构上类似于图3所示的半导体设备。因此，用相同的附图标记分别标记相同的构件，并且，除非另有要求，否则不再对其重复描述。

接下来将描述根据比较示例的半导体设备afm的操作。图6示出了存储单元mc的四个存储单元(mca、mcb、mcc和mcd)的操作条件的一个示例以及等效电路图。

(写入操作)

现在假设向例如四个存储单元mc的存储单元mca写入信息。

除了施加到位线bl1的电压不同之外，写入操作与根据所述实施方式的半导体设备的写入操作相同。例如，向字线wl1施加约为6.5v左右的电压(vml-p)。例如，向核心栅配线cgw1施加约为3.0v左右的电压(vsl1-p)。向位线bl1施加0v的电压(vbl-p)。例如，向体栅配线bgw施加约为1.5v左右的电压(vbg-p)。

向字线wl2施加0v的电压。例如，将0v的电压(vsl2-p)施加到核心栅配线cgw2。将0v的电压施加到位线bl2。此外，例如，将0v的电压被施加到存储单元区域mcr的p型阱spw和选择体晶体管区域sbr的p型阱bpw。根据这样的电压条件，存储单元mca被选定，并且分别使存储单元mcb、mcc和mcd进入非选择状态。

在所选择的存储单元mca中，将约为6.5v左右的电压施加到与字线wl1电连接的存储晶体管mctr的存储栅电极mcge。此外，经由分别进入导通状态的选择体晶体管sbtr和选择核心晶体管sctr，存储晶体管mctr的延伸区域mcex(源极-漏极区域mcsd)的电位变成与施加到位线bl1的电压(0v)大致相同的电位。因此，存储栅绝缘膜mcgi被局部电介质击穿，并且其电介质击穿处用作电阻器，由此进行信息的写入。

(读出操作)

假定读出通过写入操作写入到四个存储单元mc的存储单元mca中的信息。

读出操作与根据实施方式1的半导体设备的读出操作相同。例如，将约为1.0v左右的电压(vml-r)施加到字线wl1。例如，将约为1.0v左右的电压(vs1-r)施加到核心栅配线cgw1。例如，将0v的电压施加到位线bl1。例如，将约为3.3v左右的电压(vbg-r)施加到体栅配线bgw。

例如，将0v的电压施加到另一字线wl2。例如，将0v的电压(vsl2-r)施加到核心栅配线cgw2。将0v的电压施加到位线bl2。此外，例如，将0v的电压施加到存储单元区域mcr的p型阱spw和选择体晶体管区域sbr的p型阱bpw。根据这样的电压条件，存储单元mca被选定，并且分别使存储单元mcb、mcc和mcd进入非选择状态。

在其中写入了信息的存储单元mca中的存储晶体管mctr的存储栅绝缘膜mcgi中，其局部绝缘破坏位置成为电阻器。因此，实际上读出电流从存储栅电极mcge经由所述电阻器、选择体晶体管sbtr和选择核心晶体管sctr(参考图6中的虚线箭头)流到位线bl1。根据写入之后的读出电流与基于写入之前的fn隧道电流的读出电流的比读出信息(“0”或“1”)。根据比较示例的半导体设备按照如上所述的方式进行操作。

(存储栅绝缘膜的击穿效率)

在配置有反熔丝存储单元的半导体设备afm中，当通过向存储栅电极mcge施加电压而使存储栅绝缘膜mcgi电介质击穿时产生热空穴。如图7所示，在半导体设备的电路操作方面，所产生的热空穴经由处于导通状态的选择核心晶体管sctr和选择体晶体管sbtr流入位线bl(参考实线箭头)。此时，热空穴流入形成于选择核心晶体管sctr和选择体晶体管sbtr中的每一个中的反转层(沟道区域)中。该反转层的电阻值充分高于位线bl所连接的选择体晶体管sbtr的源极-漏极区域sbsd的电阻值。

因此，像写入操作那样，在短时间的脉冲操作中，像单一晶体管的情形一样，与使热空穴不经由反转层(沟道区域)进行流动的情形相比，热空穴变得难以流入位线bl。结果，已知位线bl的电压变得难以施加到存储栅电极mcge，并且，存储器栅绝缘膜mcgi的击穿效率降低。

这里，术语“击穿效率”具有如下含义。栅绝缘膜的电介质击穿(dielectricbreakdown)通常包括完全丧失绝缘特性的硬击穿和具有一定程度的绝缘特性的软击穿。假定在硬击穿的情况下的击穿效率为100。那么，根据绝缘特性的程度，在软击穿的情况下的破坏效率为低于100的值。绝缘特性越低，击穿效率越高，绝缘特性越高，击穿效率越低。在根据比较示例的半导体设备中，击穿效率下降以使得存储栅绝缘膜的绝缘特性变高。

此外，在采用了soi衬底的半导体设备afm中，作为存储晶体管mctr中的沟道的p型硅层mcpr形成在位于半导体衬底bsub上方的硅层中，在p型硅层mcpr和半导体衬底bsub之间插入有埋藏式氧化物膜box。也就是说，p型硅层mcpr形成在由埋藏式氧化物膜box和浅沟槽隔离绝缘膜sti围绕的硅层中。因此，在存储栅电极mcge和半导体衬底(p型阱spw)之间产生电容耦合(栅耦合)。

当使存储栅绝缘膜mcgi被电介质击穿的这种水平的电压(6.5v)被瞬间施加到形成在硅层中的存储晶体管mctr时，期望的是通过施加到存储栅电极mcge的电压(6.5v)和施加到位线bl1的电压(0v)之间的电位差(6.5v-0v)电介质击穿存储栅绝缘膜mcgi。

然而，施加到位线bl1的电压(0v)不是通过所述栅耦合而瞬间施加到p型延伸区域mcex(源极-漏极区域mcsd)，并且，p型硅层mcpr的电位瞬时浮动，因此，使得存储栅绝缘膜mcgi的电介质击穿为不充分的电介质击穿(软击穿)。因此，本发明的发明人确认存在以下问题：由于读出电流值的降低等，与不采用soi衬底的情形相比，信息是否被存储的读出精度降低。

这将在下面进行描述。首先通过模拟评估当在写入操作时将电压施加到存储栅电极mcge时存储栅电极mcge及其外围的电位分布。图8示出了它们的评估结果。横轴表示在与存储栅电极mcge等延伸的方向基本正交的方向上的位置。纵轴表示存储栅绝缘膜mcgi和存储栅电极mcge正下方的p型硅层mcpr之间的交界面处的电位。

曲线a表示在施加到存储栅电极mcge的电压(vmp)为0v的情形下的电位。曲线b表示在施加到存储栅电极mcge的电压(vmp)为2v的情形下的电位。曲线c表示在施加到存储栅电极mcge的电压(vmp)为4v的情形下的电位。曲线d表示在施加到存储栅电极mcge的电压(vmp)为6v的情形下的电位。此外，由于选择体晶体管处于断开状态，因此位线的电位表示没有电压施加到p型硅层mcpr。

如曲线a至曲线d所示，可以理解，当施加到存储栅电极mcge的电压变高时，交界面的电位升高(参见中空箭头)。特别如曲线d所示，当施加到存储栅电极mcge的电压为6v时，交界面的电位上升到大约3v左右。

然后，存储栅绝缘膜mcgi(交界面)和存储栅电极mcge之间的实际电位差仅为3v左右。为此，存储栅绝缘膜mcgi的电介质击穿变得不充分。结果，存储栅绝缘膜mcgi的击穿效率变低。

此外，在应用要求降低功耗的soi衬底的半导体设备中，通常已知的用作抑制泄漏电流的有效方法为：缩短延伸区域和栅电极之间的栅重叠长度，以及，减少作为一种泄漏源(off-leaksource)的栅致漏极泄漏电流(gateinduceddrainleakage，gidl)。

然而，由于半导体设备afm具有如下结构：当栅重叠长度短时，位线bl的电压通过形成在存储栅电极mcge正下方的反转层对存储栅电极mcge起作用，因此，位线bl的电压变得难以被施加到每个选定的存储单元的存储栅电极mcge。因此，本发明的发明人这次新确认：短时间脉冲操作易于受到所述栅耦合的影响。

(读出电流的变化)

接下来，对存储栅绝缘膜被电介质击穿后的读出电流的变化进行说明。已知，在存储栅绝缘膜的电介质击穿方面，存储栅绝缘膜不是均匀地电介质击穿，而是局部地电介质击穿(渗透(percolation)模型)。这里，图9示出了其中的存储栅绝缘膜mcgi被局部电介质击穿的存储晶体管mctr的典型结构。图9示出了局部电介质击穿的击穿处bdp远离延伸区域mcex的一个示例。此外，图10示出了上述示例的等效电路图。

在存储栅绝缘膜mcgi中，除击穿处bdp之外的部分具有作为绝缘膜的功能。在这种情况下，如图9和图10所示，位于击穿处bdp和延伸区域mcex之间的存储栅绝缘膜mcgi的部分等成为寄生mos晶体管patr。读出操作时，在位于寄生mos晶体管patr中的p型硅层mcpr的一部分处形成反转层。读出电流(电子ce)从延伸区域mcex经由该反转层和电阻器reb(击穿处bdp)流向存储栅电极mcge(字线wl)(参见图9中的中空箭头和图10中的箭头)。

在存储晶体管mctr中，读出操作时读出电流流过的寄生mos晶体管patr的反转层的长度取决于击穿处bdp的位置。如果击穿处bdp位于更靠近延伸区域mcex的位置，则反转层电阻rer的电阻值低。随着击穿处bdp与延伸区域mcex分离，反转层电阻rer的电阻值变高。因此，检测到的读出电流值发生变化。结果，写入之前(off)的读出电流和写入之后(on)的读出电流之间的比(on/off)发生变化，从而使得信息的读出精度发生变化。由于如在本存储晶体管mctr中一样，在平面型晶体管中，栅绝缘膜的击穿处是随机的，所以难以控制读出电流的变化。

(技术效果等)

在根据实施方式1的半导体设备中，与根据比较示例的半导体设备相比，栅绝缘膜的击穿效率得以显著提高。也就是说，在相应的半导体设备中，在将反电压施加到位线的同时执行写入操作，从而可以将存储栅绝缘膜mcgi(交界面)和存储栅电极mcge之间的电位差设置为期望的电位差，并且提高存储栅绝缘膜mcgi的击穿效率。这将基于由本发明的发明人进行的评估来加以描述。

本发明的发明人在将信息写入存储单元之后执行读出操作，并测量当时的读出电流。图11和图12示出了测量结果。横轴表示读出电流，纵轴表示累积频率分布。首先，图11示出了在写入操作时施加三种类型的电压作为施加到存储栅电极的电压的情形下的测量结果。

曲线a是在将6.5v施加到存储栅电极的情形下的测量结果，作为参照数据。曲线b是在将6.0v(6.5v-0.5v)施加到存储栅电极的情形下的测量结果。曲线c是在将7.0v(6.5v+0.5v)施加到存储栅电极的情形下的测量结果。此外，施加到位线的电压在任何情况下为0v。

可以理解，当施加到存储栅电极的电压低于用于参照的电压时，读出电流降低。也就是说，可以理解，如曲线b所示，当将6.0v施加到存储栅电极时，与曲线a(参照)相比，读出电流降低。

另一方面，可以理解，即使施加到存储栅电极的电压高于用于参照的电压，读出电流也很少升高。也就是说，可以理解，如曲线c所示，即使将7.0v施加到存储栅电极，与曲线a(参照)相比，读出电流几乎保持不变(曲线a和曲线c的重叠部分)。

这意味着仅通过增加施加到存储栅电极的电压来提高栅绝缘膜的击穿效率是有限的。本发明的发明人认为所述测量结果归因于如下结构：在位于埋藏式氧化膜box上的硅层中形成存储晶体管mctr(参见图2)。

接下来，图12示出了在当写入操作时将反电压施加到位线的情形下的测量结果。曲线a是在将6.5v施加到存储栅极电极并且不向位线施加反电压的情形下的测量结果，作为参照数据。曲线b是在将6.5v施加到存储栅电极并且将-0.5v作为反电压施加到位线的情形下的测量结果。

可以理解，通过将反电压施加到位线，读出电流被增大。也就是说，可以理解，如图b所示，当向位线施加-0.5v的反电压时，与曲线a(参照)相比，读出电流增加两位数左右，并且超过目标读出电流。

现在，比较存储栅电极mcge与存储栅绝缘膜mcgi和p型硅层mcpr之间的交界面间的电位差。在曲线a的情况下，电位差为6.5v(6.5v-0v)。另一方面，在曲线b的情况下，电位差为7.0v(6.5v-(-0.5v))。在曲线a和曲线b的情况下，电位差之间存在0.5v的差异。

因此，为了消除电位差之间的差异(0.5v)，将电位差设置为与用于参照的电位差(6.5v)相同，并且将反电压施加到位线以测量读出电流。曲线c示出其测量结果。曲线c是在将6.0v施加到存储栅电极并且将-0.5v作为反电压施加到位线的情形下的测量结果。如曲线c所示，确认了即使提供了将电位差设置为与用于参照的电位差(6.5v)相同的条件，通过向位线施加反电压也增大了读出电流，并且证明了通过向位线施加反电压改善了存储栅绝缘膜的击穿效率。

接下来，本发明的发明人测量了紧接写入电压施加之后的写入电流随时间的变化。图13示出其测量结果。图的横轴表示时间，纵轴表示流经存储栅绝缘膜的电流的值。曲线a是在不施加反电压(0v)的情形下的测量结果，作为参照。曲线b是在施加-0.5v作为反电压的情形下的测量结果。曲线c是在施加-1.0v作为反电压的情形下的测量结果。曲线d是在施加-2.0v作为反电压的情形下的测量结果。此外，施加到存储栅电极的电压(vml)在任何情况下为6.5v。

可以理解，在作为参照的曲线a中，在将电压(vml)施加到存储栅电极之后，写入电流随时间保持几乎不变。

可以理解，在曲线b、曲线c和曲线d中，在将电压(vml)施加到存储栅电极之后，在大约毫秒级的时间期间，流动的写入电流是曲线a情形下的写入电流的数倍(二到四倍)。该结果表明，当施加反电压时，栅耦合被抑制，并且，大量电流瞬时流过存储栅绝缘膜。

增大流过存储栅绝缘膜的写入电流(导电量)表明，当存储栅绝缘膜被电介质击穿时产生的热空穴容易通过位线。通过增大流过存储栅绝缘膜的写入电流，存储栅绝缘膜的击穿效率变高。一旦存储栅绝缘膜被电介质击穿，电介质击穿处则变成电阻器。因此，在进行电介质击穿之后，流过存储栅绝缘膜的写入电流饱和。

接下来将描述在soi衬底的硅层中形成各存储单元mc的结构使得通过将反电压施加到位线bl来获得期望的效果成为可能的事实。

图14的上部附图示出了作为比较例的结构。图14的下部附图示出了根据实施方式的结构。虽然为了避免附图复杂，在图14中没有给出附图标记，但上部附图对应于从图5所示的结构中省略了埋藏式氧化膜和硅层的结构。此外，下部附图对应于图3所示的结构。

首先，如图14的上部附图所示，假定在体区域(半导体衬底)中行成存储晶体管mctr和选择晶体管str的半导体设备。在比较示例中，将反电压(负电压)施加到位线bl。在这种情况下，在存储晶体管mctr的源极-漏极区域mcsd和半导体衬底bsub之间的pn结中，电子从源极-漏极区域mcsd流向半导体衬底bsub。所述电子成为泄漏电流。由于这个原因，难以将反电压引导至存储晶体管mctr正下方的半导体衬底bsub的一部分。

另一方面，如图14的下部附图(实施方式)所示，在硅层soi(p型硅层mcpr)中形成存储晶体管mctr和选择核心晶体管sctr的半导体器件中，在p型硅层mcpr和半导体衬底bsub之间插入埋藏式氧化物膜box。因此，源极-漏极区域mcsd和p型硅层mcpr与半导体衬底bsub之间的pn结被埋藏式氧化膜box电切断。

因此，即使将反电压(负电压)施加到位线，泄漏电流几乎不从存储晶体管mctr流向半导体衬底bsub。结果，可以通过施加反电压将存储栅电极mcge和p型硅层mcpr之间的电位差设置为期望的电位差。可以提高存储栅绝缘膜mcgi的击穿效率。

接下来将描述延伸区域和存储栅电极之间的重叠长度与读出电流之间的关系。本发明的发明人对于具有相对短的重叠长度的存储晶体管和具有相对长的重叠长度的存储晶体管在写入信息之后执行读出操作，并且测量当时的读出电流。图15示出测量结果。

横轴表示读出电流，纵轴表示累积频率分布。曲线a示出了具有相对长的重叠长度的存储晶体管的测量结果，作为参照。曲线b是具有相对短的重叠长度的存储晶体管的测量结果。

如已经提到的，通常已知的抑制泄漏电流的有效方法为：使得延伸区域和栅电极之间的栅重叠长度变短，并且，降低认为是一种泄漏源的栅致漏极泄漏电流(gidl)。

然而，产生了以下结构：当栅重叠长度短时，位线bl的电压通过在存储栅电极mcge正下方形成的反转层作用于存储栅电极mcge。因此，容易受到存储栅电极mcge的栅耦合的影响。栅绝缘膜的击穿效率降低。结果，可以理解，从曲线a和曲线b之间的比较可以明显看出，当栅重叠长度相对较短时，读出电流变低。

在根据实施方式1的半导体设备中，当执行写入操作时，将反电压施加到位线。如图16所示，当施加反电压时，耗尽层eex从延伸区域和p型硅层mcpr之间的交界面延伸到p型硅层mcpr。因此，即使当存储栅电极mcge和延伸区域mcex之间的重叠长度短时，也可以在电力方面使重叠长度le长。

现在，本发明的发明人测量紧接施加写入电压之后的写入电流随时间的变化，其中，在物理方面，栅重叠长度相对长(情况a：参照)和栅重叠长度相对短(情况b：部分重叠)。图17示出了它们的测量结果的图表。情况a对应于左侧附图所示的图表。情况b对应于右侧附图所示的图表。横轴表示时间，纵轴表示流经栅绝缘膜的电流的值。

曲线a是在没有施加反电压(0v)的情形下的测量结果。曲线b是在施加-0.5v作为反电压的情形下的测量结果。曲线c是在施加-1.0v作为反电压的情形下的测量结果。曲线d是在施加-2.0v作为反电压的情形下的测量结果。此外，在任何情况下，施加到存储栅电极的电压(vml)为6.5v。

对于情况a和情况b这两者，可以理解，在曲线a中，在施加写入电压之后，写入电流随时间的推移保持几乎不变。接着，在情况a中，当增大反电压时，在施加写入电压之后，数倍于(二到四倍)曲线a中的写入电流的写入电流流动持续大约毫秒级的时间。在写入电流流动并且栅绝缘膜被电介质击穿之后，写入电流就饱和了(曲线b至曲线d)。

另一方面，可以理解，在情况b中，当反电压增大时，与情况a相比，写入电流的值较低，但在施加写入电压之后，写入电流流动持续大约毫秒级的时间。可以理解，在写入电流流动并且栅绝缘膜被电介质击穿之后，写入电流就饱和了(曲线b至曲线d)。

也就是说，可以理解，在情况b下，写入电流随时间的变化表现出与在情况a下写入电流随时间的变化相似的趋势。这意味着，即使当重叠长度短(部分重叠)时，也可通过提高反电压来使耗尽层电力地延伸，以确保重叠长度。

因此，在根据实施方式1的半导体设备afm中，可以通过将反电压施加到位线bl来提高存储栅绝缘膜mcgi的击穿效率。结果，可以增大读出电流并提高读出信息的精度。

(制造方法)

接下来将描述用于制造上述半导体设备的方法的一个示例。首先，提供soi衬底sub，其中，在半导体衬底bsub上方形成有硅层soi，在半导体衬底bsub和硅层soi之间插入有埋藏式氧化物膜box(参见图18)。接下来，如图18所示，在soi衬底sub中的预定区域中形成浅沟槽隔离绝缘膜sti。

通过浅沟槽隔离绝缘膜sti限定存储单元区域mcr和外围电路区域phr。此外，在外围电路区域phr中，进一步限定选择体晶体管区域sbr、p型核心晶体管区域pcr和n型核心晶体管区域ncr。接着，在硅层soi的表面形成垫(pad)氧化膜pif。

接下来，依次执行预定的照相制版处理和离子注入处理。因此，如图19所示，在存储单元区域mcr中形成p型阱spw。在选择体晶体管区域sbr中形成p型阱bpw。在p型核心晶体管区域pcr中形成n型阱snw。在n型核心晶体管区域ncr中形成p型阱spw。

接下来，执行预定的照相制版处理和刻蚀处理，从而移除位于选择体晶体管区域sbr中的垫氧化膜pif和硅层soi，如图20所示。接下来，执行预定的照相制版处理和注入处理，从而，如图21所示，在位于选择体晶体管区域sbr中的p型阱bpw中形成高浓度阱hdw。

接下来，如图22所示，执行预定的刻蚀处理，从而去除存储单元区域mcr、p型核心晶体管区域pcr和n型核晶体管区域ncr中的每一个中的垫氧化膜pif。去除选择体晶体管区域的埋藏式氧化物膜box。

接下来，如图23所示，执行热氧化处理，从而在暴露的硅层soi的表面和半导体衬底bsub的表面处形成氧化硅膜sof。然后，如图24所示，通过cvd(chemicalvapordeposition，化学气相沉积)方法形成多晶硅膜pf以覆盖氧化硅膜sof。多晶硅膜pf的导电类型设定为p型。

接下来，形成将作为硬掩膜的氮化硅膜(未示出)以覆盖多晶硅膜pf。然后，执行预定的照相制版处理和刻蚀处理，从而形成用于图案化形成栅电极的抗蚀图案(未示出)。接下来，通过将抗蚀图案作为刻蚀掩膜对氮化硅膜进行刻蚀处理，从而形成与用于栅电极的图案对应的硬掩膜hm(参见图25)。此外，通过将抗蚀图案和硬掩膜作为刻蚀掩膜对多晶硅膜pf等进行刻蚀处理。然后，去除抗蚀图案。

因此，如图25所示，在存储单元区域mcr中形成存储栅电极mcge和选择核心栅电极scge。存储栅电极mcge在硅层soi上形成，在存储栅电极mcge和硅层soi之间插入存储栅绝缘膜mcgi。选择核心栅电极scge在硅层soi上形成，在选择核心栅电极scge和硅层soi之间插入选择核心栅绝缘膜scgi。在选择体晶体管区域sbr中形成栅电极sbge。栅电极sbge在半导体衬底bsub上方形成，在栅电极sbge和半导体衬底bsub之间插入有栅绝缘膜sbgi。在p型核心晶体管区域pcr中形成栅电极pge。在n型核心晶体管区域ncr中形成栅电极nge。

接下来，在存储栅电极mcge、选择核心栅电极scge和栅电极sbge等的侧面上分别形成偏移间隔膜(offsetspacerfilm)oss(参见图26)。然后，如图26所示，执行预定的照相制版处理，从而形成暴露选择体晶体管区域sbr并覆盖其它区域的抗蚀图案pr1。接下来，通过将抗蚀图案pr1作为注入掩膜，注入n型杂质，从而形成延伸区域sbex。然后，去除抗蚀图案pr1。

接下来，例如，形成氮化硅膜(未示出)以覆盖偏移间隔膜oss。然后，去除覆盖选择体晶体管区域sbr的氮化硅膜的一部分。接下来，形成覆盖选择体晶体管区域sbr的抗蚀图案pr2(参见图27)。

接着，通过将抗蚀图案pr2作为刻蚀掩膜，对露出的氮化硅膜进行各向异性刻蚀处理。因此，如图27所示，形成侧壁绝缘膜sw1，以覆盖位于存储栅电极mcge、选择核心栅电极scge、以及栅电极pge和nge的侧面的偏移间隔膜oss。之后，去除抗蚀图案pr2。

接下来，通过外延生长方法在硅层soi的表面处形成升高的外延层(升高部分(没有附图标记))(参见图28)。然后，形成氧化硅膜cof以便覆盖升高的外延层的表面。接下来，如图28所示，执行预定的照相制版处理，从而形成覆盖选择体晶体管区域sbr并暴露其它区域的抗蚀图案pr3。

接着，如图29所示，使用抗蚀图案pr3作为刻蚀掩膜，进行湿蚀刻处理，从而去除侧壁绝缘膜sw1。在去除抗蚀图案pr3之后，进一步去除硬掩膜hm。

接着，形成氮化硅膜(未示出)以覆盖栅电极sbge等。然后，形成覆盖选择体晶体管区域sbr并暴露其他区域的抗蚀图案(未示出)。接下来，利用抗蚀图案作为刻蚀掩膜进行湿蚀刻处理，从而去除位于选择体晶体管区域sbr以外的区域中的氮化硅膜。然后，形成暴露选择体晶体管区域sbr和覆盖其它区域的抗蚀图案pr4(参见图30)。

接下来，如图30所示，利用抗蚀图案pr4作为刻蚀掩膜，对氮化硅膜进行各向异性刻蚀，从而形成侧壁绝缘膜sw2，以覆盖位于栅电极sbge的侧面的偏移间隔膜oss。然后，去除抗蚀图案pr4。

接下来，如图31所示，执行预定的照相制版处理，从而形成暴露存储单元区域mcr和n型核心晶体管区域ncr并覆盖p型核晶体管区域pcr和选择体晶体管区域sbr的抗蚀图案pr5。然后，利用抗蚀图案pr5作为注入掩膜，注入n型杂质，从而在存储单元区域mcr中形成延伸区域mcex和延伸区域scex。在n型核心晶体管区域ncr中形成延伸区域nex。之后，去除抗蚀图案pr5。

接下来，如图32所示，执行预定的照相制版处理，从而形成暴露p型核心晶体管区域pcr并覆盖其他区域的抗蚀图案pr6。然后，利用抗蚀图案pr6作为注入掩膜注入p型杂质，从而在p型核心晶体管区域pcr中形成延伸区域pex。然后，去除抗蚀图案pr6。

接下来，例如，形成氮化硅膜(未示出)以覆盖存储栅电极mcge等。然后，执行预定的照相制版处理和刻蚀处理，从而去除位于选择体晶体管区域sbr中的氮化硅膜。接下来，执行预定的照相制版处理，从而形成覆盖选择体晶体管区域sbr并暴露其他区域的抗蚀图案pr7(参见图33)。然后，对暴露的氮化硅膜进行各向异性刻蚀处理，从而形成侧壁绝缘膜sw3，以便覆盖位于存储栅电极mcge等的侧面的偏移间隔膜oss，如图33所示。然后，去除抗蚀图案pr7。

接下来，如图34所示，执行预定的照相制版处理，从而形成暴露p型核心晶体管区域pcr并覆盖其他区域的抗蚀图案pr8。然后，利用抗蚀图案pr8作为注入掩膜注入p型杂质，从而形成源极-漏极psd。然后，去除抗蚀图案pr8。

接下来，如图35所示，执行预定的照相制版处理，从而形成暴露选择体晶体管区域sbr并覆盖其他区域的抗蚀图案pr9。然后，利用抗蚀图案pr9作为注入掩膜，注入n型杂质，从而形成源极-漏极sbsd。然后，去除抗蚀图案pr9。

接下来，如图36所示，执行预定的照相制版处理，从而形成暴露存储单元区域mcr和n型核心晶体管区域ncr并覆盖p型核心晶体管区域pcr和选择体晶体管区域sbr的抗蚀图案pr10。然后，利用抗蚀图案pr10作为注入掩膜，注入n型杂质，从而在存储单元区域mcr中形成源极-漏极区域mcsd和源极-漏极区域scsd。在n型核心晶体管区ncr中形成源极-漏极区nsd。然后，去除抗蚀图案pr10。

因此，在存储单元区域mcr中形成存储晶体管mctr和选择核心晶体管sctr。在选择体晶体管区域sbr中形成选择体晶体管sbtr。在p型核心晶体管区域pcr中形成p沟道型核心晶体管pctr。在n型核心晶体管区ncr中形成n沟道型核心晶体管nctr。

接下来，如图37所示，通过例如cvd方法形成诸如氧化硅膜的层间绝缘膜ilf，以覆盖存储晶体管mctr等。然后，形成接触孔栓sccp等(参见图2)以贯穿层间绝缘膜ilf。此外，形成包括多个配线层和使配线层之间绝缘的层间绝缘膜的多层配线结构，完成了图2所示的半导体设备的主要部分。

如上所述，在配置有完整的反熔丝存储单元的半导体设备中，在执行写入操作时，将反电压施加到位线，以便能够提高存储晶体管mctr的存储栅绝缘膜mcgi的击穿效率。结果，增大了读出操作的读出电流，以提高读出精度。

实施方式2

这里将描述配置有反熔丝存储单元的半导体设备，其除了提高击穿效率之外，还减少了读出电流的变化。

(存储单元的结构等)

如图38所示，在半导体设备afm中，在位于存储晶体管mctr的存储栅电极mcge正下方的硅层中形成n型杂质区域mcnr。顺便提一下，由于除了上述以外在构造方面本半导体设备类似于图2所示的半导体设备，因此，对相同的部件分别附上相同的附图标记，并且除非另有要求，否则不再对其重复描述。

(半导体设备的操作)

接下来将描述配置有上述存储单元mc的半导体设备afm的操作。由于其操作条件与在实施方式1中所描述的图4所示的条件相同，因此将简单地进行描述。

(写入操作)

如图4和图39所示，当信息被写入四个存储单元mc中的存储单元mca时，将约为6.5v左右的电压施加到字线wl1。将约为3.0v左右的电压施加到核心栅配线cgw1。将-0.5v左右的电压作为反电压施加到位线bl1。将约为1.5v左右的电压施加到体栅配线bgw。

将0v的电压施加到字线wl2。将0v的电压被施加到核心栅配线cgw2。将0v的电压施加到位线bl2。将0v的电压施加到存储单元区域mcr的p型阱spw和选择体晶体管区域sbr的p型阱bpw。

在选定的存储单元mca中，存储栅绝缘膜mcgi(交界面)和存储栅电极mcge之间的电位差变为期望的电位差，并且存储栅绝缘膜mcgi被电介质击穿，以执行信息的写入。

(读出操作)

如图4所示，当读出四个存储单元mc中的存储单元mca的信息(其中存储单元mca中的信息是通过所述写入操作写入的)时，向字线wl1施加约为1.0v左右的电压。向核心栅配线cgw1施加约为1.0v左右的电压。向位线bl1施加0v的电压。向体栅配线bgw施加约为3.3v左右的电压。

将0v的电压施加到字线wl2。将0v的电压施加到核心栅配线cgw2。将0v的电压施加到位线bl2。将0v的电压施加到存储单元区域mcr的p型阱spw和选择体晶体管区域sbr的p型阱bpw。

在存储单元mca中，实质的读出电流从存储栅电极mcge通过所述电阻器、选择体晶体管sbtr和选择核心晶体管sctr流向位线bl1。根据写入之后的读出电流与基于写入前的fn隧道电流的读出电流的比读出信息(“0”或“1”)。按照如上所述的方式，对上述半导体设备afm进行操作。

(技术效果等)

在上述半导体设备afm中，n型杂质区mcnr形成在位于存储栅电极mcge正下方的硅层中。也就是说，提供了n型杂质区域mcnr与存储栅电极mcge物理上完全重叠的配置结构，其中，存储栅电极mcge与延伸区域mcex的导电类型相同。因此，如实施方式1所述，抑制了所述栅耦合，从而能够提高存储栅绝缘膜mcgi的击穿效率并增大读出电流。

此外，由于上述半导体设备适于具有如下的配置结构：n型杂质区mcnr和存储栅电极mcge物理上完全重叠，因此，可以抑制读出电流的变化。以下将对此进行描述。

实施方式1已经描述了：存储晶体管mctr中的存储栅绝缘膜mcgi的电介质击穿是局部的。本发明的发明人已经评估了栅绝缘膜的电介质击穿和寄生mos晶体管之间的关系。图40和图41示出了其评估结果。图40和图41是示出读出操作时的读出电流和在执行写入操作之后施加到字线的电压之间的关系的曲线图。横轴表示施加到字线的电压。纵轴表示读出电流。顺便提及，纵轴在图40中显示为对数，在图41中显示为线性。

曲线a是在栅绝缘膜被完全电介质击穿或栅绝缘膜中的击穿处最接近延伸区域mcex等的情况(最佳)下的测量结果。曲线b是在栅绝缘膜未被完全电介质击穿或栅绝缘膜中的击穿处稍微离开延伸区域mcex等的情况(典型)下的测量结果。曲线c是在栅绝缘膜未被完全绝缘破坏或者栅绝缘膜中的击穿处离延伸区域mcex最远等(最差)的情况下的测量结果。此外，实线表示在25℃的温度下进行测量的测量结果。虚线表示在125℃的温度下进行测量的测量结果。

可以理解，在曲线a中，随着施加到字线的电压变高，读出电流线性增大。这种趋势意味着电介质击穿的击穿处起到电阻器的作用。

在曲线b中，虽然读出电流随着施加到字线的电压变高而增大，但相比于曲线a的情形，读出电流的曲线上升的字线电压更高。并且，读出电流不是线性增加，而是缓慢增加。在曲线c中，相比于曲线b的情形，读出电流的曲线上升的字线电压更高。并且，读出电流不是线性增加，而是相对于曲线b的情形更缓慢地增加。这些趋势意味着在栅绝缘膜中残留的绝缘膜功能。

此外，通常地，在mos晶体管中，随着温度地升高，反转层(沟道)易于形成在栅电极的正下方。因此，125℃温度下的阈值电压低于25℃温度下的阈值电压。与25℃温度下的读出电流相比，125℃温度下的读出电流在施加至字线的电压较低的电压下开始流动。这可以从以下事实中理解：在曲线a至曲线c的每一个中，由虚线(125℃)指示的曲线位于由实线(25℃)指示的曲线的上方。

此外，随着施加到字线的电压增加，在栅电极正下方形成强反转区域。在这种状态下，随着温度地升高，由于散射效应，载流子变得难以流动。因此，125℃下的读出电流变得低于25℃下的读出电流。也就是说，读出电流之间的大小关系被切换。图40和图41中所示的交叉点表示读出电流的大小关系被切换时的电压。这种交叉点的存在意味着进行写入的存储晶体管除了电介质击穿电阻器之外还具有寄生mos晶体管。

如实施方式1所述，寄生mos晶体管存在于所述电阻器和延伸区域之间(参见图9和图10)。因此，根据存储栅绝缘膜中的击穿处的位置，通过寄生mos晶体管，反转层的电阻值发生变化。由于在平面型mos晶体管中栅绝缘膜的击穿处是随机的，因此难以控制读出电流的变化。

在上述半导体设备中，n型杂质区域mcnr形成在位于n沟道型存储栅电极mcge正下方的硅层中。因此，可以通过寄生mos晶体管使电阻值低于反转层的反转层电阻的电阻值。也就是说，即使在存储栅绝缘膜mcgi中随机地形成击穿处，但也可以抑制从击穿处到延伸区域mcex的电阻值的变化。结果，可以抑制读出电流的变化，并且可以提高读出精度。

(制造方法的第一示例)

接下来将描述用于制造上述半导体设备的方法的第一示例。首先，如图42所示，通过类似于图18至图24所示的处理形成多晶硅膜pf，以覆盖氧化硅膜sof。接着，如图43所示，执行预定的照相制版处理，从而形成抗蚀图案pr11，其中，抗蚀图案pr11暴露形成有存储栅电极mcge(参考图38)的区域并覆盖其他区域。

接下来，参见图44，利用抗蚀图案pr11作为注入掩膜，注入n型杂质，从而在硅层中形成n型杂质区域mcnr。之后，去除抗蚀图案pr11。接下来，如图45所示，通过类似于图25至图31所示的处理，在存储单元区域mcr中形成延伸区域mcex和scex。在n型核心晶体管区域ncr中形成延伸区域nex。之后，通过类似于图32至图37所示的处理等，完成图38所示的半导体设备的主要部分。

在上述制造方法中，有考虑在形成n型杂质区域mcnr之后，通过热处理对注入到n型杂质区域mcnr的杂质进行热扩散。因此，假设经热扩散的杂质影响位于存储晶体管mctr旁边的选择核心晶体管sctr。为了避免这种情况，需要充分确保存储晶体管mctr和选择核晶体管sctr之间的间隔(存储栅电极mcge和选择核心栅电极scge之间的间距)。

(制造方法的第二示例)

接下来将描述用于制造上述半导体设备的方法的第二示例。首先，如图46所示，通过类似于图18至图25所示的处理，形成存储栅电极mcge等。之后，在存储栅电极mcge等的每一个侧面处形成偏移间隔膜oss(参见图47)。接下来，如图47所示，执行预定的照相制版处理，从而形成暴露形成存储栅电极mcge的区域和选择体晶体管区域sbr并覆盖其他区域的抗蚀图案pr12。

接下来，如图48所示，利用抗蚀图案pr12作为注入掩膜，注入n型杂质，从而在选择体晶体管区sbr中形成延伸区sbex。此时，甚至在存储单元区域mcr中也注入(倾斜注入)了n型杂质。

这里，在选择体晶体管区sbr中形成耐受电压高于核心晶体管的i/o晶体管(选择体晶体管sbtr)。甚至在存储单元区域mcr中注入了用于形成高耐受电压i/o晶体管的n型杂质，以在存储单元区域mcr中形成穿通状态。因此，以类似于第一示例的方式，第二示例成为等同于如下状态：在位于存储栅电极mcge正下方的硅层中形成n型杂质区域mcnr。然后，去除抗蚀图案pr12。

接着，如图49所示，通过类似于图27至图31所示的处理，在存储单元区域mcr中形成延伸区域mcex和scex。在n型核心晶体管区域ncr中形成延伸区域nex。此后，如图50所示，通过类似于图32至图37所示的处理等，完成半导体设备的主要部分。

在上述制造方法中，与第一示例的情况类似，需要充分地确保存储晶体管mctr与选择核心晶体管sctr之间的间隔(存储栅极电极mcge和选择核心栅电极scge之间的间距)，以避免在形成n型杂质区域mcnr之后，通过热处理的n型杂质扩散所产生的影响。

此外，为了防止诸如选择核心晶体管sctr的核心晶体管变为穿通状态，需要在形成选择核心晶体管sctr等的区域中分别提供形成抗蚀图案pr12的处理，以防止注入杂质(参见图47)。

实施方式3

现在将描述配置有反熔丝存储单元的半导体设备，其除了提高击穿效率之外，还能够提高选择核心晶体管的耐受电压。

(存储单元的结构等)

如图51所示，在半导体设备afm中，形成导电类型为p型的选择核心栅电极scge作为n沟道型选择核心晶体管sctr的选择核心栅电极scge。顺便提及，由于本半导体设备除了上述以外在构造方面类似于图2所示的半导体设备，因此，对相同的部件分别附上相同的附图标记，并且除非另有要求，否则不再对其重复描述。

(半导体设备的操作)

接下来将描述配置有上述存储单元mc的半导体设备afm的操作。由于其操作条件与图4所示的条件相同，因此将简单地进行说明。

(写入操作)

如图4和图52所示，当信息写入四个存储单元mc中的存储单元mca时，将约为6.5v左右的电压施加到字线wl1。将约为3.0v左右的电压施加到核心栅配线cgw1。将-0.5v的电压施加到位线bl1作为反电压。将约为1.5v左右的电压施加到体栅配线bgw。

将0v的电压施加到字线wl2。将0v的电压施加到核心栅配线cgw2。将0v的电压施加到位线bl2。将0v的电压施加到存储单元区域mcr的p型阱spw和选择体晶体管区域sbr的p型阱bpw。

在选定的存储单元mca中，存储栅绝缘膜mcgi(交界面)和存储栅电极mcge之间的电位差成为期望的电位差，并且存储栅绝缘膜mcgi被电介质击穿以执行信息的写入。

(读出操作)

如图4所示，当读出四个存储单元mc中的存储单元mca的信息(其中存储单元mca中的信息是通过所述写入操作写入的)时，向字线wl1施加约为1.0v左右的电压。向核心栅配线cgw1施加约为1.0v左右的电压。向位线bl1施加0v的电压。向体栅配线bgw施加约为3.3v左右的电压。

将0v的电压施加到字线wl2。将0v的电压施加到核心栅配线cgw2。将0v的电压施加到位线bl2。将0v的电压施加到存储单元区域mcr的p型阱spw和选择体晶体管区域sbr的p型阱bpw。

在存储单元mca中，实质的读出电流从存储栅电极mcge通过所述电阻器、选择体晶体管sbtr和选择核心晶体管sctr流向位线bl1。根据写入之后的读出电流与基于写入前的fn隧道电流的读出电流的比读出信息(“0”或“1”)。按照如上所述的方式，对上述半导体设备afm进行操作。

(技术效果等)

在上述半导体设备afm中，n沟道型选择核心晶体管sctr的选择核心栅电极scge的导电类型被设置为p型。因此，可以提高选择核心晶体管sctr的耐受电压。下面将进行描述。

如实施方式1中所述，通过将反电压施加到位线，使得存储栅电极mcge和存储栅绝缘膜mcgi(p型硅层mcpr)之间的电位差为期望的电位差(电位差a)。因此，可以提高存储栅绝缘膜mcgi的击穿效率。

当将反电压施加到位线时，反电压甚至影响位于存储晶体管mctr旁边的选择核心晶体管sctr。也就是说，选择核心栅电极scge和选择核心栅绝缘膜scgi(p型硅层scpr)之间的电位差也达到电位差b，在该电位差下，对施加到选择核心栅电极scge的电压加上所述反电压(绝对值)。

现在假设，如图53所示，在写入操作时，施加到存储栅电极mcge的电压是vwp，施加到选择核心栅电极scge的电压是vwr，并且反电压是vbl。存储晶体管mctr被设置下述条件下：在写入操作时，电位差a(vwp-vbl)高于存储栅绝缘膜mcgi的击穿电压。另一方面，选择核心晶体管sctr被设置在下述条件下：电位差b(vwr-vbl)低于选择核心栅绝缘膜scgi的击穿电压，或者，其操作时间充分长于存储栅绝缘膜scgi的tddb(timedependentdielectricbreakdown，时间相关的电介质击穿)寿命。

此外，在写入信息之后，存储晶体管mctr成为选择核心晶体管sctr中的电阻器。因此，要求下述条件：施加到存储栅电极mcge的电压和施加到选择核心栅电极scge的电压之间的电位差c(vwp-vwr)低于选择核心栅绝缘膜scgi的击穿电压，或者，操作时间充分长于存储栅绝缘膜mcgi的tddb寿命。

基于以上条件可知，分别施加到存储栅电极mcge、选择核心栅电极scge和位线的电压的上限，通过选择核心栅电极绝缘膜scgi的击穿电压或tddb寿命进行速率控制(rate-controlled)。这意味着为了提高存储栅绝缘膜的击穿效率的目的，需要提高选择核心栅绝缘膜scgi的耐受电压，以便施加更高的电压(绝对值)作为反电压。

因此，本发明的发明人已尝试将n沟道型选择核心晶体管sctr的选择核心栅电极scge的导电类型从n型设定为p型，以便增加选择核心栅绝缘膜scgi的耐受电压，从而调整功函数以提高阈值电压。测量了选择核心晶体管sctr的c-v波形，确认功函数已被调整。图54示出了其测量结果。曲线a表示在选择核心栅电极的导电类型是n⁺型的情形下的c-v波形。曲线b表示在选择核心栅电极的导电类型是p型(p⁺型)的情形下的c-v波形。横轴为施加到选择核心栅电极scge的栅电压。纵轴为栅电容。

可以理解，如图54所示，在曲线b中，栅电压偏移到相对于曲线a的高侧。就硅而言，在价带和导带之间存在1.1ev的能量势垒。其中，选择核心栅电极的导电类型和形成有沟道的硅层的导电类型是相同导电类型(p型)的曲线b相对曲线a偏移的量对应于硅的能量势垒。

根据该偏移量估计出：在选择核心栅电极的导电类型为p型(p⁺型)的情形下的阈值电压比在选择核心栅电极的导电类型为n型(n⁺型)的情形下的阈值电压高约1v左右。

换句话说，如果将选择核心栅电极的导电类型从n型(n⁺型)变换为p型(p⁺型)，而不将比n型(n⁺型)的情况下高的电压施加到选择核心栅电极scge，那么选择核心晶体管sctr不能导通。

这意味着，由于阈值电压的增加，选择核心栅绝缘膜scgi的耐受电压升高，并且tddb寿命变长。也就是说，这意味着可以通过阈值电压的增加来提高反电压。通过提高反电压，可以将存储栅电极mcge和存储栅绝缘膜mcgi(交界面)之间的电位差能够被设置得更高。因此，可以提高存储栅绝缘膜mcgi的击穿效率，并且可以改善信息的读出精度。

(制造方法)

接下来将描述用于制造上述半导体设备的方法的一个示例。首先，如图55所示，通过类似于图18至图24所示的处理形成多晶硅膜pf，以覆盖氧化硅膜sof。这里，假设多晶硅膜pf的导电类型是p型。

接下来，如图56所示，通过类似于图25所示的处理，在存储单元区域mcr中形成选择核心栅电极scge等。然后，如图57所示，通过类似于图26所示的处理，在选择体晶体管区域sbr中形成延伸区域sbex。

接下来，如图58所示，通过类似于图27所示的处理，形成侧壁绝缘膜sw1。然后，如图59所示，通过类似于图28所示的处理，在硅层soi的表面形成升高的外延层，并且，形成氧化硅膜cof以覆盖升高的外延层。

接下来，如图60所示，执行预定的照相制版处理，从而形成抗蚀图案pr13，其暴露形成有选择核心晶体管的一对源极-漏极区域中的一个的硅层(包括升高部分)的区域并覆盖其他区域。然后，利用抗蚀图案pr13和硬掩膜hm作为注入掩膜注入n型杂质，从而形成一个源极-漏极区域scsd。

此时，由于选择核心栅电极scge的上表面被硬掩膜hm覆盖，所以没有n型杂质被引入到选择核心栅电极scge中。因此，选择核心栅电极scge的导电类型保持为p型。然后，去除抗蚀图案pr13。

接下来，如图61所示，通过类似于图29所示的处理，去除侧壁绝缘膜sw1和硬掩膜hm。然后，如图62所示，通过类似于图30所示的处理，在选择体晶体管的栅电极sbge处形成侧壁绝缘膜sw2。

接下来，如图63所示，通过类似于图31所示的处理，形成抗蚀图案pr5。然后，利用抗蚀图案pr5作为注入掩膜注入n型杂质，从而在存储单元区域mcr中形成延伸区域mcex和延伸区域scex。在n型核心晶体管区域ncr中形成延伸区域nex。

尽管此时将n型杂质注入到选择核心栅电极scge中，但是其杂质浓度低于形成源极-漏极区域时的杂质浓度。因此，选择核心栅电极scge的净导电类型保持为p型。之后，去除抗蚀图案pr5。

接下来，如图64所示，通过类似于图32所示的处理，形成抗蚀图案pr6。然后，利用抗蚀图案pr6作为注入掩膜注入p型杂质，从而在p型核心晶体管区域pcr中形成延伸区域pex。然后，去除抗蚀图案pr6。

接下来，如图65所示，通过类似于图33所示的处理，形成侧壁绝缘膜sw3。然后，如图66所示，通过类似于图34所示的处理，形成抗蚀图案pr8。接下来，利用抗蚀图案pr8作为注入掩膜注入p型杂质，从而形成源极-漏极psd。此后，去除抗蚀图案pr8。

接下来，如图67所示，通过类似于图35所示的处理，形成抗蚀图案pr9。然后，利用抗蚀图案pr9作为注入掩膜注入n型杂质，从而形成源极-漏极区域sbsd。之后，去除抗蚀图案pr9。

接下来，执行预定的照相制版处理，从而形成抗蚀图案pr14，该抗蚀图案pr14暴露形成选择核心晶体管的另一个源极-漏极区域和存储晶体管的源极-漏极区域的硅层的区域，以及n型核心晶体管区域ncr，并且覆盖p型核心晶体管区域pcr和选择体晶体管区域sbr。

接着，利用抗蚀图案pr14作为注入掩膜注入n型杂质，从而在存储单元区域mcr中形成源极-漏极区域mcsd和另一个源极-漏极区域scsd。在n型核心晶体管区域ncr中形成源极-漏极区域nsd。

此时，由于选择核心栅电极scge被抗蚀图案pr14覆盖，所以没有n型杂质被引入到选择核心栅电极scge中。因此，选择核心栅电极scge的导电类型保持为p型。之后，去除抗蚀图案pr14。

接下来，如图69所示，通过类似于图37所示的处理，形成层间绝缘膜ilf以便覆盖存储晶体管mctr等。然后，形成接触孔栓sccp等(参见图51)以穿透层间绝缘膜ilf。此外，形成包括多个配线层和使配线层之间绝缘的层间绝缘膜的多层配线结构，完成图51所示的半导体设备的主要部分。

在上述半导体设备的制造方法中，首先，形成p型多晶硅膜pf以用作选择核心栅电极等的多晶硅膜，并且图案化选择核心栅电极scge。然后，当形成一对源极-漏极区域scsd中的一个时，选择核心栅电极scge在处于被硬掩膜hm和抗蚀图案pr13覆盖的状态下注入n型杂质。

此外，当形成另一个源极-漏极区域scsd时，选择核心栅电极scge在处于被抗蚀图案pr14覆盖的状态下注入n型杂质。因此，能够使得经图案化p型多晶硅膜而形成的选择核心栅极电极scge的导电类型保持为p型。

此外，当形成一对延伸区域scsd时，向选择核心栅电极scge中注入n型杂质。此时，n型杂质的注入量小于当形成源极-漏极区域时的注入量。因此，选择核心栅电极scge的净导电类型能够保持为p型。

因此，通过将选择核心晶体管sctr的选择核心栅电极scge的导电类型保持为p型，可以提高选择核栅绝缘膜scgi的耐受电压。因此，可以进一步提高反电压(绝对值)。因此，提高了存储栅绝缘膜mcgi的击穿效率，并且，能够进一步改进信息的读出精度。

顺便提及，对以上描述的各实施方式的描述均以存储晶体管mctr和选择核心晶体管sctr等的每一个的沟道的导电类型为n沟道类型作为示例。然而，也可以应用p沟道型的存储晶体管和选择核心晶体管等。在这种情况下，施加极性与施加到存储栅电极的电压(负)相反的电压(正)作为反电压。此外，选择体晶体管sbtr也假定为形成在除了体区域之外的硅层中。此外，在每个实施方式中提及的电压值等是一个示例，但本发明不限于此。

顺便提及，可以根据需要，以各种方式组合在各个实施方式中描述的配置有反熔丝存储器的半导体设备。

以上基于优选的实施方式具体地说明了由本发明的发明人作出的上述发明，但本发明不限于上述实施方式。不用说，在不脱离本发明的主旨的范围内可以进行各种修改。