数据存储器件及其制造方法与流程

本发明构思涉及半导体器件以及用于制造该半导体器件的方法，且更具体地，涉及数据存储器件以及用于制造该数据存储器件的方法。

背景技术：

半导体器件由于其小尺寸、多功能和/或低制造成本而在电子工业中具有重要作用。数据存储半导体器件能存储逻辑数据。半导体器件随电子工业发展而日益集成。数据存储器件也已经日益集成并被制造为具有减小的线宽度。

此外，高可靠性已经随着数据存储器件的高度集成而被要求。然而，高集成度可以劣化数据存储器件的可靠性。因此，正在进行研究以提高数据存储器件的可靠性。

技术实现要素：

在此公开的实施方式提供数据存储器件以及用于制造其的方法，其中该数据存储器件能被容易地制造。

在此公开的实施方式提供了数据存储器件以及用于制造其的方法，其中该数据存储器件具有优异的可靠性。

根据在此公开的示例性实施方式，一种数据存储器件可以包括：包括单元区和外围电路区的衬底；在衬底的外围电路区上的第一导电线；在衬底与第一导电线之间的外围接触插塞，外围接触插塞与第一导电线接触；在衬底的单元区上的第二导电线；在衬底与第二导电线之间的多个数据存储结构，所述多个数据存储结构连接到第二导电线；以及在衬底与所述多个数据存储结构的每个之间以及在衬底与外围接触插塞之间的布线结构。第一导电线可以包括自衬底具有比第二导电线的底表面的位置更低的位置的底表面。

根据在此公开的示例性实施方式，一种用于制造数据存储器件的方法可以包括：提供包括单元区和外围电路区的衬底；在衬底的单元区上形成多个数据存储结构；在衬底上形成覆盖所述多个数据存储结构并延伸到外围电路区上的模制层；在模制层上形成覆盖单元区和外围电路区的掩模层；在掩模层中形成第一开口，第一开口暴露形成在外围电路区上的模制层；使用具有第一开口的掩模层作为蚀刻掩模蚀刻模制层，以在形成在外围电路区上的模制层中形成初始沟槽；在掩模层中形成第二开口，第二开口暴露形成在单元区上的模制层；以及使用具有第一开口和第二开口的掩模层作为蚀刻掩模蚀刻模制层，以形成从初始沟槽朝衬底延伸的第一沟槽以及暴露所述多个数据存储结构的第二沟槽。

根据在此公开的示例性实施方式，一种数据存储器件可以包括：包含单元区和外围电路区的衬底；在单元区和外围电路区上的模制层；在单元区中的模制层上的第一导电线，其中第一导电线的底表面在衬底之上的第一高度处；与第一导电线接触的多个数据存储结构，其中所述多个数据存储结构设置在衬底与第一导电线之间；在外围电路区中的模制层上的第二导电线，其中第二导电线的底表面在衬底之上的第二高度处，以及其中第二高度小于第一高度；以及与第二导电线接触并设置在衬底与第二导电线之间的外围接触插塞。

根据在此公开的示例性实施方式，一种用于形成数据存储器件的方法可以包括：提供包括单元区和外围电路区的衬底；在单元区和外围电路区上形成模制层；在单元区中的模制层上形成第一导电线，其中第一导电线的底表面在衬底之上的第一高度处；形成与第一导电线接触的多个数据存储结构，其中所述多个数据存储结构设置在衬底与第一导电线之间；在外围电路区中的模制层上形成第二导电线，其中第二导电线的底表面在衬底之上的第二高度处，以及其中第二高度小于第一高度；以及形成与第二导电线接触并设置在衬底与第二导电线之间的外围接触插塞。

附图说明

图1描绘了示出根据本发明构思的示例性实施方式的数据存储器件的俯视图。

图2描绘了示出图1的第二导电线的一示例的俯视图。

图3描绘了沿图1的线a-a'、b-b'、c-c'和d-d'截取的剖视图。

图4描绘了沿图2的线e-e'截取的剖视图。

图5描绘了根据在此公开的示例性实施方式的制造数据存储器件的方法的一实施方式。

图6a至11a描绘了对应于图1的线a-a'、b-b'、c-c'和d-d'的剖视图，并示出了根据在此公开的示例性实施方式的用于制造数据存储器件的方法。

图6b至11b描绘了对应于图2的线e-e'的剖视图，并示出了根据在此公开的示例性实施方式的用于制造数据存储器件的方法。

图12描绘了示出根据在此公开的示例性实施方式的数据存储部分的一示例的剖视图。

图13描绘了示出根据在此公开的示例性实施方式的数据存储部分的另一示例的剖视图。

图14描绘了根据在此公开的示例性实施方式的数据存储器件的单位存储单元。

图15描绘了包括一个或更多个集成电路(芯片)的电子设备，所述一个或更多个集成电路(芯片)包括包含根据在此公开的实施方式的数据存储器件的半导体器件。

具体实施方式

图1描绘了示出根据在此公开的示例性实施方式的数据存储器件的俯视图。图2描绘了示出图1的第二导电线182的一示例的俯视图。图3描绘了沿图1的线a-a'、b-b'、c-c'和d-d'截取的剖视图。图4描绘了沿图2的线e-e'截取的剖视图。

参照图1和3，衬底100可以被提供为包括单元区cr和外围电路区pr。单元区cr可以是衬底100的其中提供存储单元的部分，外围电路区pr可以是衬底100的其中提供外围电路的部分。衬底100可以是包括硅、绝缘体上硅(soi)、硅-锗(sige)、锗(ge)、镓-砷(gaas)等的半导体衬底。

第一层间电介质层102可以设置在衬底100上。第一层间电介质层102可以覆盖提供在衬底100上的选择器件(未示出)。选择器件可以包括场效应晶体管或二极管。第一层间电介质层102可以包括氧化物、氮化物和/或氮氧化物。第一层间电介质层102可以包括提供在第一层间电介质层102中的布线结构110。布线结构110可以包括与衬底100间隔开的线104以及连接到线104的接触106。线104可以通过接触106电连接到衬底100。布线结构110还可以包括下部线(未示出)以及连接到下部线的下部接触(未示出)。下部线可以设置在衬底100与接触106之间，下部接触可以设置在衬底100与下部线之间。线104可以通过接触106连接到下部线，下部线可以通过下部接触电连接到衬底100。线104和接触106可以包括金属性材料。例如，线104和接触106可以包括铜(cu)。在一些实施方式中，线104可以包括与第一层间电介质层102的顶表面基本上共平面的顶表面。

第二层间电介质层114可以被提供在第一层间电介质层102上。中间层112可以被插置在第一层间电介质层102与第二层间电介质层114之间。第二层间电介质层114和中间层112可以覆盖衬底100的整个表面并进一步覆盖线104的顶表面。第二层间电介质层114可以包括氧化物、氮化物和/或氮氧化物。中间层112可以包括氮化物。中间层112可以包括例如含碳硅氮化物。

多个单元接触插塞116可以被提供为穿透在衬底100的单元区cr上的第二层间电介质层114和中间层112。单元接触插塞116可以被构造为穿透第二层间电介质层114和中间层112并因此连接到布线结构110的线104。单元接触插塞116的每个可以连接到线104中的对应的线104。单元接触插塞116的每个可以与线104中的对应的线104的顶表面直接接触。单元接触插塞116的每个可以通过线104中的对应的线104电连接到选择器件中的对应选择器件的端子。单元接触插塞116可以包括掺杂的半导体材料(例如掺杂的硅)、金属(例如钨、钛和/或钽)、导电金属氮化物(例如钛氮化物、钽氮化物和/或钨氮化物)和/或金属-半导体化合物(例如金属硅化物)。在一些实施方式中，单元接触插塞116可以包括与第二层间电介质层114的顶表面基本上共平面的顶表面。

多个数据存储结构150可以被提供在第二层间电介质层114上。数据存储结构150可以被提供在衬底100的单元区cr上，并且当在图1的俯视图中被观察时，可以沿着第一方向d1以及交叉第一方向d1的第二方向d2被二维地布置。第二方向d2垂直于第一方向d1。数据存储结构150可以分别连接到单元接触插塞116。数据存储结构150的每个可以包括：数据存储部分130；底电极120，其在数据存储部分130与对应的单元接触插塞116之间；以及顶电极140，其与底电极120间隔开，其中数据存储部分130被插置在顶电极140与底电极120之间。在一些实施方式中，底电极120可以与对应的单元接触插塞116直接接触。底电极120和顶电极140可以包括导电材料。例如，底电极120和顶电极140可以包括导电金属氮化物(例如钛氮化物或钽氮化物)。下面将详细说明数据存储部分130。

模制层118可以被提供在第二层间电介质层114上并覆盖数据存储结构150。模制层118可以被提供在衬底100的单元区cr上并覆盖数据存储结构150的侧壁。模制层118可以延伸到衬底100的外围电路区pr上并与第二层间电介质层114接触。模制层118可以包括氧化物、氮化物和/或氮氧化物。

第一导电线180可以被提供在外围电路区pr上的模制层118中。在一些实施方式中，第一导电线180可以基本上在第一方向d1上延伸，但本发明构思不限于此，并且在一些实施方式中，第一导电线180可以在不同于第一方向d1的方向上延伸。外围接触插塞170可以被提供在第一导电线180与衬底100之间。外围接触插塞170可以被提供在第一导电线180与布线结构110之间，并且可以与第一导电线180接触。外围接触插塞170可以被构造为穿透模制层118、第二层间电介质层114和中间层112，并因此连接到布线结构110的线104中的对应的线104。外围接触插塞170可以通过线104中的对应的线104电连接到选择器件(未示出)中的对应的选择器件的端子。第一导电线180可以包括与模制层118的顶表面基本上共平面的顶表面180u。第一导电线180可以包括第一线图案164以及沿着第一线图案164的侧壁和底表面延伸的第一阻挡图案166。第一线图案164的延伸方向可以与第一导电线180的延伸方向基本上相同。外围接触插塞170可以与第一线图案164接触而在外围接触插塞170与第一线图案164之间没有界面。例如，外围接触插塞170可以从第一线图案164的底表面延伸，并且可以与第一线图案164一体地结合以形成单一整体。第一阻挡图案166可以从第一线图案164的底表面朝外围接触插塞170的侧壁和底表面延伸。第一阻挡图案166可以被插置在第一线图案164与模制层118之间，以及在外围接触插塞170与模制层118之间。第一阻挡图案166可以在外围接触插塞170与第二层间电介质层114之间以及在外围接触插塞170与中间层112之间延伸。第一阻挡图案166可以被插置在外围接触插塞170的底表面与连接到外围接触插塞170的对应的线104之间。第一阻挡图案166可以与连接到外围接触插塞170的对应的线104的顶表面直接接触。第一线图案164和外围接触插塞170可以包括相同的材料。第一线图案164和外围接触插塞170可以包括金属性材料(例如铜(cu))。第一阻挡图案166可以包括导电金属氮化物。

第二导电线182可以被提供在单元区cr上的模制层118中。多个第二导电线182可以被提供，并且所述多个第二导电线182可以基本上在第一方向d1上延伸并且可以在第二方向d2上彼此间隔开。第二导电线182可以共同地连接到布置在第一方向d1上的数据存储结构150。在一些实施方式中，第二导电线182可以与布置在第一方向d1上的数据存储结构150的顶表面共同地接触。第二导电线182可以包括与模制层118的顶表面基本上共平面的顶表面182u。第二导电线182可以包括第二线图案160以及沿着第二线图案160的侧壁和底表面延伸的第二阻挡图案162。第二阻挡图案162可以被插置在第二线图案160与模制层118之间，以及在数据存储结构150的每个与第二线图案160之间。第二线图案160可以包括与用于形成第一线图案164和外围接触插塞170的相同的材料。第二线图案160可以包括金属性材料(例如铜(cu))。第二阻挡图案162可以包括与用于形成第一阻挡图案166的相同的材料。第二阻挡图案162可以包括导电金属氮化物。

第一导电线180可以包括底表面180l，其相对于衬底100具有比第二导电线182的底表面182l相对于衬底100的位置更低的位置。就是说，第一导电线180可以包括底表面180l，其在衬底100之上具有比第二导电线182的底表面182l在衬底100之上的高度更低的高度。第一导电线180的顶表面180u可以位于自衬底100与第二导电线182的顶表面182u基本上相同的高度处。第一导电线180和第二导电线182的每个可以用作位线。当在俯视图中被观察时，第一导电线180和第二导电线182的每个可以具有在第二方向d2上的宽度。第一导电线180的宽度可以大于第二导电线182的宽度。当在俯视图中被观察时，外围接触插塞170在第二方向d2上可以具有比第一导电线180的宽度更小的宽度。

参照图2和4，在一些实施方式中，第二导电线182中的至少一个可以从单元区cr延伸到外围电路区pr中。第二导电线182可以包括在外围电路区pr上的第一部分p1以及在单元区cr上的第二部分p2。第二部分p2可以共同地连接到布置在第一方向d1上的数据存储结构150。第一部分p1的顶表面p1_u和第二部分p2的顶表面p2_u可以位于相对于衬底100基本上相同的高度处。第一部分p1可以具有底表面p1_l，其相对于衬底100具有比第二部分p2的底表面p2_l相对于衬底100的位置更低的位置。就是说，第一部分p1可以具有底表面p1_l，其在衬底100之上具有比第二部分p2的底表面p2_l在衬底100之上的高度更低的高度。例如，第一部分p1可以具有比第二部分p2的第二厚度t2更大的第一厚度t1。第二线图案160可以具有在单元区cr中比在外围电路区pr中更小的厚度。第二线图案160的底表面在第一部分p1与第二部分p2之间的界面处可以具有台阶式轮廓。第二阻挡图案162可以沿着第二线图案160的底表面从单元区cr朝外围电路区pr延伸。

当第一导电线180的底表面180l和第二导电线182的底表面182l相对于衬底100位于基本上相同的高度处时，第一导电线180与对应的线104之间的电连接可以必要的是，外围接触插塞170应形成为具有高的高宽比或者除外围接触插塞170之外可以需要另外的接触(或焊盘)。

根据本发明构思，第一导电线180的底表面180l可以被放置为比第二导电线182的底表面182l更低。就是说，第一导电线180的底表面180l在衬底100之上可以具有比第二导电线182的底表面182l在衬底100之上的高度更低的高度。因此，外围接触插塞170可以形成为具有相对低的高宽比用于第一导电线180与它的对应的线104之间的电连接是可能的。换言之，因为外围接触插塞170具有相对低的高宽比，所以可以容易地形成外围接触插塞170。此外，第一导电线180与它的对应的线104之间的电连接可以不需要额外的接触(或焊盘)。结果，这可以有利于简化数据存储器件的制造工艺并有利于防止由额外的接触(或焊盘)的形成而引起的缺陷的发生。

然后可以容易地制造具有优异可靠性的数据存储器件。

在下文中将参照图12和13详细讨论数据存储部分130。图12描绘了示出根据在此公开的示例性实施方式的数据存储部分130的一示例的剖视图。图13描绘了示出根据在此公开的示例性实施方式的数据存储部分130的另一示例的剖视图。

参照图12，数据存储部分130可以包括参考层ml1、自由层ml2以及在参考层ml1与自由层ml2之间的隧道势垒(tunnelbarrier)tbl。参考层ml1可以具有单向固定的磁化方向md1，自由层ml2可以具有可变的磁化方向，该可变的磁化方向可以被改变为与参考层ml1的磁化方向md1平行或反向平行。参考层ml1的磁化方向md1和自由层ml2的磁化方向md2可以平行于或基本上平行于隧道势垒tbl与自由层ml2之间的界面。图12可以绘出自由层ml2被插置在隧道势垒tbl与顶电极140之间，但本发明构思不限于此。就是说，与图12中所描绘的特定实施方式不同，自由层ml2可以被插置在隧道势垒tbl与底电极120之间。参考层ml1、隧道势垒tbl和自由层ml2可以形成磁性隧道结。在参考层ml1的磁化方向md1和自由层ml2的磁化方向md2平行于所述界面的情况下，参考层ml1和自由层ml2的每个可以包括铁磁材料。参考层ml1还可以包括反铁磁材料以固定参考层ml1中的铁磁材料的磁化方向。

参照图13，数据存储部分130可以包括参考层ml1、自由层ml2以及在参考层ml1与自由层ml2之间的隧道势垒tbl。参考层ml1可以具有单向固定的磁化方向md1，自由层ml2可以具有可变的磁化方向，该可变的磁化方向可以被改变为与参考层ml1的磁化方向md1平行或反向平行。参考层ml1的磁化方向md1和自由层ml2的磁化方向md2可以垂直于或基本上垂直于隧道势垒tbl与自由层ml2之间的界面。图13可以绘出自由层ml2被插置在隧道势垒tbl与顶电极140之间，但本发明构思不限于此。就是说，与图13中所描绘的特定实施方式不同，自由层ml2可以被插置在隧道势垒tbl与底电极120之间。参考层ml1、隧道势垒tbl和自由层ml2可以形成磁性隧道结。在参考层ml1的磁化方向md1和自由层ml2的磁化方向md2垂直于所述界面的情况下，参考层ml1和自由层ml2的每个可以包括垂直磁性材料(例如cofetb、cofegd、cofedy)、具有l10结构的垂直磁性材料、六方密堆积(hcp)晶格结构的copt和/或垂直磁性结构。具有l10结构的垂直磁性材料可以包括l10结构的fept、l10结构的fepd、l10结构的copd和/或l10结构的copt。垂直磁性结构可以包括交替地且重复地堆叠的磁性层和非磁性层。例如，垂直磁性结构可以包括(co/pt)n、(cofe/pt)n、(cofe/pd)n、(co/pd)n、(co/ni)n、(coni/pt)n、(cocr/pt)n、和/或(cocr/pd)n(其中n是堆叠层的数目)中的至少一种。

图14描绘了根据在此公开的示例性实施方式的数据存储器件130的单位存储单元。

参照图14，每个单位存储单元mc可以包括数据存储部分130和对应的选择器件se。数据存储部分130和选择器件se可以串联电连接。数据存储部分130可以连接在位线bl与选择器件se之间。选择器件se可以连接在数据存储部分130与源极线sl之间，并且字线wl可以被提供以控制选择器件se。

数据存储部分130可以包括磁性隧道结mtj，磁性隧道结mtj具有彼此间隔开的磁性层ml1和ml2以及在磁性层ml1与ml2之间的隧道势垒tbl。磁性层ml1和ml2中的一个可以是在正常使用环境下具有与外部磁场无关的固定的磁化方向的参考层。磁性层ml1和ml2中的另一个可以是具有响应于外部磁场而自由改变的磁化方向的自由层。

磁性隧道结mtj可以具有一电阻值，所述电阻值在参考层和自由层的磁化方向彼此反向平行的情况下比在参考层和自由层的磁化方向彼此平行的情况下更大。例如，磁性隧道结的电阻可以通过改变自由层的磁化方向被调节。然后，数据存储部分130可以使用根据磁化方向的电阻的差额而将数据存储在单位存储单元mc中。

图5描绘了根据在此公开的示例性实施方式的制造数据存储器件的方法的一实施方式。图6a至11a描绘了对应于图1的线a-a'、b-b'、c-c'和d-d'的剖视图，并示出了根据在此公开的示例性实施方式的用于制造数据存储器件的方法。图6b至11b描绘了对应于图2的线e-e'的剖视图，并示出了根据在此公开的示例性实施方式的用于制造数据存储器件的方法。

参照图6a和6b，在图5中的501，第一层间电介质层102可以形成在衬底100上。衬底100可以是包括硅、绝缘体上硅(soi)、硅-锗(sige)、锗(ge)、镓-砷(gaas)等的半导体衬底。多个选择器件(未示出)可以形成在衬底100上，布线结构110可以形成在衬底100上并电连接到衬底100。在一个实施方式中，选择器件可以是场效应晶体管。在一替换实施方式中，选择器件可以是二极管。布线结构110可以包括与衬底100间隔开的线104以及连接到线104的接触106。线104可以通过接触106电连接到衬底100。线104中的至少一个可以通过接触106电连接到选择器件中的对应的选择器件的端子。布线结构110还可以包括下部线(未示出)以及连接到下部线的下部接触(未示出)。下部线可以设置在衬底100与接触106之间，下部接触可以设置在衬底100与下部线之间。线104可以通过接触106连接到下部线，下部线可以通过下部接触电连接到衬底100。线104和接触106可以包括金属性材料。例如，线104和接触106可以包括铜(cu)。第一层间电介质层102可以形成为覆盖选择器件和布线结构110。第一层间电介质层102可以形成为包括氧化物、氮化物和/或氮氧化物的单层或多层。在一些实施方式中，线104可以具有与第一层间电介质层102的顶表面基本上共平面的顶表面。

中间层112和第二层间电介质层114可以顺序地堆叠在第一层间电介质层102上。第二层间电介质层114可以包括氧化物、氮化物和/或氮氧化物，中间层112可以包括氮化物。中间层112可以包括例如含碳硅氮化物。

多个单元接触插塞116可以形成为穿透在衬底100的单元区cr上的第二层间电介质层114和中间层112。单元接触插塞116的形成可以包括：形成穿透第二层间电介质层114和中间层112的单元接触孔116h，然后在各单元接触孔116h中形成单元接触插塞116。单元接触孔116h的每个可以暴露线104中的对应的线104的顶表面。单元接触插塞116的每个可以通过线104中的对应的线104电连接到选择器件中的对应的选择器件的端子。单元接触插塞116可以包括掺杂的半导体材料(例如掺杂的硅)、金属(例如钨、钛和/或钽)、导电金属氮化物(例如钛氮化物、钽氮化物和/或钨氮化物)和/或金属-半导体化合物(例如金属硅化物)。单元接触插塞116可以具有与第二层间电介质层114的顶表面基本上共平面的顶表面。

参照图7a和7b，在图5中的502，多个数据存储结构150可以形成在衬底100的单元区cr上。更具体地，底电极层和数据存储层可以顺序地形成在第二层间电介质层114上，导电掩模图案140可以形成在数据存储层上。当在俯视图中被观察时，导电掩模图案140可以限定诸如图1中所描绘的其中形成数据存储结构150的区域。数据存储层和底电极层可以使用导电掩模图案140的每个作为蚀刻掩模被顺序地蚀刻以形成数据存储部分130和底电极120。导电掩模图案140的每个可以用作顶电极140。数据存储结构150的每个可以包括顶电极140、数据存储部分130和底电极120。底电极120和顶电极140可以包括导电材料。例如，底电极120和顶电极140可以包括导电金属氮化物(例如钛氮化物或钽氮化物)。如参照图12和13所讨论地，数据存储部分130可以包括顺序地堆叠在底电极120上的参考层ml1、隧道势垒tbl和自由层ml2。在这种情况下，数据存储层可以包括顺序地堆叠在底电极层上的参考磁性层、隧道势垒层和自由磁性层。参考磁性层、隧道势垒层和自由磁性层可以使用导电掩模图案140作为蚀刻掩模被顺序地蚀刻以形成参考层ml1、隧道势垒tbl和自由层ml2。

模制层118可以形成在第二层间电介质层114上并覆盖数据存储结构150。模制层118可以被提供在衬底100的单元区cr上并覆盖数据存储结构150的侧壁，并且可以朝衬底100的外围电路区pr延伸并与第二层间电介质层114接触。模制层118可以包括氧化物、氮化物和/或氮氧化物。掩模层190可以形成在模制层118上并覆盖单元区cr和外围电路区pr。掩模层190可以包括相对于模制层118具有蚀刻选择性的材料。例如，掩模层190可以包括导电金属氮化物(例如钛氮化物)。

参照图8a和8b，在图5中的503，外围电路区pr上的掩模层190可以被图案化以在掩模层190中形成第一开口190a。第一开口190a可以暴露外围电路区pr上的模制层118。当在俯视图中被观察时，第一开口190a可以限定其中形成图1的第一导电线180的区域以及其中形成图2的第二导电线182的第一部分p1的区域。模制层118可以使用掩模层190(包括第一开口190a)作为蚀刻掩模被蚀刻以在模制层118中形成初始沟槽194。

参照图9a和9b，在图5中的504，初始掩模图案192可以形成在掩模层190上，掩模层190包括形成在掩模层190中的第一开口190a。初始掩模图案192可以覆盖单元区cr和外围电路区pr。初始掩模图案192可以部分地填充形成在外围电路区pr上的初始沟槽194，并且可以包括部分地暴露初始沟槽194的底表面的第一初始开口192a。当在俯视图中被观察时，第一初始开口192a可以限定其中形成图1的外围接触插塞170的区域。初始掩模图案192还可以包括在单元区cr上暴露掩模层190的第二初始开口192b。当在俯视图中被观察时，第二初始开口192b可以限定其中形成图1的第二导电线182的区域以及其中形成图2的第二导电线182的第二部分p2的区域。初始掩模图案192可以包括例如旋涂硬掩模(soh)材料。

外围电路区pr上的模制层118可以使用初始掩模图案192作为蚀刻掩模被蚀刻以在模制层118中形成从初始沟槽194的底表面延伸的初始孔196。初始孔196的形成可以包括通过执行使用初始掩模图案192作为蚀刻掩模并相对于掩模层190具有蚀刻选择性的蚀刻工艺而蚀刻通过第一初始开口192a暴露的模制层118。因此，通过第二初始开口192b暴露的掩模层190可以在单元区cr上不被去除，而是在用于形成初始孔196的蚀刻工艺期间可以留在模制层118上。

参照图10a和10b，在图5中的505，单元区cr上的掩模层190可以使用初始掩模图案192作为蚀刻掩模被图案化以在掩模层190中形成第二开口190b。第二开口190b的形成可以包括通过执行使用初始掩模图案192作为蚀刻掩模并相对于模制层118具有蚀刻选择性的蚀刻工艺而蚀刻通过第二初始开口192b暴露的掩模层190。当在俯视图中被观察时，第二开口190b可以限定其中形成图1的第二导电线182的区域以及其中形成图2的第二导电线182的第二部分p2的区域。

参照图11a和11b，在图5中的506，初始掩模图案192可以被去除。初始掩模图案192可以通过执行例如灰化工艺和/或剥离工艺被去除。在初始掩模图案192已经被去除之后，具有第一开口190a和第二开口190b的掩模层190可以留在模制层118上。模制层118可以使用具有第一开口190a和第二开口190b的掩模层190作为蚀刻掩模被蚀刻以在模制层118中形成从初始沟槽194朝衬底100延伸的第一沟槽204、从初始孔196朝衬底100延伸的外围接触孔206、以及暴露数据存储结构150的第二沟槽208。第一沟槽204可以具有底表面204l，其自衬底100具有比第二沟槽208的底表面208l的位置更低的位置。外围接触孔206可以穿透模制层118、第二层间电介质层114和中间层112，从而暴露线104中的对应的线104的顶表面。第二沟槽208可以如参照图1所讨论地暴露布置在第一方向d1上的数据存储结构150的顶表面。在其中第二导电线182从单元区cr朝外围电路区pr延伸的情况下，如参照图2所讨论地，第二沟槽208和第一沟槽204可以彼此连接以形成如图11b中所描绘的单个沟槽210。在这种情况下，由于第一沟槽204具有底表面204l，其自衬底100具有比第二沟槽208的底表面208l的位置更低的位置，因此沟槽210可以具有一底表面，所述底表面在单元区cr与外围电路区pr之间的界面处具有其是台阶式的轮廓。

再参照图3和4，第一导电线180、外围接触插塞170和第二导电线182可以分别形成在第一沟槽204、外围接触孔206和第二沟槽208中。第一导电线180可以包括第一线图案164以及沿着第一线图案164的侧壁和底表面延伸的第一阻挡图案166。外围接触插塞170和第一线图案164可以彼此接触以形成单一整体，第一阻挡图案166可以从第一线图案164的底表面朝外围接触插塞170的侧壁和底表面延伸。第二导电线182可以包括第二线图案160以及沿着第二线图案160的侧壁和底表面延伸的第二阻挡图案162。第一导电线180、外围接触插塞170和第二导电线182的形成可以包括在模制层118上形成覆盖第一沟槽204、外围接触孔206和第二沟槽208的内壁的阻挡层。导电层可以形成在填充第一沟槽204、外围接触孔206和第二沟槽208的阻挡层上。导电层和阻挡层可以被平坦化直到模制层118被暴露。因此，第一线图案164和外围接触插塞170可以局部地形成在第一沟槽204和外围接触孔206中。第一阻挡图案166可以被插置在第一线图案164与模制层118之间、在外围接触插塞170与模制层118之间、在外围接触插塞170与第二层间电介质层114之间以及在外围接触插塞170与中间层112之间。第一阻挡图案166还可以被插置在外围接触插塞170的底表面与连接到外围接触插塞170的对应的线104之间。通过平坦化工艺，第二线图案160可以局部地形成在第二沟槽208中，第二阻挡图案162可以被插置在第二线图案160与模制层118之间。第二阻挡图案162还可以被插置在第二线图案160与布置在第一方向d1上的数据存储结构150的每个之间。

通过平坦化工艺，第一导电线180和第二导电线182可以分别具有自衬底100位于基本上相同的高度处的顶表面180u和182u。第一沟槽204可以具有底表面204l，其自衬底100具有比第二沟槽208的底表面208l的位置更低的位置，使得第一导电线180可以具有底表面180l，其自衬底100具有比第二导电线182的底表面182l的位置更低的位置。

如图2和4中所示，在第二导电线182从单元区cr朝外围电路区pr延伸的情况下，第二导电线182可以形成在通过第一沟槽204和第二沟槽208彼此的连接而形成的沟槽210中。在这种情况下，第二导电线182可以包括形成在第一沟槽204中的第一部分p1以及形成在第二沟槽208中的第二部分p2。通过平坦化工艺，第一部分p1和第二部分p2可以分别具有位于自衬底100基本上相同的高度处的顶表面p1_u和p2_u。第一沟槽204可以具有底表面204l，其自衬底100具有比第二沟槽208的底表面208l的位置更低的位置，使得第一部分p1可以具有底表面p1_l，其自衬底100具有比第二部分p2的底表面p2_l的位置更低的位置。在这种情况下，第二导电线182可以具有一底表面，所述底表面在第一部分p1与第二部分p2之间的界面处具有其是台阶式的轮廓。

根据本发明构思，初始沟槽194和初始孔196可以形成在外围电路区pr上的模制层118中。当在俯视图中被观察时，初始沟槽194和初始孔196可以限定其中形成第一导电线180和外围接触插塞170的区域。此后，同时形成从初始沟槽194朝衬底100延伸的第一沟槽204、从初始孔196朝衬底100延伸的外围接触孔206、以及暴露单元区cr上的数据存储结构150的第二沟槽208是可能的。由于在第一沟槽204和外围接触孔206被形成之前初始沟槽194和初始孔196被形成在模制层118中，因此外围接触孔206可以形成为具有相对低的高宽比。因此，可以容易地形成外围接触孔206，并且可以不需要用于电连接的任何额外的接触(或焊盘)在第一导电线180与对应的线104之间。结果，可以有利于简化数据存储器件的制造工艺并有利于防止可以由额外的接触(或焊盘)的形成引起的缺陷的发生。

然后可以容易地制造具有优异可靠性的数据存储器件。

根据本发明构思，第一导电线可以具有一底表面，所述底表面自衬底具有比第二导电线的底表面的位置更低的位置。因此，外围接触插塞形成为具有相对低的高宽比用于第一导电线与其下面的线之间的电连接是可能的。此外，这可以不需要用于第一导电线与下面的线之间的电连接的任何额外的接触(或焊盘)。结果，这可以有利于简化数据存储器件的制造工艺并有利于防止可以由额外的接触(或焊盘)的形成引起的缺陷的发生。

因此，可以提供数据存储器件以及用于制造具有优异可靠性且易于制造的数据存储器件的方法。

图15描绘了包括一个或更多个集成电路(芯片)的电子设备1500，所述一个或更多个集成电路(芯片)包括包含根据在此公开的实施方式的数据存储器件的半导体器件。电子设备1500可以用于但不限于计算设备、个人数字助理(pda)、膝上型计算机、移动计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、或者有线或无线电子设备。电子设备1500可以包括通过总线1550彼此联接的控制器1510，诸如但不限于小键盘、键盘、显示器或触摸屏显示器的输入/输出装置1520，存储器1530和无线接口1540。控制器1510可以包括例如至少一个微处理器、至少一个数字信号处理器、至少一个微控制器等。存储器1530可以被配置为存储用户数据或将要由控制器1510使用的命令代码。电子设备1500和各种各样的系统部件包括包含根据在此公开的实施方式的数据存储器件的半导体器件。电子设备1500可以使用无线接口1540，无线接口1540被配置为使用rf信号将数据发送到无线通信网络或从无线通信网络接收数据。无线接口1540可以包括例如天线、无线收发器等。电子设备1500可以用在通信系统的通信接口协议中，诸如但不限于码分多址(cdma)、全球移动通信系统(gsm)、北美数字通信(nadc)、扩展时分多址(e-tdma)、宽带cdma(wcdma)、cdma2000、wi-fi、市政wi-fi(muniwi-fi)、蓝牙、数字增强无绳通信(dect)、无线通用串行总线(无线usb)、具有无缝切换正交频分复用的快速低时延接入(flashofdm)、ieee802.20、通用分组无线业务(gprs)、iburst、无线宽带(wibro)、wimax、wimax高级、通用移动电信业务-时分双工(umts-tdd)、高速分组接入(hspa)、演进数据最优化(evdo)、长期演进-高级(lte-advanced)、多通道多点分配服务(mmds)等。

虽然已经结合在附图中所示的本发明的实施方式描述了本发明，但本发明不限于此。对本领域技术人员来说将明显的是，可以对本发明进行各种各样的替换、修改和改变而不背离所附权利要求的范围。

本专利申请要求享有2016年5月3日提交的韩国专利申请第10-2016-0054792号的优先权，其全部内容通过引用合并于此。