本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高晶体管的特征尺寸也越来越小，为了降低晶体管栅极的寄生电容、提高器件速度，高k栅介质层与金属栅极的栅极结构被引入到晶体管中。
然而，在高k栅介质层上形成金属栅极时仍有许多问题亟待解决，其中一个就是功函数的匹配问题，因为功函数将直接影响器件的阈值电压(vt)和晶体管的性能。所以在高k金属栅结构中引入功函数层，从而实现对器件阈值电压的调节。
但是在高k金属栅结构中引入功函数层后，容易导致半导体结构的性能下降。
技术实现要素：
本发明解决的问题是提供一种半导体结构及其形成方法，提高所形成半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻的第一器件区和第二器件区，所述第一器件区和第二器件区的器件掺杂类型不同；在所述基底上形成第二器件区功能层；在所述第二器件区功能层上形成底部抗反射涂层；向所述第二器件区的底部抗反射涂层掺杂刻蚀抑制离子；向所述第二器件区的底部抗反射涂层掺杂刻蚀抑制离子后，在所述第二器件区的底部抗反射涂层上形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除所述第一器件区的底部抗反射涂层；以第二器件区的光刻胶层为掩膜，刻蚀去除所述第一器件区的第二器件区功能层。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括相邻的第一器件区和第二器件区，所述第一器件区和第二器件区的器件掺杂类型不同；第二器件区功能层，位于所述基底上；底部抗反射涂层，位于所述第二器件区功能层上，所述第二器件区的底部抗反射涂层内具有刻蚀抑制离子；光刻胶层，位于所述第二器件区的底部抗反射涂层上。
与现有技术相比，本发明的技术方案具有以下优点：
在第二器件区功能层上形成底部抗反射涂层后，向所述第二器件区的底部抗反射涂层掺杂刻蚀抑制离子；所述刻蚀抑制离子用于降低后续刻蚀去除所述第一器件区底部抗反射涂层的刻蚀工艺对所述第二器件区底部抗反射涂层的刻蚀速率；由于所述刻蚀工艺对光刻胶层和未掺杂有刻蚀抑制离子的底部抗反射涂层的刻蚀速率相近，因此通过所述抑制离子，可以避免因光刻胶层损耗而引起的第二器件区底部抗反射涂层损耗的问题，也就是说，通过本发明所述技术方案，在刻蚀去除所述第一器件区的底部抗反射涂层后，所述第二器件区的剩余底部抗反射涂层的形貌良好，剩余底部抗反射涂层对所述第一器件区和第二器件区的交界(boundary)定义清晰；相应的，在刻蚀去除所述第一器件区的第二器件区功能层的过程中，可以避免所述第二器件区的第二器件区功能层被刻蚀的问题，从而有利于提高所形成半导体结构的电学性能。
可选方案中，所述第一器件区用于形成n型器件，所述第二器件区用于形成p型器件，所述第二器件区功能层为p型功函数层。因此通过本发明所述技术方案，可以避免去除第一器件区p型功函数层的刻蚀工艺对所述第二器件区的p型功函数层造成刻蚀损耗；后续步骤通常还包括在第一器件区的栅介质层上形成n型功函数层，相应的，可以避免在所述第二器件区的栅介质层上形成所述n型功函数层，从而可以改善所形成p型器件的阈值电压(vt)。
可选方案中，向所述第二器件区的底部抗反射涂层掺杂刻蚀抑制离子后，在所述第二器件区的底部抗反射涂层上形成光刻胶层之前，还包括步骤：对所述基底进行退火处理；所述退火处理用于促进所述刻蚀抑制离子向所述第二器件区底部抗反射涂层内扩散，且有利于提高所述刻蚀抑制离子的扩散均匀度，从而有利于提高所述第二器件区剩余底部抗反射涂层的形貌质量。
附图说明
图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，在高k金属栅结构中引入功函数层后，容易导致所形成半导体结构的性能下降。现结合一种发明半导体结构的形成方法分析其性能下降的原因。
结合参考图1和图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，所述基底10包括相邻的nmos区域i和pmos区域ii；在所述基底10上形成界面层(interlayer，il)20；在所述界面层20上形成高k栅介质层30；在所述高k栅介质层30上形成p型功函数层40；在所述p型功函数层40上形成底部抗反射涂层(bottomanti-reflectivecoating，barc)50；在所述pmos区域ii的底部抗反射涂层50上形成光刻胶层(图未示)，所述光刻胶层露出所述nmos区域i的底部抗反射涂层50。
参考图2，以所述光刻胶层(图未示)为掩膜，刻蚀去除所述nmos区域i的底部抗反射涂层50；刻蚀去除所述nmos区域i的底部抗反射涂层50后，以所述pmos区域ii的光刻胶层为掩膜，刻蚀去除所述nmos区域i的p型功函数层40。
在刻蚀去除所述nmos区域i的底部抗反射涂层50的过程中，所述底部抗反射涂层50和光刻胶层的刻蚀选择比较小，即所述刻蚀工艺对所述底部抗反射涂层50的刻蚀速率与对所述光刻胶层的刻蚀速率相近，从而导致在所述刻蚀工艺过程中所述光刻胶层发生刻蚀损耗。
相应的，所述光刻胶层下方的pmos区域ii底部抗反射涂层50也容易发生损耗，所述pmos区域ii底部抗反射涂层50的形貌较差，且越靠近所述底部抗反射涂层50的顶部，所述底部抗反射涂层50的损耗越大；在刻蚀去除所述nmos区域i底部抗反射涂层50后，所述pmos区域ii的剩余底部抗反射涂层50难以准确定义所述nmos区域i和pmos区域ii的交界(boundary)，容易出现剩余所述底部抗反射涂层50暴露出所述pmos区域ii的p型功函数层40的问题。
因此，刻蚀去除所述nmos区域i的p型功函数层40时，位于所述pmos区域ii的部分p型功函数层40也容易被刻蚀去除，从而导致所形成p型器件的电学性能下降，所述p型器件的阈值电压难以满足工艺需求。
为了解决所述技术问题，本发明向所述第二器件区的底部抗反射涂层掺杂刻蚀抑制离子，用于降低后续刻蚀去除所述第一器件区底部抗反射涂层的刻蚀工艺对所述第二器件区底部抗反射涂层的刻蚀速率，从而避免因光刻胶层损耗而引起的第二器件区底部抗反射涂层损耗的问题，在刻蚀去除所述第一器件区的底部抗反射涂层后，剩余底部抗反射涂层对所述第一器件区和第二器件区的交界定义清晰。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图3，提供基底(未标示)，所述基底包括相邻的第一器件区i和第二器件区ii，所述第一器件区i和第二器件区ii的器件掺杂类型不同。
本实施例中，所述基底用于形成鳍式场效应晶体管，相应的，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。所述衬底100为形成鳍式场效应管提供工艺平台，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底。所述衬底100的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所形成的鳍式场效应管为cmos器件，所述第一器件区i为nmos区域，所述第二器件区ii为pmos区域，相应的，所述第一器件区i用于形成为n型器件，所述第二器件区ii用于形成为p型器件。在其他实施例中，所述第一器件区为pmos区域，所述第二器件区为nmos区域，相应的，所述第一器件区用于形成p型器件，所述第二器件区用于形成n型器件。
具体地，形成所述衬底100和鳍部110的步骤包括：提供初始基底；在所述初始基底上形成底部缓冲层120；在所述底部缓冲层120上形成图形化的鳍部掩膜层130；以所述鳍部掩膜层130为掩膜刻蚀所述底部缓冲层120和初始基底，刻蚀后的初始基底作为衬底100，位于所述衬底100上的凸起作为鳍部110。
本实施例中，所述鳍部掩膜层130的材料为氮化硅。
所述底部缓冲层120用于在形成所述鳍部掩膜层130时提供缓冲作用，避免直接在所述初始基底上形成所述鳍部掩膜层130时产生位错的问题。本实施例中，所述底部缓冲层120的材料为氧化硅。
所述鳍部掩膜层130用于定义所述鳍部110的尺寸和位置。具体地，形成所述鳍部掩膜层130的步骤包括：在所述初始基底上形成底部缓冲层120后，在所述缓冲层120上形成掩膜材料层；在所述掩膜材料层上形成顶部缓冲膜；在所述顶部缓冲膜上形成第一图形层(图未示)；以所述第一图形层为掩膜，依次刻蚀所述顶部缓冲膜和掩膜材料层，露出所述缓冲层120，剩余所述顶部缓冲膜作为顶部缓冲层140，剩余所述掩膜材料层作为所述鳍部掩膜层130。
所述顶部缓冲层140用于在后续膜层形成过程中提供缓冲作用。本实施例中，所述顶部缓冲层140的材料为氧化硅。
需要说明的是，本实施例中，刻蚀所述基底后，形成等间距(pitch)的所述鳍部110；在形成等间距的所述鳍部110后，去除所述第一器件区i和第二器件区ii交界处部分厚度的鳍部110，且刻蚀后剩余所述鳍部110作为伪鳍部115。在其他实施例中，还可以去除所述第一器件区和第二器件区交界处全部厚度的鳍部。
通过先形成等间距鳍部110、再刻蚀去除所述第一器件区i和第二器件区ii交界处的鳍部110的方案，在实现相邻鳍部110的不同间距的同时，避免在刻蚀形成所述鳍部110的过程中出现刻蚀负载效应(loadingeffect)，从而可以保证所形成鳍部110的形貌对称性。
本实施例中，形成所述伪鳍部115后，所述第一器件区i和第二器件区ii的剩余鳍部110为有效鳍部(effectivefin)，用于形成鳍式场效应晶体管，所述伪鳍部115为非有效鳍部，从而为后续在所述第一器件区i和第二器件区ii交界处形成隔离结构提供工艺基础，也就是说，后续所形成的隔离结构覆盖所述伪鳍部115顶部。
继续参考图3，需要说明的是，形成所述鳍部110和伪鳍部115后，还包括步骤：在所述鳍部110和伪鳍部115表面形成衬垫氧化层(lineroxide)102，所述衬垫氧化层102用于修复所述鳍部110和伪鳍部115。
本实施例中，对所述鳍部110和伪鳍部115进行氧化处理以在所述鳍部110和伪鳍部115表面形成所述衬垫氧化层102。在氧化处理过程中，由于所述鳍部110和伪鳍部115凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述衬垫氧化层102后，不仅所述鳍部110和伪鳍部115表面的缺陷层被去除，且凸出棱角部分也被去除，使所述鳍部110和伪鳍部115的表面光滑，晶格质量得到改善，避免所述鳍部110和伪鳍部115顶角尖端放电问题，有利于改善后续所形成鳍式场效应晶体管的性能。
本实施例中，所述氧化处理还会对所述衬底100表面进行氧化，因此，所述衬垫氧化层102还位于所述衬底100表面。所述衬底100、鳍部110和伪鳍部115的材料为硅，相应的，所述衬垫氧化层102的材料为氧化硅。
结合参考图4，还需要说明的是，本实施例中，形成所述衬垫氧化层102后，还包括步骤：在所述衬底100上形成隔离结构101，所述隔离结构101的顶部低于所述鳍部110的顶部。
所述隔离结构101用于对相邻器件、以及相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述隔离结构101覆盖所述伪鳍部115的顶部。在其他实施例中，所述隔离结构的顶部还可以与所述伪鳍部的顶部齐平。
具体地，形成所述隔离结构101的步骤包括：在所述衬垫氧化层102上填充隔离膜，所述隔离膜顶部高于所述顶部缓冲层140顶部；研磨去除高于所述顶部缓冲层140顶部的隔离膜；回刻部分厚度的剩余隔离膜，露出所述鳍部110的顶部以及部分侧壁以形成所述隔离结构101。
需要说明的是，所述衬垫氧化层102的材料为氧化硅，因此在去除部分厚度的剩余隔离膜的步骤中，还去除高于所述隔离结构101顶部的所述衬垫氧化层102。
参考图5，在所述基底(未标示)上形成第二器件区功能层200。
所述第二器件区功能层200用于作为所形成鳍式场效应管的一部分，以实现所述鳍式场效应管的正常运作。
具体地，所述第二器件区功能层200横跨所述鳍部110，且覆盖所述鳍部110的部分顶部表面和侧壁表面。
本实施例中，所述第二器件区功能层200为p型功函数层，所述第二器件区功能层200用于调节后续所形成p型器件的阈值电压。
相应的，所述第二器件区功能层200的材料为p型功函数材料，p型功函数材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。所述第二器件区功能层200为单层结构或叠层结构，所述第二器件区功能层200的材料包括ta、tin、tan、tasin和tisin中的一种或几种。本实施例中，所述第二器件区功能层200的材料为tin。
在另一实施例中，例如当所述第一器件为p型器件，所述第二器件为n型器件时，则所述第二器件区功能层为n型功函数层。相应的，所述第二器件区功能层的材料为n型功函数材料，n型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述第二器件区功能层为单层结构或叠层结构，所述第二器件区功能层的材料包括tial、taaln、tialn、mon、tacn和aln中的一种或几种。
在其他一些实施例中，所述第二器件区功能层还可以为适宜于工艺需求的其他材料层。
需要说明的是，在所述基底上形成所述第二器件区功能层200之前，还包括步骤：形成横跨所述鳍部110的栅介质层150(如图5所示)，所述栅介质层150覆盖所述鳍部110的部分顶部表面和侧壁表面。
本实施例中，所述栅介质层150还位于部分所述隔离结构101上。
因此，在所述基底上形成第二器件区功能层200的步骤中，所述第二器件区功能层200形成于所述栅介质层150上。
本实施例中，所述栅介质层150为高k栅介质层。所述高k栅介质层150的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述栅介质层150的材料为hfo2。在其他实施例中，所述栅介质层的材料还可以为hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。
参考图6，在所述第二器件区功能层200上形成底部抗反射涂层300。
后续步骤包括在所述第二器件区ii的底部抗反射涂层300上形成光刻胶层，所述底部抗反射涂层300在所述鳍部110之间的填充性能(gapfillperformance)较好，从而有利于为所述光刻胶层的形成提供良好的工艺基础，且有利于提高后续的图形传递效果。
本实施例中，所述底部抗反射涂层300的型号为ar201。
所述底部抗反射涂层300的厚度根据实际工艺需求而定。本实施例中，所述底部抗反射涂层300的厚度为
参考图7，向所述第二器件区ii的底部抗反射涂层300掺杂刻蚀抑制离子。
后续步骤还包括以所述光刻胶层为掩膜，刻蚀去除所述第一器件区i的底部抗反射涂层300，所述刻蚀抑制离子用于降低所述刻蚀工艺对所述第二器件区ii底部抗反射涂层300的刻蚀速率，以减小在所述刻蚀工艺过程中所述第二器件区ii底部抗反射涂层300的损耗。
本实施例中，所述刻蚀抑制离子为b离子。具体地，向所述第二器件区ii的底部抗反射涂层300掺杂刻蚀抑制离子的步骤包括：在所述第一器件区i的底部抗反射涂层300上形成第二图形层310；以所述第二图形层310为掩膜，采用离子注入工艺315，向所述第二器件区ii的底部抗反射涂层300注入刻蚀抑制离子；去除所述二图形层310。
所述离子注入工艺315的注入能量不宜过小，也不宜过大。如果所述注入能量过小，容易导致对所述第二器件区ii底部抗反射涂层300的掺杂效果较差，即过小厚度的所述第二器件区ii底部抗反射涂层300掺杂有所述刻蚀抑制离子，相应导致在后续刻蚀去除所述第一器件区i的底部抗反射涂层300的过程中，改善所述第二器件区ii底部抗反射涂层300损耗问题的效果不明显；如果所述注入能量过大，容易对所述第二器件区ii的鳍部110顶部造成损伤。为此，本实施例中，所述离子注入工艺315的注入能量为1kev至5kev。其中，所述注入工艺315的注入能量根据所述底部抗反射涂层300的厚度、以及所述底部抗反射涂层300高于所述鳍部110的厚度而定。
所述离子注入工艺315的注入剂量不宜过小，也不宜过大。如果所述注入剂量过小，所述刻蚀抑制离子难以降低后续刻蚀工艺对所述第二器件区ii底部抗反射涂层300的刻蚀速率，从而导致改善所述第二器件区ii底部抗反射涂层300损耗问题的效果不明显；如果所述注入剂量过大，容易对所述第二器件区ii的鳍部110造成损伤。为此，本实施例中，所述离子注入工艺315的注入剂量为4e04原子每平方厘米至8e04原子每平方厘米。
本实施例中，所述第二图形层310的材料为光刻胶，向所述第二器件区ii的底部抗反射涂层300掺杂刻蚀抑制离子后，采用灰化或湿法去胶工艺去除所述第二图形层310。
结合参考图8，需要说明的是，本实施例中，向所述第二器件区ii的底部抗反射涂层300掺杂刻蚀抑制离子后，还包括步骤：对所述基底(未标示)进行退火处理325。
所述退火处理325用于促进所述刻蚀抑制离子向所述第二器件区ii的底部抗反射涂层300内扩散，且有利于提高所述刻蚀抑制离子在所述底部抗反射涂层300内的扩散均匀度，从而有利于提高后续刻蚀工艺后所述第二器件区ii剩余底部抗反射涂层300的形貌质量。
所述退火处理325的温度不宜过低，也不宜过高。如果所述退火处理325的温度过低，则容易导致进所述刻蚀抑制离子向所述第二器件区ii底部抗反射涂层300内的扩散不明显，难以提高所述刻蚀抑制离子的扩散均匀度；如果所述退火处理325的温度过高，容易导致所述离子注入工艺315注入的刻蚀抑制离子扩散至所述鳍部110内。为此，本实施例中，所述退火处理325的退火温度为100℃至300℃。
所述退火处理325的时间不宜过短，也不宜过长。如果所述退火处理325的时间过短，则容易导致进所述刻蚀抑制离子向所述第二器件区ii底部抗反射涂层300内扩散不明显，难以提高所述刻蚀抑制离子的扩散均匀度；如果所述退火处理325的时间过长，在达到所述刻蚀抑制离子的最佳扩散效果后，反而浪费资源和时间。为此，本实施例中，所述退火处理325的退火时间为10秒至30秒。
因此，如图8中区域a所示，在所述退火处理325后，部分厚度的所述第二器件区ii底部抗反射涂层300内掺杂有所述刻蚀抑制离子，且所述刻蚀抑制离子位于所述抗反射涂层300靠近顶部的一侧。
本实施例中，自所述抗反射涂层300顶部指向底部的方向上，掺杂有所述刻蚀抑制离子的底部抗反射涂层300的厚度为
参考图9，向所述第二器件区ii的底部抗反射涂层300掺杂刻蚀抑制离子后，在所述第二器件区ii的底部抗反射涂层300上形成光刻胶层320。
所述光刻胶层320用于作为后续刻蚀去除所述第一器件区i底部抗反射涂层300和第二器件区功能层200的刻蚀掩膜。
本实施例中，通过曝光显影工艺，在所述第二器件区ii的底部抗反射涂层300上形成所述光刻胶层320。
参考图10，以所述光刻胶层320为掩膜，刻蚀去除所述第一器件区i的底部抗反射涂层300。
本实施例中，采用干法刻蚀工艺，刻蚀去除所述第一器件区i的底部抗反射涂层300。在所述刻蚀工艺后，所述光刻胶层320露出所述第一器件区i的第二器件区功能层200。
需要说明的是，在所述刻蚀工艺过程中，所述刻蚀工艺对所述第一器件区i底部抗反射涂层300的刻蚀速率和对所述光刻胶层320的刻蚀速率相近，因此所述刻蚀工艺容易对所述光刻胶层320造成刻蚀损耗，且越靠近所述光刻胶层320的顶部，所述光刻胶层320受到的损耗程度越大。
本实施例中，所述第二器件区ii底部抗反射涂层300内掺杂有所述刻蚀抑制离子(如图10中区域a所示)，相比所述第二器件区的底部抗反射涂层内未掺杂有所述刻蚀抑制离子的情况，所述刻蚀工艺对所述第二器件区ii底部抗反射涂层300的刻蚀速率较小，因此可以避免因所述光刻胶层320损耗而引起的第二器件区ii底部抗反射涂层300损耗的问题；相应的，刻蚀去除所述第一器件区i的底部抗反射涂层300后，所述第二器件区ii的剩余底部抗反射涂层300的形貌良好，所述剩余底部抗反射涂层300对所述第一器件区i和第二器件区ii的交界定义清晰，所述剩余底部抗反射涂层300能够较好地覆盖所述第二器件区ii的第二器件区功能层200。
参考图11，以第二器件区ii的光刻胶层320为掩膜，刻蚀去除所述第一器件区i的第二器件区功能层200。
具体地，采用湿法刻蚀工艺，刻蚀去除所述第一器件区i的第二器件区功能层200。
本实施例中，所述第二器件区功能层200的材料为tin，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液包括双氧水。
由于所述第二器件区ii的剩余底部抗反射涂层300的形貌良好、对所述第一器件区i和第二器件区ii的交界定义清晰，因此可以避免对所述第二器件区ii的第二器件区功能层200造成刻蚀损耗；相应的，当后续在所述第一器件区i的栅介质层150上形成n型功函数层时，可以避免在所述第二器件区ii的栅介质层150上形成所述n型功函数层，从而可以改善所形成p型器件的阈值电压(vt)。
结合参考图12，刻蚀去除所述第一器件区i的第二器件区功能层200后，后续步骤还包括：去除所述光刻胶层320(如图11所示)和剩余底部抗反射涂层300(如图11所示)；在所述第一器件区i的栅介质层150上形成第一器件区功能层(图未示)，所述第一器件区功能层为n型功函数层。
在另一实施例中，当所述第二器件区功能层为n型功函数层时，相应的，所述第一器件区功能层为p型功函数层。
相应的，本发明还提供一种半导体结构。
结合参考图9，所述半导体结构包括：
基底(未标示)，所述基底包括相邻的第一器件区i和第二器件区ii，所述第一器件区i和第二器件区ii的器件掺杂类型不同；第二器件区功能层200，位于所述基底上；底部抗反射涂层300，位于所述第二器件区功能层200上，所述第二器件区ii的底部抗反射涂层300内具有刻蚀抑制离子；光刻胶层320，位于所述第二器件区ii的底部抗反射涂层300上。
本实施例中，所述基底用于形成鳍式场效应晶体管，相应的，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110。所述衬底100为形成鳍式场效应管提供工艺平台，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，所形成的鳍式场效应管为cmos器件，所述第一器件区i为nmos区域，所述第二器件区ii为pmos区域，相应的，所述第一器件区i用于形成n型器件，所述第二器件区ii用于形成为p型器件。在其他实施例中，所述第一器件区为pmos区域，所述第二器件区为nmos区域，相应的，所述第一器件区用于形成p型器件，所述第二器件区用于形成n型器件。
需要说明的是，本实施例中，所述半导体结构还包括：位于所述第一器件区i和第二器件区ii交界处衬底100上的伪鳍部115。
在半导体制造工艺中，通常先形成等间距(pitch)的鳍部110，再去除所述第一器件区i和第二器件区ii交界处部分厚度的所述鳍部110，且剩余所述鳍部110作为所述伪鳍部115。在其他实施例中，所述第一器件区和第二器件区交界处衬底上还可以不具有所述伪鳍部。
通过先形成等间距鳍部110、再刻蚀去除所述第一器件区i和第二器件区ii交界处鳍部110的方案，在实现相邻鳍部110的不同间距的同时，避免在刻蚀形成鳍部110的过程中出现刻蚀负载效应(loadingeffect)，从而可以保证所述鳍部110的形貌对称性。
本实施例中，所述第一器件区i和第二器件区ii的鳍部110为有效鳍部，用于形成鳍式场效应晶体管，所述伪鳍部115为非有效鳍部。
本实施例中，所述半导体结构还包括：位于所述衬底100上的隔离结构101，所述隔离结构101的顶部低于所述鳍部110的顶部。
所述隔离结构101用于对相邻器件、以及相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述隔离结构101的顶部高于所述伪鳍部115的顶部。在其他实施例中，所述隔离结构的顶部还可以与所述伪鳍部的顶部齐平。
需要说明的是，所述半导体结构还包括：位于所述鳍部110和所述隔离结构101之间、所述伪鳍部115与所述隔离结构101之间的衬垫氧化层102。
所述衬垫氧化层102用于去除所述鳍部110和伪鳍部115表面的缺陷层，还用于去除凸出棱角部分，使所述鳍部110和伪鳍部115的表面光滑，晶格质量得到改善，避免所述鳍部110和伪鳍部115顶角尖端放电问题，有利于改善鳍式场效应晶体管的性能。
本实施例中，所述衬垫氧化层102通过氧化处理形成，因此所述衬垫氧化层102还位于所述衬底100和隔离结构101之间。所述衬垫氧化层102的材料为氧化硅。
所述第二器件区功能层200用于作为鳍式场效应管的一部分，以实现所述鳍式场效应管的正常运作。
具体地，所述第二器件区功能层200横跨所述鳍部110，且覆盖所述鳍部110的部分顶部表面和侧壁表面。
本实施例中，所述第二器件区功能层200为p型功函数层，所述第二器件区功能层200用于调节所形成p型器件的阈值电压。
在另一实施例中，例如当所述第一器件区为pmos区域，所述第二器件区为nmos区域时，即所述第一器件区用于形p型器件，所述第二器件区用于形n型器件时，则所述第二器件区功能层为n型功函数层。在其他一些实施例中，所述第二器件区功能层还可以为适宜于工艺需求的其他材料层。
需要说明的是，本实施例中，所述半导体结构还包括：横跨所述鳍部110的栅介质层150，所述栅介质层150还覆盖所述鳍部110的部分顶部表面和侧壁表面。
本实施例中，所述栅介质层150还位于部分所述隔离结构101上。
相应的，所述第二器件区功能层200位于所述栅介质层150上。
本实施例中，所述栅介质层150为高k栅介质层。所述高k栅介质层150的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述栅介质层150的材料为hfo2。在其他实施例中，所述栅介质层的材料还可以为hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。
所述底部抗反射涂层300在所述鳍部110之间的填充性能(gapfillperformance)较好，从而有利于提高所述光刻胶层320的形成质量，且有利于提高图形传递效果。
本实施例中，所述底部抗反射涂层300的型号为ar201。
所述底部抗反射涂层300的厚度根据实际工艺需求而定。本实施例中，所述底部抗反射涂层300的厚度为
所述光刻胶层320用于作为刻蚀去除所述第一器件区i的底部抗反射涂层300和第二器件区功能层200的刻蚀掩膜。
所述第二器件区ii的底部抗反射涂层300内具有刻蚀抑制离子，在半导体制造工艺过程中，通常以所述光刻胶层320为掩膜，刻蚀去除所述第一器件区i的底部抗反射涂层300，再以所述第二器件区ii的光刻胶层320为掩膜，刻蚀去除所述第一器件区i的第二器件区功能层200；所述刻蚀抑制离子用于降低所述刻蚀工艺对所述第二器件区ii底部抗反射涂层300的刻蚀速率，从而减小在所述刻蚀工艺过程中所述第二器件区ii底部抗反射涂层300的损耗，进而使所述第二器件区ii的剩余底部抗反射涂层300的形貌良好，所述剩余底部抗反射涂层300对所述第一器件区i和第二器件区ii的交界定义清晰，所述剩余底部抗反射涂层300能够较好地覆盖所述第二器件区ii的第二器件区功能层200。
本实施例中，所述刻蚀抑制离子为b离子。
如图9中区域a所示，部分厚度的所述第二器件区ii底部抗反射涂层300内具有所述刻蚀抑制离子，且所述刻蚀抑制离子位于所述抗反射涂层300靠近顶部的一侧。
本实施例中，自所述抗反射涂层300顶部指向底部的方向上，掺杂有所述刻蚀抑制离子的底部抗反射涂层300的厚度为
需要说明的是，所述底部抗反射涂层300内刻蚀抑制离子的掺杂浓度不宜过低，也不宜过高。如果掺杂浓度过低，所述刻蚀抑制离子难以降低所述刻蚀工艺对所述第二器件区ii底部抗反射涂层300的刻蚀速率，从而导致改善所述第二器件区ii底部抗反射涂层300损耗问题的效果不明显；如果掺杂浓度过高，向所述第二器件区ii底部抗反射涂层300内掺杂所述刻蚀抑制离子的工艺容易对所述第二器件区ii鳍部110造成损伤。为此，本实施例中，所述底部抗反射涂层300内刻蚀抑制离子的掺杂浓度为5e14原子每立方厘米至8e14原子每立方厘米。
本发明所述刻蚀抑制离子用于降低后续刻蚀去除所述第一器件区i底部抗反射涂层300的刻蚀工艺对所述第二器件区ii底部抗反射涂层300的刻蚀速率，因此在刻蚀去除所述第一器件区i的底部抗反射涂层300后，所述第二器件区ii的剩余底部抗反射涂层300的形貌良好，剩余底部抗反射涂层300对所述第一器件区i和第二器件区ii的交界定义清晰；相应的，在刻蚀去除所述第一器件区i的第二器件区功能层200的过程中，可以避免所述第二器件区ii的第二器件区功能层200被刻蚀的问题，从而有利于提高所形成半导体结构的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。