半导体器件及其制造方法及包括该器件的电子设备与流程

本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术：

在水平型器件如金属氧化物半导体场效应晶体管(mosfet)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件所占的面积不易进一步缩小或制造成本不易进一步降低。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小或制造成本更易降低。纳米线(nanowire)竖直型环绕栅场效应晶体管(v-gaafet，verticalgate-all-aroundfieldeffecttransistor)是未来高性能器件的候选之一。

但是，对于竖直型器件如纳米线器件，难以控制特别是动态控制其阈值电压，而这对于降低功耗而言是重要的。

技术实现要素：

有鉴于此，本公开的目的至少部分地在于提供一种能够很好地控制(或者说改变)特别是动态控制阈值电压的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底；依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；以及绕沟道层的外周形成的栅堆叠，其中，沟道层包括靠近其外周表面的沟道区以及在沟道区内侧的体区。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置第一源/漏层、预备沟道层和第二源漏层的叠层；在所述叠层中限定有源区，使预备沟道层的外周相对于第一源/漏层和第二源/漏层的外周凹入；在预备沟道层的外周相对于第一源/漏层和第二源/漏层的外周形成的凹入中形成沟道层；以及绕沟道层的外周形成栅堆叠。在预备沟道层中可以形成体区。

根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。

根据本公开的实施例，在沟道区内侧可以形成体区。这种体区可以是被掺杂的阱区，或者可以有助于形成量子阱结构。通过这种体区，可以调节或改变器件的阈值电压。当向体区施加偏置时，可以根据偏置，动态地改变阈值电压。

根据本公开的实施例，栅堆叠绕沟道层的外周形成且沟道形成于沟道层中，从而栅长由沟道层的厚度确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层可以是单晶半导体材料，可以具有高载流子迁移率和低泄漏电流，从而改善了器件性能。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1至17示出了根据本公开实施例的制造半导体器件的流程的示意图；

图18和19示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图；以及

图20至25(d)示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开实施例的竖直型半导体器件可以包括在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层和开态电流增强层(带隙比相邻层大或小的半导体层)。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。根据本公开的实施例，这种半导体器件可以是常规场效应晶体管(fet)。在fet的情况下，第一源/漏层和第二源/漏层中形成的源/漏区可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件可以是隧穿fet。在隧穿fet的情况下，第一源/漏层和第二源/漏层中形成的源/漏区可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规fet和隧穿fet中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规fet和随穿fet，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿fet中并不存在通常意义上的“沟道”。

栅堆叠可以绕沟道层的外周形成。沟道层可以包括靠近其外周表面的沟道区以及在沟道区内侧的体区。体区可以被掺杂并从而形成阱区，或者可以包括材料特性与沟道区不同的半导体材料(从而可以如下所述形成量子阱结构)。阱区与沟道区可以具有不同的掺杂特性(通常，沟道区不有意掺杂或轻掺杂，阱区可以相对于沟道区重掺杂)，因此它们之间可以具有掺杂界面。例如，从沟道区到阱区掺杂分布可以具有陡峭的变化，从而阱区相对于沟道区形成可以形成超陡阱结构。沟道区与栅堆叠相对，以便受栅堆叠控制其中的沟道或导电通道的通断；体区位于沟道区内侧，从而可以影响沟道区(并因此影响器件的阈值电压)。可以向体区施加偏置，以便动态地控制阈值电压。

沟道层可以由单晶半导体材料构成，以改善器件性能。当然，第一、第二源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以具有相同的晶体结构。

为了在沟道层中实现体区配置，例如沟道层可以包括第一半导体材料和绕第一半导体材料外周形成的第二半导体材料。于是，体区可以基本形成在第一半导体材料中，且沟道区可以基本形成在第二半导体材料中。体区可以掺杂或不掺杂。另外，栅堆叠中的栅介质、沟道区(第二半导体材料)和体区(第一半导体材料)可以形成量子阱结构。第一半导体材料和第二半导体材料可以分别形成和/或掺杂，并因此可以相对容易地形成所需的不同掺杂特性和/或不同材料特性(例如，能带特性，以形成量子阱)。

根据本公开的实施例，栅长可以由沟道层自身的厚度来确定，而不是如常规技术中那样依赖于耗时刻蚀来确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。

第一半导体材料的外周可以相对于第一、第二源/漏层的外周向内凹入，且第二半导体材料可以形成在第一半导体材料的外周相对于第一源/漏层、第二源/漏层的外周形成的凹入中。这样，在第二半导体材料中形成的沟道区可以与第一半导体材料中形成的体区自对准。

另外，沟道层整体上可以相对于第一、第二源/漏层的外周向内凹入。这样，所形成的栅堆叠可以嵌于沟道层相对于第一、第二源/漏层的凹入中，减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。

第二半导体材料相对于第一源/漏层、第二源/漏层和第一半导体材料中至少之一可以形成异质结。由于这种异质结，可以改善器件性能，例如可以改善载流子迁移率。对于n型器件，器件开态下在第二半导体材料中的电子浓度可以大于在第一半导体材料的电子浓度；对于p型器件，器件开态下在第二半导体材料中的空穴浓度可以大于在第一半导体材料的空穴浓度。例如，对于n型器件，第二半导体材料中的导带能级低于第一半导体材料的导带能级；对于p型器件，第二半导体材料中的价带能级高于第一半导体材料的价带能级。通过这种能带设置，可以将载流子(电子或空穴)基本限制在第二半导体材料即沟道区中。

根据本公开的实施例，源/漏区可以形成在第一源/漏层、第二源/漏层各自靠近外周表面的部分处。沟道层上方的源/漏区和沟道层下方的源/漏区可以通过沟道区(或者说，第二半导体材料)连接。对于源/漏区的掺杂可以部分地进入沟道区(或者说，第二半导体材料)靠近源/漏区的端部。这有助于降低器件导通时源/漏区与沟道区之间的电阻，从而提升器件性能。

根据本公开的实施例，沟道层(包括第一半导体材料和第二半导体材料)可以包括与第一、第二源/漏层不同的半导体材料。这样，有利于对沟道层进行处理例如选择性刻蚀，以使之相对于第一、第二源/漏层凹入。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。

例如，第一源/漏层可以是在衬底上外延生长的半导体层，沟道层可以是在第一源/漏层上外延生长的半导体层，第二源/漏层可以是在沟道层上外延生长的半导体层。由于外延生长，至少一部分相邻层之间可以具有清晰的晶体界面。

这种半导体器件例如可以如下制造。具体地，可以在衬底上设置第一源/漏层、预备沟道层和第二源/漏层的叠层。如上所述，可以在衬底上外延生长第一源/漏层，在第一源/漏层上外延生长沟道层，并在沟道层上外延生长第二源/漏层来形成所述叠层。在外延生长时，可以控制所生长的各层特别是沟道层的厚度。

对于叠置的第一源/漏层、预备沟道层和第二源/漏层，可以在其中限定有源区。例如，可以将它们依次选择性刻蚀为所需的形状。通常，有源区可以呈柱状(例如，圆柱状)。为了便于在后继工艺中连接第一源/漏层中形成的源/漏区，对第一源/漏层的刻蚀可以只针对第一源/漏层的上部，从而第一源/漏层的下部可以延伸超出其上部的外周。可以使预备沟道层的外周相对于第一、第二源/漏层的外周向内凹入，以便限定容纳沟道层、栅堆叠的空间。例如，这可以通过选择性刻蚀来实现。然后，可以在预备沟道层的外周相对于第一源/漏层和第二源/漏层的外周形成的凹入中形成沟道层(随后在其中形成沟道区)，并可以绕沟道层的外周形成栅堆叠。栅堆叠可以嵌入上述凹入中。

预备沟道层可以被掺杂为一定的导电类型，以便随后形成阱区。例如，这可以通过在生长预备沟道层时进行原位掺杂，或者通过向预备沟道层中驱入掺杂剂来实现。当然，预备沟道层也可以不掺杂，而是适当选择其材料(例如，根据其能带特性来选择)，以便随后形成异质结或量子阱的阱壁部分。当然，体区可以在被掺杂的同时形成量子阱结构。

在第一、第二源/漏层中可以形成源/漏区。例如，这可以通过对第一、第二源/漏层掺杂来实现。例如，可以进行离子注入、等离子体掺杂等。根据一有利实施例，可以在预备沟道层的外周相对于第一、第二源/漏层的外周形成的凹入中，形成位置保持层，然后在第一、第二源/漏层的表面上形成掺杂剂源层，并通过例如退火使掺杂剂源层中的掺杂剂进入第一、第二源/漏层中。有利地，掺杂剂可以仅进入到第一、第二源/漏层靠近各自外周表面的部分处。位置保持层可以阻止掺杂剂源层中的掺杂剂进入预备沟道层中。另外，可以进行热处理，以从源/漏层中向沟道层特别是其端部驱入一些掺杂剂。

本公开可以各种形式呈现，以下将描述其中一些示例。

图1至17示出了根据本公开实施例的制造半导体器件的流程的示意图。

如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体si衬底、绝缘体上半导体(soi)衬底、化合物半导体衬底如sige衬底等。在以下的描述中，为方便说明，以体si衬底为例进行描述。

根据本公开的实施例，有利地形成异质结结构。为了改善之后生长的其他半导体材料层的质量，可以在衬底1001上，例如通过外延生长，形成缓冲层1031。在该示例中，缓冲层1031可以包括si1-xgex(x在0到1之间)。缓冲层1031至少在其顶部是弛豫的。

在缓冲层1031上，可以通过例如外延生长，依次形成预备沟道层1003和另一半导体层1005。例如，预备沟道层1003可以包括si1-ygey(y在0到1之间)，厚度为约10-100nm；另一半导体层1005可以包括si1-zgez(z在0到1之间)，厚度为约20-50nm。在此，预备沟道层1003的组分可以不同于缓冲层1031和另一半导体层1005的组分(y不同于x和z)，以便实现刻蚀选择性。缓冲层1031和另一半导体层1005的组分可以相同(x＝z)，也可以不同。

当然，各半导体层的材料选择不限于此。例如，缓冲层1031、预备沟道层1003和半导体层1005可以包括iv族半导体材料或iii-v族化合物半导体如ge、sigesn、gesn、gaas、ingaas、inp、algaas、inalas、inas、inga、inalga、gan、insb、ingasb之一或它们的组合。

对于预备沟道层1003，可以对其进行一定的掺杂，以便随后形成阱区。例如，这种掺杂可以通过向预备沟道层1003中进行离子注入或者在生长预备沟道层1003时进行原位掺杂来得到。如果要形成n型器件，则可以形成p型掺杂(例如，浓度为约5e17-2e19cm^-3的b或in杂质)；而如果要形成p型器件，则可以形成n型掺杂(例如，浓度为约1e17-2e19cm^-3的as或p杂质)。另外，为了减少体区中的掺杂对于沟道层的影响，体区中的掺杂浓度可以随着距栅堆叠的距离的减小而减小。

另外，可以在预备沟道层1003下方(例如，在衬底1001和缓冲层1031中)形成阱区(如图中虚线框所示)。例如，这可以通过离子注入来得到。如果要形成n型器件，则可以形成p型阱区；而如果要形成p型器件，则可以形成n型阱区。

接下来，可以限定器件的有源区。例如，这可以如下进行。具体地，如图2(a)和2(b)(图2(a)是截面图，图2(b)是俯视图，其中的aa′线示出了截面的截取位置)所示，可以在图1所示的缓冲层1031、预备沟道层1003和半导体层1005的叠层上形成光刻胶(未示出)，通过光刻(曝光和显影)将光刻胶构图为所需形状(在该示例中，大致圆形)，并以构图后的光刻胶为掩模，依次对半导体层1005、预备沟道层1003和缓冲层1031进行选择性刻蚀如反应离子刻蚀(rie)。刻蚀进行到缓冲层1031中，但并未进行到缓冲层1031的底面处。于是，刻蚀后半导体层1005、预备沟道层1003以及缓冲层1031的上部形成柱状(在本示例中，圆柱状)。rie例如可以按大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。之后，可以去除光刻胶。

然后，如图3所示，可以使预备沟道层1003的外周相对于缓冲层1031和半导体层1005的外周凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。例如，这可以通过相对于缓冲层1031和半导体层1005，进一步选择性刻蚀预备沟道层1003来实现。这种选择性刻蚀可以通过原子层刻蚀(ale)或数字化刻蚀等来进行。

在以上形成预备沟道层1003的过程中如果并未对预备沟道层1003进行掺杂，则在此可以对预备沟道层1003进行掺杂。例如，可以在图3所示的结构上沿其表面形成一掺杂剂源层，并通过退火将掺杂剂源层中的掺杂剂驱入预备沟道层1003中(当然也会进入缓冲层1031和半导体层1005中，缓冲层1031和半导体层1005在随后可以通过源/漏区掺杂而被进一步掺杂为需要的导电类型和浓度)。之后，可以去除掺杂剂源层。这种驱入掺杂剂的方法对于衬底上形成的不同器件之间的阈值波动有减小作用，因为向预备沟道层1003中驱入的总参照原子数在不同器件之间可以基本上相同。

在预备沟道层1003相对于缓冲层1031的上部和半导体层1005的外周而形成的凹入中，随后将形成其中将形成沟道区的沟道层。沟道层连同之前形成的缓冲层1031、预备沟道层1003和半导体层1005将构成器件的有源区(在此，预备沟道层1003事实上可以起到体区的作用)。为了避免后继形成源/漏区的操作(掺杂操作)对沟道层造成不必要的影响，在此可以先形成源/漏区，然后再形成沟道层。

另外，为避免后继处理对于预备沟道层1003造成影响或者在该凹入中留下不必要的材料从而影响后继工艺的进行，可以在该凹入中填充一材料层以占保持该凹入中的空间(因此，该材料层可以称作“位置保持层”)。例如，这可以通过在图3所示的结构上淀积氮化物，然后对淀积的氮化物进行回蚀如rie。可以以大致垂直于衬底表面的方向进行rie，氮化物可仅留在凹入内，形成位置保持层1007，如图4所示。这种情况下，位置保持层1007可以基本上填满上述凹入。

根据本公开的实施例，还可以设置浅沟槽隔离，来限定有源区的范围。例如，如图5所示，可以通过光刻，在缓冲层1031和衬底1001中形成限定有源区范围的沟槽，并在沟槽中填充绝缘材料如氧化物，来形成sti1051。

接下来，可以在缓冲层1031和半导体层1005中形成源/漏区。这可以通过对缓冲层1031和半导体层1005进行掺杂来形成。例如，这可以如下进行。

具体地，如图6所示，可以在图5所示的结构上形成掺杂剂源层1009。例如，掺杂剂源层1009可以包括氧化物如氧化硅，其中含有掺杂剂。对于n型器件，可以包含n型掺杂剂；对于p型器件，可以包含p型掺杂剂。在此，掺杂剂源层1009可以是一薄膜，从而可以通过例如化学气相淀积(cvd)或原子层淀积(ald)等大致共形地淀积在图5所示结构的表面上。可以在掺杂剂源层1009上形成光刻胶1053，并利用光刻胶1053对掺杂剂源层1009进行构图。在本实施例中，将如下所述形成体接触。为了提供体接触，需要与源/漏区不同的掺杂。因此，如图6所示，将掺杂剂源层1009构图为从将要形成体接触的区域中移除。对于这部分区域，可以通过例如离子注入，对其进行掺杂，如图中的箭头所示。例如，如果要形成n型器件，可以注入p型杂质如b或in；而如果要形成p型器件，则可以注入n型杂质如as或p。

接着，如图7所示，可以通过例如退火，使掺杂剂源层1009中包含的掺杂剂进入有源区中，从而在其中形成掺杂区1055，如图中的阴影部分所示。更具体地，可以在缓冲层1031中形成源/漏区之一，且在半导体层1005中形成另一源/漏区。在此，可以控制掺杂剂进入有源区中的程度，使得它们基本上仅分布在缓冲层1031和半导体层1005各自靠近表面的部分处。缓冲层1031和半导体层1005中的其他部分可以基本上未掺杂。之后，可以去除掺杂剂源层1009。

另外，由于退火处理，先前针对体接触区域注入的杂质可以被激活，从而形成接触区1057。接触区1057与缓冲层1031和衬底1001中的阱区可以是被掺杂为相同导电类型，但具有更高的掺杂浓度。

在以上示例中，通过从掺杂剂源层向有源区中驱入(drivein)掺杂剂来形成源/漏区，但是本公开不限于此。例如，可以通过离子注入、等离子体掺杂(例如，沿着图5中结构的表面进行共形掺杂)等方式，来形成源/漏区。

在该示例中，掺杂剂源层1009包括沿缓冲层1031的水平表面延伸的部分，从而缓冲层1031中形成的掺杂区延伸超出其上方有源区的外周。这样，在后继工艺中可以容易地通过该掺杂区电连接到缓冲层1031中形成的源/漏区。

在该示例中，对于缓冲层1031和半导体层1005进行相同导电类型的掺杂，从而得到相同导电类型的源/漏区。但是本公开不限于此。例如，对于缓冲层1031和半导体层1005可以进行不同导电类型的掺杂，并因此得到不同导电类型的源/漏区(这种情况下可以形成隧穿fet)。例如，在如图6所示形成一种导电类型的掺杂剂源层之后，可以形成一层遮挡层(例如，氮氧化物)，并可以对其回蚀，使其顶面留于预备沟道层1003的顶面与底面之间的位置处，从而遮蔽缓冲层1031的侧壁上形成的掺杂剂源层，并露出半导体层1005的侧壁上形成的掺杂剂源层。随后，可以去除露出的半导体层1005的侧壁上的掺杂剂源层，并在半导体层1005的侧壁上形成另一导电类型的掺杂剂源层。

可以在有源区周围形成隔离层，以实现电隔离。例如，如图8所示，可以在图7所示的结构上淀积氧化物，并对其回蚀，以形成隔离层1013。在回蚀之前，可以对淀积的氧化物进行平坦化处理如化学机械抛光(cmp)或溅射。在此，隔离层1013的顶面可以靠近预备沟道层1003与缓冲层1031之间的界面。

在形成隔离层时，可以保留位置保持层1007，以避免隔离层的材料进入要容纳栅堆叠的上述凹入中。之后，如图9所示，可以去除位置保持层1007，以释放该凹入中的空间。例如，可以相对于隔离层1013(氧化物)以及半导体层1005和预备沟道层1003(sige)，选择性刻蚀位置保持层1007(氮化物)。

然后，可以在凹入中形成随后将要在其中形成沟道区的沟道层。

为此，如图10所示，可以在图9所示的结构上例如通过淀积或外延生长形成一层沟道层1059。该沟道层可以具有基本均匀的厚度，例如约2-10nm，也可以是饰面的(faced)。在外延生长的情况下，半导体层之间可以具有清晰的晶体界面。

可以选择沟道层1059的材料，使得其有利于器件性能。例如，沟道层1059可以包括有益于增强器件开态电流和/或减小器件关态电流的半导体材料。例如，对于n型器件，器件开态下在沟道层1059中的电子浓度可以大于在预备沟道层1003中的电子浓度；而对于p型器件，器件开态下在沟道层1059中的空穴浓度可以大于在预备沟道层1003中的空穴浓度。另外，沟道层1059可以与缓冲层1031、预备沟道层1003和半导体层1005中至少之一形成异质结，甚至量子阱结构。在此，由于预备沟道层1003的应力释放，从而薄沟道层1059中的应力可以被释放。于是，沟道层1059的材料选择范围可以非常广泛，而不会导致在其中出现大的晶体缺陷如位错。例如，沟道层1059可以包括iv族半导体材料或iii-v族化合物半导体如sige、ge、sigesn、gesn、gaas、ingaas、inp、algaas、inalas、inas、inga、inalga、gan、insb、ingasb之一或它们的组合。

在本例(缓冲层1031包括si1-xgex，预备沟道层1003包括si1-ygey，半导体层1005包括si1-zgez)中，沟道层1059可以包括半导体层1005可以包括si1-cgec(c在0到1之间)。c可以接近1而不会导致大的位错，大的c有利于器件性能提升。这种si1-cgec层具有如下优点。首先，它可以形成量子阱，从而将载流子限制在该薄沟道层中，以增强载流子迁移率并因此改善器件性能。另外，掺杂的预备沟道层1003或者说阱区也可以有助于将载流子限制在薄沟道层中。有利地，沟道层1059中的ge浓度可以并非是均匀的，例如在开始生长时较小以减少缺陷，然后逐渐增大。于是，沟道层1059中的ge浓度可以从靠近第一半导体材料一侧的表面向着远离第一半导体材料一侧的表面逐渐增大。在另一实施例中，沟道层1059中的ge浓度可以从靠近第一半导体材料一侧的表面向着远离第一半导体材料一侧的表面逐渐减小。

沟道层1059可以在低温工艺下淀积或生长，例如低于800℃，以减少预备沟道层1003或者说体区中的掺杂剂扩散进入其中。这可以在沟道层1059和预备沟道层1003之间形成超陡掺杂分布，并因此具有掺杂界面。也即，预备沟道层1003相对于沟道层1059可以形成超陡阱结构。

之后，可以去除沟道层1059位于凹入之外的部分。例如，如图11所示，可以在上述凹入中形成另一位置保持层1007′。位置保持层1007′也可以包括氮化物，并可以如以上结合图4所述形成。接着，如图12所示，可以利用位置保持层1007′遮蔽沟道层1059位于凹入之内的部分，并去除沟道层1059位于凹入之外的部分。例如，可以沿大致垂直于衬底表面的方向，对沟道层1059进行rie。有利地，在对沟道层1059进行rie之后，还可以对位置保持层1007′进行rie，并进一步对沟道层1059进行rie。这样，剩余的沟道层1059和位置保持层1007′完全位于凹入之内。

在此，还可以进一步对隔离层1013进行rie，以露出源/漏区的表面，以便随后在源/漏区的表面上形成硅化物，以利于电接触。图12示出了去除隔离层1013后的情况。例如，可以在图12所示的结构上淀积一层nipt(pt的含量为约1-10％)，然后在约200-600℃的温度下进行退火，使得nipt与sige发生反应从而生成硅化物(在此，sinipt)层(未示出)。之后，可以去除未反应的剩余nipt。

这样，就限定了该半导体器件的有源区(刻蚀后的缓冲层1031特别是其中的源/漏区、沟道层1059和半导体层1005特别是其中的源/漏区)。在沟道层1059内侧，设置有体区1003。沟道层1059的端部与缓冲层1039和半导体层1005中形成的源/漏区相接。在该示例中，有源区大致呈柱状。在有源区中，缓冲层1031的上部和半导体层1005的外周实质上对准，而沟道层1059的外周相对凹入。

当然，有源区的形状不限于此，而是可以根据设计布局形成其他形状。例如，在俯视图中，有源区可以呈椭圆形、方形、矩形等。

然后，如图13所示，可以在凹入中形成栅堆叠。具体地，可以在图12所示的结构(去除位置保持层1007′；在如上所述去除了隔离层1013的情况下，重新按相同方式形成隔离层1013′)上依次淀积栅介质层1015和栅导体层1017，并对所淀积的栅导体层1017(以及可选地栅介质层1015)进行回蚀，使其在凹入之外的部分的顶面不高于且优选低于预备沟道层1003的顶面。例如，栅介质层1015可以包括高k栅介质如hfo2；栅导体层1017可以包括金属栅导体。另外，在栅介质层1015和栅导体层1017之间，还可以形成功函数调节层。在形成栅介质层1015之前，还可以形成例如氧化物的界面层。

这样，栅堆叠可以嵌入到凹入中，从而与沟道层1059在源/漏区之间延伸的整个长度(对应于栅长)相交迭。

另外，取决于隔离层1013′的顶面位置，栅堆叠可能与缓冲层1031中形成的源/漏区存在一定的交迭(例如，在隔离层1013′的顶面低于预备沟道层1003与缓冲层1031之间的界面的情况下)，这会增加栅与源/漏之间的寄生电容。因此，优选地，隔离层1013′的顶面不低于预备沟道层1003与缓冲层1031之间的界面。

接下来，可以对栅堆叠的形状进行调整，以便于后继互连制作。例如，如图14所示，可以在图13所示的结构上形成光刻胶1019。该光刻胶1019例如通过光刻构图为覆盖栅堆叠露于凹入之外的一部分(在该示例中，图中左半部，可以呈条状延伸)，且露出栅堆叠露于凹入之外的另一部分(在该示例中，图中右半边)。

然后，如图15所示，可以光刻胶1019为掩模，对栅导体层1017进行选择性刻蚀如rie。这样，栅导体层1017除了留于凹入之内的部分之外，被光刻胶1019遮挡的部分得以保留。随后，可以通过该部分来实现到栅堆叠的电连接。

根据另一实施例，也可以进一步对栅介质层1015和隔离层1013′进行选择性刻蚀如rie(图中未示出)，以便于后继制作衬层。之后，可以去除光刻胶1019。

然后，可以如图16所示，在图15所示的结构上例如通过淀积形成衬层1201。衬层1201可以包括氮化物，并可以作为刻蚀停止层和器件保护层。之后，可以如图17所示，在图16所示的结构上形成层间电介质层1021。例如，可以淀积氧化物并对其进行平坦化如cmp来形成层间电介质层1021。在层间电介质层1021中，可以形成到缓冲层1031中形成的源/漏区的接触部1023-1、到半导体层1005中形成的源/漏区的接触部1023-2以及到栅导体层1017的接触部1023-3。这些接触部可以通过在层间电介质层1021以及衬层1201中刻蚀孔洞，并在其中填充导电材料如金属(例如，钨)来形成。在淀积金属之前，可以先形成扩散阻挡层例如tin。

另外，还可以形成到接触区1057的接触部1023-w。如图中的点划线箭头所示，通过接触区1057、衬底1001和缓冲层1031中形成的阱区以及缓冲层1031(特别是源/漏区之外的部分)，可以向预备沟道层1003施加偏置，并因此改变器件的阈值电压。根据另一实施例，可以在半导体层1005中钻孔，以形成到预备沟道层1003中的体区的电接触部。

为了方便地施加偏置，缓冲层1031和/或半导体层1005中除了源/漏区之外的部分可以具有一定的掺杂(例如与体区相同类型的掺杂)。这种掺杂例如可以通过离子注入或者在生长时原位掺杂进行。对于源/漏区，仍然可以通过上述方式进行掺杂，以将它们掺杂为所需的导电类型和掺杂浓度。于是，预备沟道层1003或者说其中的体区可以与缓冲层1031和/或半导体层1005中除了源/漏区之外的部分形成欧姆接触。当然，缓冲层1031和/或半导体层1005中除了源/漏区之外的部分也可以不掺杂，相应本征半导体的电子或空穴浓度较高即可。

可以看到，各接触部可能具有不同的深度。于是，在刻蚀相应接触孔时，需要不同的刻蚀深度。衬层1201的存在有助于加强接触孔的刻蚀控制。例如，对层间电介质层1021的刻蚀可以停止于衬层1201。

由于栅导体层1017延伸超出有源区外周，从而可以容易地形成它的接触部1023-3。另外，由于缓冲层1031中的掺杂区延伸超出有源区之外且至少在其一部分上方并不存在栅导体层，从而可以容易地形成它的接触部1023-1。

如图17所示，根据该实施例的半导体器件包括沿竖直方向叠置的缓冲层1031、预备沟道层1003(其中形成体区)和半导体层1005，绕预备沟道层1003外周形成有沟道层1059。在缓冲层1031和半导体层1005中形成了源/漏区。绕沟道层1059的外周形成栅堆叠(1015/1017)。如图中的虚线箭头所示，电流可以从一个源/漏区经由沟道层1059而流到另一源/漏区。

图18和19示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。以下，将主要描述本实施例与上述实施例的不同之处。

如图18所示，在如以上结合图1至12所述限定了有源区并形成了源/漏区之后，为了避免源/漏区表面处形成的硅化物与沟道层之间的可能泄露，可以使沟道层1059的端部相对于源/漏区的表面相对凹入。例如，可以对沟道层1059进行回蚀(例如，ale)，使其端部回缩一定程度，并在其中形成电介质侧墙1061(例如，低k电介质如氧化物、氮氧化物等)。于是，电介质侧墙1061可以环绕沟道层1059的端部，并使得沟道层1059的端部与源/漏区表面处形成的硅化物之间断开(不存在肖特基接触)。备选地，沟道层1059回蚀之后留下的空间中可以并不填充其他材料，而是保留为空。于是，可以形成气体侧墙或者说气隙。当然，沟道层1059的端部可以仍然保持与源/漏区相接，以降低源/漏区与沟道区之间的电阻。

然后，可以按照上述工艺进行，得到如图19所示的器件。在图19中示出了源/漏区表面处形成的硅化物1063。如图19所示，硅化物1063与沟道层1059之间断开。

根据本公开的另一实施例，在如以上结合图1至12所述限定了有源区并形成了源/漏区之后，为了降低源/漏区与沟道区之间的电阻，可以进行热处理如退火工艺，以从源/漏区中向沟道层1059(具体地，其与源/漏区相交迭的端部)中驱入一部分杂质，从而在沟道层1059的端部处形成一定的掺杂分布。然后，可以按照上述工艺进行。当然，也可以如以上结合图18和19所述形成环绕沟道层端部的电介质侧墙或气体侧墙。

在以上描述了形成圆柱状有源区的实施例。当然，也可以形成其他形成的有源区。以下将描述形成矩形或方形有源区的实施例。

图20至25(d)示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。以下，将主要描述本实施例与上述实施例的不同之处。

如图20所示，可以提供衬底2001，并可以在衬底2001上生长缓冲层2031、预备沟道层2003和另一半导体层2005。关于衬底以及这些半导体层的设置，可以参见以上结合图1的描述。同样地，衬底2001和缓冲层2031中可以形成有阱区(如图中虚线框所示)，且预备沟道层2003可以具有一定的掺杂。

为形成矩形或方形有源区，在此提出了一种交叉侧墙图形转移(crossspacerimagetransfer，xsit)技术。为此，可以形成沿相互交叉(例如，大致垂直)的方向延伸的两个侧墙，这两个侧墙的相交之处可以限定方向或矩形的掩模形状。

例如，如图21(a)和21(b)(图21(a)是截面图，图21(b)是俯视图，其中的aa′线示出了截面的截取位置)所示，可以在图20所示的结构上形成掩模层。在此，掩模层可以包括氧化物2301(例如，厚度为约2-10nm)-氮化物2303(例如，厚度为约10-100nm)-氧化物2305(例如，厚度为约2-10nm)的叠层。这种叠层形式的掩模层本身是常见的，主要是其中的氮化物层2302起掩模的作用，而氧化物层2301、2303主要是为了刻蚀停止等目的。

在掩模层上，可以形成沿第一方向(例如，图中竖直方向)延伸的第一侧墙。为此，通过例如淀积形成辅助图案2307。例如，辅助图案2307可以包括非晶硅或多晶硅。辅助图案2307可以经受平坦化处理如cmp。辅助图案2307可以构图为其一个侧壁对应于将要形成的有源区的侧壁。在辅助图案2307的所述侧壁上，可以通过侧墙形成工艺，形成第一侧墙(spacer)2309。第一侧墙2309可以包括氮化物，其宽度可以对应于将要形成的有源区的一个边长(长度或宽度)，例如约10-100nm。例如，可以大致共形地淀积一层氮化物，并以大致垂直于衬底表面的方向对淀积的氮化物进行rie，rie可以停止于氧化物2305，以去除其水平延伸部分，并留下其竖直延伸部分，从而得到第一侧墙2309。之后，可以通过选择性刻蚀如rie，去除辅助图案2307。

然后，可以在掩模层上形成沿与第一方向交叉的第二方向(例如，图中水平方向)延伸的第二侧墙。这可以按照第一侧墙相同的工艺来形成。例如，如图22(a)、22(b)和22(c)(图22(a)和22(b)是截面图，图22(c)是俯视图，其中的aa′和bb′线分别示出了22(a)和22(b)的截面图中截面的截取位置)所示，可以通过例如淀积形成辅助图案2313。例如，辅助图案2313可以包括非晶硅或多晶硅。辅助图案2313可以经受平坦化处理如cmp。辅助图案2313可以构图为其一个侧壁对应于将要形成的有源区的侧壁。在辅助图案2313的所述侧壁上，可以通过侧墙形成工艺，形成第二侧墙2315。第二侧墙2315可以包括与第一侧墙2309不同的材料例如氮氧化物以便提供刻蚀选择性，其宽度可以对应于将要形成的有源区的另一边长(宽度或长度)，例如为约5-50nm。之后，可以去除辅助图案2313。

另外，为了刻蚀停止等目的，在形成辅助图案2313和第二侧墙2315之前，可以例如通过淀积形成一层薄的氧化物层2311。当然，该薄氧化物层2311也可以省略。

之后，如图23(a)、23(b)、23(c)和23(d)(图23(a)、23(b)和23(c)是截面图，图23(d)是俯视图，其中的aa′、bb′和cc′线分别示出了23(a)、23(b)和23(c)的截面图中截面的截取位置)所示，可以通过选择性刻蚀如rie，去除辅助图案2313。rie可以停止于氧化物层2311。于是，如图23(d)所示，在掩模层上留下了相互交叉的第一侧墙2309(图中虚线框所示)和第二侧墙2315，它们的交迭部分限定了矩形或方形形状。之后，可以将该形状转移到掩模层中，并用来限定有源区。

如图24(a)、24(b)、24(c)和24(d)(图24(a)、24(b)和24(c)是截面图，图24(d)是俯视图，其中的aa′、bb′和cc′线分别示出了24(a)、24(b)和24(c)的截面图中截面的截取位置)所示，可以利用第二侧墙2315对第一侧墙2309进行构图。具体地，可以在存在第二侧墙2315的情况下，依次选择性刻蚀如rie氧化物层2311(从而露出第一侧墙2309，在以上省略氧化物层2311的情况下，可以不进行此操作)、第一侧墙2309(在该示例中为氮化物)。在对氧化物层2311进行rie时，掩模层中的氧化物层2305可以被刻蚀。氧化物层2305的厚度可以相对较厚，从而未被去除。之后，可以通过选择性刻蚀如rie，去除第二侧墙2315(在该示例中为氮氧化物)。如图24(d)中的虚线框所示，第一侧墙2309留下了矩形或方形的一部分。另外，除了原本第二侧墙所在的位置处还存在薄氧化层2311，其余部分已经露出了掩模层的顶面(氧化物层2305的顶面)。

之后，可以将这种形状转移到掩模层中。如图25(a)、25(b)、25(c)和25(d)(图25(a)、25(b)和25(c)是截面图，图25(d)是俯视图，其中的aa′、bb′和cc′线分别示出了25(a)、25(b)和25(c)的截面图中截面的截取位置)所示，可以通过选择性刻蚀如rie，依次对氧化物层和氮化物层进行构图。在对氧化物层进行rie时，残留的薄氧化层2311以及氧化物层2305除了被第一侧墙2309所覆盖部分之外，均被去除，露出下方的氮化物层2303。然后，在对氮化物层进行rie时，这些露出的氮化物层均被去除。第一侧墙2309在此也是氮化物，因此也可以被去除。对氮化物的rie可以停止于氧化物层。由于第一侧墙2309下方尚存在氧化物层2305，因此在第一侧墙2309下方，氮化物层2303得以保留。于是，如图25(d)所示，留下了由第一侧墙和第二侧墙的交叉部分所限定的形状的掩模(氮化物层2305)。之后，可以利用该掩模来限定有源区，并按照上述相同的工艺来制造半导体器件，在此不再赘述。

根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(ic)，并由此构建电子没备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(pc)、人工智能、可穿戴设备、移动电源等。

根据本公开的实施例，还提供了一种芯片系统(soc)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。