电阻式随机存取存储器装置的制作方法

本发明实施例是有关电阻式随机存取存储器装置。

背景技术：

充当存储器装置或包括存储器部分的集成电路非常风行且在电子器件世界中用于各种功能。电阻式随机存取存储器(rram)装置是使用半导体制造方法形成的非易失性存储器类型装置。rram装置具有与导电桥接ram(cbram)及相变存储器装置的一些类似性。

一般来说，rram装置按可使通常绝缘的电介质透过在施加足够高电压之后形成的细丝或导电路径导电的原理操作。导电路径形成可起因于不同机制，包括(但不限于)缺陷、金属迁移、氧空位等。可在rram装置中使用各种不同介电材料。一旦形成细丝或导电路径，其可通过适当施加电压而分别经复位(即，断裂)，从而导致高电阻状态(hrs)或经设定(即，重新形成)，从而导致较低电阻(lrs)。

技术实现要素：

根据本发明的一实施例，一种存储器架构包含：第一存储器宏，其包含第一多个存储器单元；第二存储器宏，其包含第二多个存储器单元；及控制逻辑，其耦合到所述第一存储器宏及所述第二存储器宏，且经配置以通过分别使用第一信号电平及第二信号电平而将逻辑状态写入到所述第一多个存储器单元及所述第二多个存储器单元中的各者，由此引起所述第一存储器宏及所述第二存储器宏分别用于第一应用及第二应用中，所述第一信号电平与所述第二信号电平不同且所述第一应用与所述第二应用不同，其中所述第一存储器宏及所述第二存储器宏形成于单一芯片上，且其中所述第一多个存储器单元及所述第二多个存储器单元包含使用单一工艺配方形成的可变电阻介电层。

根据本发明的一实施例，一种电阻式随机存取存储器(rram)架构包含：第一rram单元阵列，其包含第一多个rram单元；第二rram单元阵列，其包含第二多个rram单元，且耦合到所述第一rram单元阵列；位线(bl)驱动器，其耦合到所述第一rram单元阵列及所述第二rram单元阵列；及控制逻辑，其耦合到所述第一rram单元阵列、所述第二rram单元阵列及所述bl驱动器，且经配置以通过分别使用第一信号电平及第二信号电平而透过所述bl驱动器将逻辑状态写入到所述第一多个rram单元及所述第二多个rram单元中的各者，由此引起所述第一rram单元阵列及所述第二rram单元阵列分别用于第一应用及第二应用中，所述第一信号电平与所述第二信号电平不同且所述第一应用与所述第二应用不同，其中所述第一rram单元阵列及所述第二rram单元阵列作为rram宏形成于单一芯片上，且其中所述第一多个rram单元及所述第二多个rram单元包含大体上相同的可变电阻介电层。

根据本发明的一实施例，一种形成存储器的方法包含：提供至少两个单元阵列；在所述至少两个单元阵列上提供通用可变电阻介电层；选择第一单元阵列以用于第一应用中；选择第二单元阵列以用于第二应用中；使用第一信号电平将第一逻辑状态写入到所述第一单元阵列；及使用第二信号电平将第二逻辑状态写入到所述第二单元阵列。

附图说明

当结合附图阅读时从以下详细描述最佳理解本揭露的方面。应注意，各种装置不必按比例绘制。事实上，为了清楚论述起见，可任意增大或减小各种装置的尺寸。

图1绘示根据一些实施例的电阻式随机存取存储器(rram)架构的例示性框图。

图2绘示根据一些实施例的图1的rram架构的rram宏的例示性框图。

图3绘示根据一些实施例的图2的rram宏的例示性电路示意图。

图4a绘示根据一些实施例的图3的rram宏的rram单元的例示性混合布局图及示意图。

图4b绘示根据一些实施例的图4a的rram单元的例示性设定操作。

图4c绘示根据一些实施例的图4a的rram单元的例示性复位操作。

图5绘示根据一些实施例的图1的rram架构的进一步框图。

图6a绘示根据一些实施例的另一rram架构的例示性示意图。

图6b绘示根据一些实施例的图6a的rram架构的信号源的例示性混合框图及示意图。

图6c绘示根据一些实施例的图6a的rram架构的另一信号源的例示性混合框图及示意图。

图7绘示根据一些实施例的操作图5的rram架构的例示性方法的流程图。

图8绘示根据一些实施例的操作图6a的rram架构的例示性方法的流程图。

图9绘示根据一些实施例的各具有各自直径的两个曲线可变电阻介电层的例示性俯视图。

具体实施方式

下列揭露内容描述用于实施标的物的不同装置的各种例示性实施例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不旨在限制。举例来说，在下列描述中的第一装置形成于第二装置上方或上可包括其中所述第一装置及所述第二装置经形成直接接触的实施例，且还可包括其中额外装置可形成在所述第一装置与所述第二装置之间，使得所述第一装置及所述第二装置可不直接接触的实施例。另外，应了解，当将一元件称为“连接到”或“耦合到”另一元件时，其可直接连接到或耦合到所述另一元件，或可存在一或多个中介元件。

近年来，已出现非常规非易失性存储器(nvm)装置，例如铁电随机存取存储器(fram)装置、磁性随机存取存储器(mram)装置、相变随机存取存储器(pram)装置及电阻式随机存取存储器(rram)装置。具体来说，展现高电阻状态与低电阻状态之间的切换行为的rram装置具有优于常规nvm装置的各种优点。这些优点包括(例如)与当前互补金属氧化物半导体(cmos)技术相容的制造步骤、低成本制造、紧密结构、灵活可扩缩性、快速切换、高集成密度等。

一般来说，rram装置(或更具体来说，rram单元)包括上(阳极)电极及下(阴极)电极，其中可变电阻介电层插置于上电极与下电极之间。在一些实例中，rram单元可进一步包括罩盖层，其插置于上电极与可变电阻介电层之间，由此引起rram单元具有双极切换行为。如本文中使用的术语“双极”是指展现具有跨上电极及下电极施加的电压的第一极性的第一导电行为及具有跨上电极及下电极施加的电压的第二极性(与第一极性相反的极性)的第二导电行为的rram单元的两个电压极性。如上文描述，在到rram单元的写入操作期间，跨上电极及下电极施加“设定”电压以将可变电阻介电层从第一电阻率(例如，高电阻状态(hrs))改变到第二电阻率(例如，低电阻状态(lrs))。类似地，跨上电极及下电极施加“复位”电压(例如，极性与设定电压相反)以将可变电阻介电层从第二电阻率改变回到第一电阻率(例如，从lrs到hrs)。因此，在其中lrs及hrs分别对应于逻辑“1”状态及逻辑“0”状态(或反之亦然)的例项中，可使用“设定”电压及“复位”电压以在rram单元中存储数字数据。

使用各种优质数以评估rram单元的性能。具体来说，在各种优质数当中，通常使用rram单元的耐久性以评估rram单元适合于哪一应用。将rram单元的耐久性称为在rram单元的hrs及lrs变得无法区分之前rram单元可耐受的循环(从hrs到lrs，或反之亦然)的数目。取决于将使用rram单元的应用的类型，可针对特定应用选择具有特定耐久性电平或范围的rram单元。举例来说，当rram单元用于电熔丝(efuse)时，efuserram单元的耐久性通常小于约1,000个循环。在另一实例中，当rram单元用作可多次编程(mtp)存储器装置时，mtprram装置的耐久性通常在约1,000个循环与10,000个循环之间。又在另一实例中，当使用rram单元(例如，快闪存储器装置)以存储数据时，此rram单元的耐久性通常在约10,000个循环与100,000个循环之间。可通过选择rram单元中的可变电阻介电层的特定厚度及/或晶体结构而确定rram单元的优质数(例如，耐久性、保持时间等)，如下文进一步详细描述。

为了制造可在多个应用(例如，efuse、mtp、数据存储等)中使用的具有在单一芯片/裸片上的多个rram单元的rram装置，常规地，通常使用多个配方以形成各具有不同厚度及/或晶体结构的多个可变电阻介电层。因而，可使用额外量的时间/成本/制造步骤以制造可用于两个或多于两个应用中的rram装置。因此，常规rram装置未在每一方面中完全令人满意。

本揭露的实施例提供一种新颖rram架构，其包括形成于单一芯片上的多个rram宏且可通过将各自信号电平施加到各rram宏而同时在各自应用中使用各rram宏。在一些实施例中，多个rram宏中的各者可分别包括rram单元阵列、字线(wl)驱动器、位线(bl)驱动器及集成于其中的一或多个多路复用器。此外，多个rram宏中的各者使用在其的各自rram单元阵列中的具有特定厚度及/或晶体结构的通用可变电阻介电层。更具体来说，通过使用单一配方而形成具有预定厚度及/或晶体结构的此可变电阻介电层。即，在一些实施例中，即使当仅使用单一配方以形成可变电阻介电层时，所揭示rram架构仍可通过使用单一配方而在单一芯片上并入适合于多个应用(例如，efuse、mtp、数据存储等)的多个不同结构或rram宏。与需要多个配方用于在芯片上集成多个宏的常规rram装置形成鲜明对比，具有用于多个不同应用中的多个不同宏的所揭示rram架构可仅使用一个单一配方而形成于单一芯片上(以形成具有特定厚度及/或晶体结构的可变电阻介电层)。

图1绘示根据各个实施例的所揭示rram架构100的例示性框图。在图1的所绘示实施例中，rram架构100形成于单一芯片/裸片102上，且rram架构100包括控制逻辑104、耦合到控制逻辑104的信号源106及各分别耦合到控制逻辑104及信号源106的多个rram宏108、110及112。在一些实施例中，信号源106可由电压转换器(例如，电荷泵)提供，此将参考图6b及6c进一步详细论述。虽然任何数目个rram宏可集成到rram架构100中且保持在本揭露的范围内，但为了清楚论述起见，在图1的所绘示实施例中展示三个rram宏。

如上文描述，rram宏可包括其的rram单元阵列、wl驱动器、bl驱动器及分别对应于wl驱动器及bl驱动器的多路复用器。且rram单元阵列可包括多个rram单元，其中各rram单元包括可变电阻介电层。将在下文参考图2提供rram宏的一些实施例的细节。为了将用于多个应用(例如，efuse、数据存储、mtp等)中的多个rram宏集成到一个单一芯片中，常规地，各rram宏的rram单元阵列可通过使用各自配方形成特定可变电阻介电层(其经引导以用于所述特定rram宏/rram单元阵列中)而加以制造。使用图1的所绘示实施例作为一实例，如果各rram宏经配置以用于不同的各自应用中，那么常规rram架构通常使用三个不同配方以形成分别用于rram宏108、110及112的rram单元阵列的三个不同可变电阻介电层。然而，所揭示rram架构100的实施例仅使用单一配方以形成可由rram宏108、110及112的rram单元阵列普遍使用的可变电阻介电层。在一些实施例中，代替针对特定宏使用特定配方，所揭示rram架构100的控制逻辑104控制信号源106以施加不同的信号电平以分别存取(例如，设定或复位)不同rram宏108、110及112，由此实现各rram宏用于不同的应用中同时仍使用单一配方以形成由多个rram宏108、110及112普遍共享的可变电阻介电层。以此方式，所揭示rram架构100可同时用于多个应用中而不需要额外量的时间/成本以制造rram架构100。在下文参考图2到6c进一步详细描述例示性rram宏及其的操作、例示性可变电阻介电层及例示性rram架构的操作。

图2绘示根据一些实施例的例示性rram宏200的框图。图1的rram宏108、110及112中的一或多者可大体上类似于图2的所绘示实施例中的rram宏200。因此，图2的rram宏200可用作图1的宏108、110及112中的一或多者。如图2中展示，rram宏200包括rram单元阵列202、位线(bl)驱动器204、字线(wl)驱动器206、(电流)槽208、耦合于rram单元阵列202与槽208之间的多路复用器210及耦合于bl驱动器204与rram单元阵列202之间的多路复用器212。在一些实施例中，bl驱动器204经配置以从信号源106(图1)接收其的信号电平由控制逻辑104(图1)确定的信号205，且wl驱动器206经配置以从信号源106接收其的信号电平由控制逻辑104确定的信号207。根据一些实施例，信号205及207可为电压信号，且因此，由控制逻辑104确定的信号电平可为电压电平。然而，在一些替代实施例中，信号205及207可为电流信号同时保持在本揭露的范围内。现参考槽208以及多路复用器210及212，在一些实施例中，槽208以及多路复用器210及212中的各者可包括一或多个开关/晶体管，此将在下文参考图3进一步详细描述。

图3绘示根据一些实施例的图2的rram宏200的例示性电路300。在图3的所绘示实施例中，rram单元阵列202包括以列-行配置布置的多个rram单元301、311、321、331、341及最多351，各单元包含与至少一个电阻器串联连接的至少一个晶体管，如所展示。举例来说，rram单元301、311及最多321布置于第一列中且各布置于彼此不同的行中；rram单元331、341及最多351布置于第二列(不同于第一列)中且各布置于彼此不同的行中。类似地，多个rram单元301到331布置于第一行中且各布置于不同列中，其中任何所要数目个单元放置于第一行中单元301与单元331之间。为了易于论述，在图3的所绘示实施例中未展示放置且布置于单元301与单元331之间的rram单元。多个rram单元311到341布置于第二行中且各布置于不同列中，其中任何所要数目个单元放置于第二行中单元311与单元341之间。另外多个rram单元321到351布置于第三行中且各布置于不同列中，其中任何所要数目个单元放置于第三行中单元321与单元351之间。为了清楚起见，虽然在rram单元阵列202的列方向或行方向中可包括任何数目个rram单元，但在图3的所绘示实施例中仅展示六个rram单元。

在图3中展示的实施例中，将各rram单元实施为1t1r(1个晶体管-1个电阻器)结构。即，各rram单元具有晶体管及具备可变电阻的电阻器。举例来说，如图3中所绘示，rram单元301具有具备可变电阻的电阻器302及与电阻器302串联耦合的晶体管304。在一些实施例中，将电阻器302形成为多层堆迭，其中电阻器302的电阻随着施加到电阻器302的不同电压而变动，如在下文参考图4a进一步详细描述。

仍参考图3的rram单元301，串联耦合到电阻器302的晶体管304通常称为“选择晶体管”或“启用晶体管”，其经配置以启用导电路径以流动通过经耦合电阻器302，如下文进一步详细描述。如图3中展示，将1t1r结构(即，rram单元301、311、321、331、341及351中的各者)形成为耦合到三个信号线的三终端装置。由于各rram单元大体上类似，因此为了简洁起见，在下文仅提供rram单元301的描述。

在图3的所绘示实施例中，rram单元301的三个终端301a、301b及301c中的各者分别耦合到信号线306、308及310。信号线306通常称为第一列的“位线(bl)”(包括rram单元301)；信号线308通常称为第一列的“源极线(sl)”，信号线310通常称为第一行的“字线(wl)”(包括rram单元301)。在一些实施例中，信号线306、308及310分别称为rram单元301的bl、sl及wl。仍参考图3的所绘示实施例，bl306透过多路复用器210耦合到bl驱动器204；sl308也透过多路复用器210耦合到bl驱动器204；wl310耦合到wl驱动器206。在一些实施例中，可在例示性电路300中包括另一多路复用器(未展示)，其耦合于wl驱动器206与包括wl310的阵列202的字线之间。

仍参考图3中的例示性电路300，在一些实施例中，bl驱动器204包括两个晶体管330及332，多路复用器210包括多对晶体管(312、314)及最多(316、318)，多路复用器212包括多对晶体管(320、324)及最多(326、328)，且槽208包括两个晶体管334及336。具体来说，bl驱动器204的晶体管332经配置以从信号源106接收电压信号205且耦合到晶体管对中的一者312、bl306、第一列中的rram单元(例如，301、311及321)中的至少一者、晶体管320及槽208的晶体管336。且bl驱动器204的晶体管330经配置以从信号源106接收电压信号205且耦合到晶体管314、sl308、第一列中的rram单元(例如，301、311及321)中的至少一者、晶体管324及槽208的晶体管334。

在一些实施例中，bl驱动器204、多路复用器210及212及槽208的晶体管(312、314、316、318、320、324、326、328、330、332、334及336)中的各者具有耦合到控制逻辑104的栅极终端，使得控制逻辑104可选择性开启/关闭各晶体管，如在下文进一步详细论述。举例来说，仍参考图3的所绘示实施例，bl驱动器204的晶体管330的栅极终端经展示以耦合到控制逻辑104。为了简洁起见，虽然仅将晶体管330展示为耦合到控制逻辑104，但其它晶体管312、314、316、318、320、324、326、328、332、334及336中的各者可以大体上类似方式耦合到控制逻辑104。

虽然在图3中，rram单元阵列202的rram单元(例如，301)经实施为1个晶体管-1个电阻器(1t1r)结构，但展现可变电阻的特性的各种结构(例如(例如)1个二极管-1个电阻器(1d1r)结构、1个晶体管-许多电阻器(1t-许多r)结构、交叉结构等)中的任何者可包括在rram单元中同时保持在本揭露的范围内。

如上文描述，rram单元通常包括可变电阻介电层，其通过在rram单元上分别施加复位及设定电压而使rram单元能够在hrs与lrs之间切换。因此，在其中lrs及hrs分别对应于逻辑“1”状态及逻辑“0”状态(或反之亦然)的例项中，可使用“设定”电压及“复位”电压以在rram单元中存储数字数据。

图4a绘示根据一些实施例的图3的rram单元(1t1r结构)的例示性结构400。在图4的所绘示实施例中，例示性结构400包括电阻器402及串联耦合到电阻器402的晶体管404，其可用于分别提供rram单元301的电阻器302及晶体管304。如图4a中展示，将电阻器402形成为包括顶部电极412、罩盖层422、可变电阻介电层432及底部电极442的多层堆迭。在一些实施例中，顶部电极412可由选自pt、tin/ti、tin、ru、ni及其的组合的材料中的至少一者形成；罩盖层422可由例如ti、ni、hf、nb、co、fe、cu、v、ta、w、cr及其的组合的过渡金属材料中的至少一者形成；可变电阻介电层432可由例如tiox、niox、hfox、nbox、coox、feox、cuox、vox、taox、wox、crox及其的组合的过渡金属氧化物材料中的至少一者形成；且底部电极442可由选自tin、tan、w、pt及其的组合的材料中的至少一者形成。在一些实施例中，可变电阻介电层432可包括高k介电层。

现参考图4b及4c，在一些实施例中，rram单元400具有双极切换行为。即，通过改变施加到rram单元的两个终端(即，如图4b及4c中展示的bl及sl)的电压的极性，流动通过rram单元的电流的方向将相应地改变。首先参考图4b，为了操作rram单元400，通过通过wl的启用/选择信号而启动(即，接通)晶体管404，且接着跨rram单元400施加具有第一极性(例如，bl具备正电压且sl接地)的电压。因而，bl处的较高电压牵引氧离子435以从过渡金属氧化物层432行进到过渡金属层422且因此在过渡金属氧化物层432处留下氧空位433，此容许存在于底部电极442中的(若干)电子从底部电极442通过层432及422行进(跳跃)到顶部电极412。因此，将可变电阻器402置于lrs状态中且相对较高量值的电流从bl流动到sl。

现参考图4c，通过通过wl的启用/选择信号而启动(即，接通)晶体管404，且接着跨rram单元400施加具有第二极性(例如，sl具备正电压且bl接地)的电压。因而，sl处的较高电压将氧离子435从过渡金属层422牵引回到过渡金属氧化物层432且因此填充过渡金属氧化物层432处的一些氧空位433，此防止存在于底部电极442中的(若干)电子从底部电极442通过层432及422行进(跳跃)到顶部电极412。因此，可变电阻器402处在hrs状态中且较低量值的电流从sl流动到bl。一般来说，当在bl处施加高于sl处的电压的正电压时(即，图4b)，可变电阻层432展现引起rram单元400处在lrs或处在逻辑“1”的较低电阻率。因此，施加于bl处的电压通常称为“设定”电压。类似地，当在sl处施加高于bl处的电压的正电压时(即，图4c)，可变电阻层432展现引起rram单元400处在hrs或处在逻辑“0”的较高电阻率。因此，施加于sl处的电压通常称为“复位”电压。

一般来说，使用特定配方通过沉积(例如，原子层沉积(ald)、化学气相沉积(cvd)、金属有机物化学气相沉积(mocvd)等)形成可变电阻介电层(例如，过渡金属氧化物层)432以具有特定厚度及晶体结构。配方可包括各种控制参数以控制沉积设备，(例如)气体流动速率、腔室压力、气体管线的部分压力、温度等。为了形成具有特定厚度及晶体结构的可变电阻介电层，可选择各种控制参数中的各者的特定值。

常规地，为了使rram架构能够在单一芯片上用于多个应用中(例如，第一rram宏用作mtp装置；第二rram宏用作数据存储装置；第三rram宏用作efuse装置)，各rram宏可包括具有各自厚度及/或晶体结构的可变电阻介电层。换句话说，在各rram宏的rram单元阵列中的可变电阻介电层可具有相异厚度及/或晶体结构以便适合指定应用。因此，通常使用多个配方。然而，所揭示rram架构100的实施例仅使用一个单一配方以形成可由rram宏108、110及112的多个rram单元阵列普遍使用(共享)的可变电阻介电层同时各rram宏经指定用于各自应用中。

虽然本揭露的实施例设计实施由多个rram宏共享的可变电阻介电层(由单一配方形成)，但可在例如(例如)磁阻随机存取存储器(mram)、相变随机存取存储器(mram)、导电桥接随机存取存储器(cbram)等的各种nvm架构中的任何者中使用使用单一配方以形成由多个nvm宏/单元共享的可变电阻介电层的实施例。

返回参考图3，论述其中单一rram宏(108、110或112)的rram单元经存取且经写入以处在逻辑“1”的实例。以下论述将结合图1、2、4b及4c。当控制逻辑104(图1)确定在rram宏108(图2)的rram单元301上写入逻辑“1”时，控制逻辑104引起信号源106(图1)透过rram宏108的wl驱动器206而在第一行的wl310上施加启用信号(例如，207)。通过启用信号207启动(接通)第一行上的所有选择晶体管(包括选择晶体管304)。控制逻辑104接着启动(接通)bl驱动器204的晶体管332、多路复用器210的晶体管312、多路复用器212的晶体管324及槽208的晶体管334。随后或同时，控制逻辑104引起信号源106透过bl驱动器204的晶体管332及多路复用器210的晶体管312而将正“设定电压”(例如，205)提供到第一行的bl306。因而，在bl上施加较高正电压，使得形成从bl流动到sl的电流路径(即，rram单元处在lrs)，如图4b中绘示。在此实例中，电流可从bl306流动到sl308且继续流动通过多路复用器212的晶体管324到槽208的晶体管334。

仍参考图3，论述其中单一rram宏(108、110或112)的rram单元经存取且经写入以处在逻辑“0”的实例。以下论述将结合图1、2、4b及4c。当控制逻辑104确定在rram宏108的rram单元301上写入逻辑“0”时，控制逻辑104引起信号源106透过rram宏108的wl驱动器206而在第一行的wl310上施加启用信号(例如，207)。通过启用信号207启动(接通)第一行上的所有选择晶体管(包括选择晶体管304)。控制逻辑104接着启动(接通)bl驱动器204的晶体管330、多路复用器210的晶体管314、多路复用器212的晶体管320及槽208的晶体管336。随后或同时，控制逻辑104引起信号源106透过bl驱动器204的晶体管330及多路复用器210的晶体管314而将正“复位电压”(例如，205)提供到第一行的sl308。因而，在sl上施加较高正电压，使得形成从sl流动到bl的电流路径(即，rram单元处在hrs)，如图4c中绘示。在此实例中，电流可从sl308流动到bl306且继续流动通过多路复用器212的晶体管320到槽208的晶体管336。

如上文论述，rram单元的耐久性通常用于评估rram单元适合于哪一应用的优质数中的一者。一般来说，施加到rram单元的信号电平(例如，设定电压、复位电压)越高，rram单元具有的耐久性越短，且反之亦然。因此，根据一些实施例，在使用一个单一配方以形成可集成到多个rram宏(例如，108、110及112)中的可变电阻层的情况下，所揭示rram结构100使用控制逻辑104以同时提供施加到不同rram宏的不同信号电平，以便引起各rram宏具有各自耐久性。因而，所揭示rram架构100中的各rram宏可用于各自应用中。

图5绘示根据一些实施例的例示性框图，其中rram架构100包括共享一个可变电阻介电层(由单一配方形成)且通过施加不同信号电平而分别用于不同应用中(即，不同耐久性)的多个rram宏108、110及112。将结合图1到3提供图5的以下论述。如图5的实施例中绘示，rram宏108大体上类似于参考图2的实施例。在一些实施例中，rram宏110及112大体上类似于rram宏108。即，如在图5的例示性框图中所绘示，rram宏110还包括rram单元阵列502、bl驱动器504、wl驱动器506、槽508以及多路复用器510及512，其中rram宏110的各组件的功能性可类似于rram宏108的对应组件，如图2中描述。类似地，rram宏112还包括rram单元阵列602、bl驱动器604、wl驱动器606、槽608以及多路复用器610及612，其中各组件的各功能性可类似于rram宏108的对应组件，如图2中描述。举例来说，rram宏110的bl驱动器504具有分别类似于rram宏108的bl驱动器204及rram宏112的bl驱动器604的功能性。

仍参考图5，控制逻辑104可引起信号源106提供启用信号207以启动rram单元阵列202的一个选定行上的(若干)选择晶体管(例如，图3的304)，且透过bl驱动器204将设定/复位电压信号205提供到选定行上的rram单元中的一者(例如，图3的301)。类似地，控制逻辑104可引起信号源106提供另一启用信号507以启动rram单元阵列502的一个选定行上的(若干)选择晶体管，且透过bl驱动器504将设定/复位电压信号505提供到选定行上的rram单元中的一者；且控制逻辑104还可引起信号源106提供另一启用信号607以启动rram单元阵列602的一个选定行上的(若干)选择晶体管，且透过bl驱动器604将设定/复位电压信号605提供到选定行上的rram单元中的一者。在一些实施例中，分别施加到rram宏108、110及112的各设定/复位电压信号205、505及605的信号电平可彼此不同。因而，尽管使用一个单一配方以形成具有一个特定晶体结构及厚度的可变电阻层，但所述可变电阻层可由rram单元阵列202、502及602使用(共享)，且同时，各rram宏108、110及112可仍用于各自不同的应用中。举例来说，当rram宏108用作efuse装置(需要最短耐久性)时，设定/复位电压信号205的信号电平可在约2.2伏特到约3.5伏特之间；当rram宏110用作数据存储装置(需要最长耐久性)时，设定/复位电压信号505的信号电平可在约0.5伏特到约2.5伏特之间；当rram宏112用作mtp装置(需要中间耐久性)时，设定/复位电压信号605的信号电平可在约0.5伏特到3.5伏特之间。上文列举的电压电平及电压范围仅是为了例示性目的。可使用(若干)任何电压电平/范围以针对特定应用操作rram宏同时保持在本揭露的范围内。

图6a绘示根据各个实施例的形成于单一芯片/裸片701上的另一例示性rram架构700，其中rram宏702包括多个rram单元阵列712、722及732，其共享一个可变电阻介电层(由单一配方形成)且通过将不同信号电平施加到各自不同rram单元阵列712、722及732而分别用于不同应用中(例如，具有不同耐久性)。rram架构700大体上类似于图5的rram架构100，惟多个rram单元阵列712、722及732集成于具有共享bl驱动器-多路复用器(bld-mux)742以及共享槽752t及752b的一个单一rram宏702中除外。在图6a的所绘示实施例中，rram架构700包括控制逻辑704、信号源706b及706w、共享bld-mux742、共享槽752t及752b以及分别耦合到rram单元阵列712、722及732的wl驱动器716、726及736。

仍参考图6a，rram单元阵列712、722及732中的各者包括至少一个rram单元。在图6a中绘示的实例中，rram单元阵列712包括形成为1t1r结构的rram单元714，如参考图3描述；rram单元阵列722包括形成为1t1r结构的rram单元724，如参考图3描述；rram单元阵列732包括形成为1t1r结构的rram单元734，如参考图3描述。在一些实施例中，槽752t及752b可具有与参考图2的rram宏200的槽208大体上类似的功能性，且类似地包括各由控制逻辑704选择性控制以接通/关断的一或多个晶体管753、754、755、756、757及758。在一些实施例中，图6a中展示的bld-mux742可具有与参考图2的rram宏200的多路复用器210及212以及bl驱动器204大体上类型的功能性。更具体来说，bld-mux742可进一步包括晶体管743、多个多路复用器745、746、747及748以及感测放大器(sa)749。在图6a的所绘示实施例中，bld-mux742经由sl763及bl761而耦合到rram单元阵列712、722及732。此外，rram单元阵列714、724及734分别透过wl驱动器716、726及736经由对应wl715、725及735而耦合到信号源706w。在一些实施例中，各wl驱动器包括彼此串联耦合的上拉晶体管及下拉晶体管。举例来说，wl驱动器716包括上拉晶体管716u及下拉晶体管716d；wl驱动器726包括上拉晶体管726u及下拉晶体管726d；wl驱动器736包括上拉晶体管736u及下拉晶体管736d。wl驱动器中的上拉晶体管及下拉晶体管两者耦合到控制逻辑704(为了简洁起见未展示)且由控制逻辑704选择性控制以接通/关断。

类似于如参考图5描述的rram架构100的操作，为了操作rram架构700，控制逻辑704可首先确定/选择设定/复位哪些rram单元阵列/单元。控制逻辑704引起信号源706w透过对应wl驱动器及wl将启用信号提供到选定rram单元阵列/单元，以便启动(接通)选定rram单元的选择晶体管。控制逻辑704接着引起信号源706b透过bld-mux742将具有第一信号电平的设定/复位电压信号提供到选定rram单元，以便将逻辑1或0写入到选定rram单元。随后，控制逻辑704可接着本文中描述的操作以通过使用具有第二信号电平的设定/复位电压信号而将逻辑1或0写入到另一选定rram单元且通过使用具有第三信号电平的设定/复位电压信号而将逻辑1或0写入到又一选定rram单元，其中第一信号电平、第二信号电平及第三信号电平彼此不同。

在一些实施例中，控制逻辑704首先针对efuse应用选择rram单元阵列712、单元714以存储逻辑1或0。控制逻辑704引起信号源706w透过wl驱动器716及wl715将启用信号771提供到rram单元714，由此启动选定rram单元714的选择晶体管717。控制逻辑704接着引起信号源706b透过bld-mux742及sl763/bl761将具有第一信号电平(例如，针对efuse应用的约2.2伏特到约3.5伏特)的设定/复位电压信号773提供到rram单元714以将逻辑1或0写入到rram单元714。随后，控制逻辑704引起信号源706w透过wl驱动器726及wl725将启用信号771提供到rram单元724，由此启动选定rram单元724的选择晶体管727。控制逻辑704接着引起信号源706b透过bld-mux742及sl763/bl761将具有第二信号电平(例如，针对数据存储应用的约0.5伏特到约2.5伏特)的设定/复位电压信号773提供到rram单元724以将逻辑1或0写入到rram单元724。最终，控制逻辑704可进一步引起信号源706w透过wl驱动器736及wl735将启用信号771提供到rram单元734，由此启动选定rram单元734的选择晶体管737。控制逻辑704接着引起信号源706b透过bld-mux742及sl763/bl761将具有第三信号电平(例如，针对mtp应用的约0.5伏特到约3.5伏特)的设定/复位电压信号773提供到rram单元734以将逻辑1或0写入到rram单元734。如上文描述，虽然仅使用一个配方以在rram单元阵列712、722及732中形成可变电阻介电层，但这些rram单元阵列可仍用于多个不同应用中。即，在图6a的所绘示实施例中，单一rram宏702可通过将不同信号电平施加到不同rram单元阵列(例如，712、722及732)而用于多个应用中，同时不同rram单元阵列使用(共享)由相同配方形成的可变电阻介电层。

图6b绘示根据各个实施例的图6a的信号源706w的例示性框图。在图6b的所绘示实施例中，信号源706w包括电压转换器780(例如，电荷泵)、晶体管782、比较器784(例如，放大器)、第一多路复用器786及第二多路复用器788。在一些实施例中，比较器784具有两个输入终端及一输出终端，其中输入终端中的一者经配置以接收第一参考电压783。比较器784的输出终端耦合到晶体管782的栅极终端，且晶体管782包括耦合到第二参考电压781的源极或漏极终端及耦合到比较器784的输入终端中的一者及第一多路复用器786的另一漏极或源极终端。在一些实施例中，第一多路复用器786经配置以基于第二参考电压781提供启用信号771。在一些其它实施例中，电荷泵780经配置以在启用信号771的所要信号电平高于第二参考电压781时透过第二多路复用器788提供启用信号771。在一些实施例中，当启用信号771的所要信号电平不大于第二参考电压781时，启用信号771可等于第二参考电压781。尽管未展示，但多路复用器786及788可各包括一或多个额外输入。额外输入可耦合到不同于第一参考电压783及电荷泵780的额外电压源。因而，多路复用器786可能够使用额外电压源选择启用信号771的所要信号电平，且类似地，多路复用器788可能够使用额外电压源选择启用信号771的所要信号电平。

图6c绘示根据各个实施例的信号源706b的例示性框图。在图6c的所绘示实施例中，信号源706b包括电压转换器790(例如，电荷泵)、晶体管792、比较器794(例如，放大器)、第一多路复用器796及第二多路复用器798。在一些实施例中，比较器794具有两个输入终端及一输出终端，其中输入终端中的一者经配置以接收第一参考电压793。比较器794的输出终端耦合到晶体管792的栅极终端，且晶体管792包括耦合到第二参考电压791的源极或漏极终端及耦合到比较器794的输入终端中的一者及第一多路复用器796的另一漏极或源极终端。在一些实施例中，第一多路复用器796经配置以基于第二参考电压791提供设定/复位电压773。在一些其它实施例中，电荷泵790经配置以在设定/复位电压773的所要信号电平高于第二参考电压791时透过第二多路复用器798提供设定/复位电压773。在一些实施例中，当设定/复位电压773的所要信号电平不大于第二参考电压791时，设定/复位电压773可等于第二参考电压791。尽管未展示，但多路复用器796及798可各包括一或多个额外输入。额外输入可耦合到不同于第一参考电压793及电荷泵790的额外电压源。因而，多路复用器796可能够使用额外电压源选择启用信号773的所要信号电平，且类似地，多路复用器798可能够使用额外电压源选择启用信号771的所要信号电平。

在一些替代实施例中，代替针对不同应用将设定/复位电压的不同信号电平施加到不同rram宏及不同rram单元阵列，如图5及6a中分别论述，不同rram宏/rram单元阵列的rram单元可使用具有不同几何形状及/或具有不同几何形状参数(例如，直径)的可变电阻介电层，如图9中绘示。图9绘示来自两个可变电阻介电层的俯视图的实例，其中两个可变电阻介电层皆具有大体上类似的几何形状但各具有各自直径。在实例中，参考图9且返回参考图5，rram宏108的各rram单元具有含具备第一直径“d1”的曲线可变电阻介电层922，且rram宏110的各rram单元具有具备第二直径“d2”的曲线可变电阻介电层924，其中第一直径d1不同于第二直径d2。因而，归因于直径的差异，rram宏108可适合于一个应用且rram宏110可适合于另一应用。在另一实例中，参考图6a的rram宏702且仍使用图9作为实例，rram单元阵列712的各rram单元(例如，714)具有具备第一直径d1的曲线可变电阻介电层922，且rram单元阵列722的各rram单元(例如，724)具有具备第二直径d2的曲线可变电阻介电层924，其中第一直径不同于第二直径。因而，归因于直径的差异，rram单元阵列712可适合于一个应用且rram单元阵列722可适合于另一应用。

图7绘示根据一或多个实施例中的本揭露的各种方面的用于操作图1及5的rram架构100的方法800的例示性流程图。应了解，可在方法800之前、期间及/或之后提供额外步骤，且可根据各项替代实施例替换、消除及/或去除一些步骤。

现参考图7，方法800开始于操作802，其中提供包括共享通用可变电阻介电层的两个或多于两个rram宏的rram架构。在一个实例中，此rram架构可包括rram架构100。如参考图6论述，rram架构100包括放置于单一芯片102上的至少三个rram宏108、110及112，且各rram单元阵列/rram宏中的rram单元包括由单一配方形成的通用可变电阻介电层(例如，432，参考图4a到4c)。

方法800继续操作804，其中选择欲在第一应用(例如，efuse)中使用的第一rram宏。在一些实施例中，同时或随后，方法800继续操作806，其中选择欲在第二应用(例如，mtp或数据存储)中使用的第二rram宏。在一些实施例中，第二应用不同于第一应用。举例来说，可选择第一rram宏以用于efuse应用中，且可选择第二rram宏以用于数据存储应用中。在一些实施例中，此选择可由控制逻辑104执行。

仍参考图7，回应于操作804，方法800继续操作808，其中通过使用具有第一信号电平的电压信号将逻辑1或0写入到第一rram宏的rram单元阵列。类似地，回应于操作806，方法800继续操作810，其中通过使用具有第二信号电平的电压信号将逻辑1或0写入到第二rram宏的rram单元阵列。如上文描述，在一些实施例中，可同时执行操作804及806(即，同时选择第一rram宏及第二rram宏以分别用于第一应用及第二应用中)。因此，在这些实施例中，可分别回应于操作804及806同时执行操作808及810。在一些实施例中，可在操作804之后随后执行操作806。因而，回应于操作804执行操作808且接着在操作808之后随后执行操作810。

继续上文使用的实例且参考图5，耦合到rram宏108、110及112以及信号源106的rram架构100的控制逻辑经配置以控制各rram宏且透过信号源106提供欲施加到各rram宏的设定/复位电压的特定信号电平，使得各rram宏可展现耐久性的不同电平(例如，<1,000个循环、介于1,000个循环与10,000个循环之间、介于10,000个循环与100,000个循环之间等)，如上文描述。同时参考图5及7，在一些实施例中，控制逻辑104可在操作804选择rram宏108以用于efuse应用中，且可在操作806选择rram宏110以用于数据存储应用中。回应于在操作804的选择，在操作808，控制逻辑104引起信号源106透过rram宏108的组件(204、206、208、210及212)将具有第一信号电平的设定/复位电压207提供到rram宏108，如上文描述。因而，可使用具有第一信号电平的设定/复位电压207将逻辑1或0写入rram单元阵列202的rram单元。

随后或同时，回应于在操作806的选择，在操作810，控制逻辑104引起信号源106将具有第二信号电平的设定/复位电压507提供到rram宏110。类似地，可使用具有第二信号电平的设定/复位电压507透过rram宏110的组件(504、506、508、510及512)将逻辑1或0写入rram单元阵列502的rram单元。

图8绘示根据一或多个实施例中的本揭露的各种方面的用于操作图6a的rram架构700的方法900的例示性流程图。应了解，可在方法900之前、期间及/或之后提供额外步骤，且可根据各项替代实施例替换、消除及/或去除一些步骤。

现参考图8，方法900开始于操作902，其中提供包括共享通用可变电阻介电层的两个或多于两个rram单元阵列的rram架构。在一些实施例中，两个或多于两个rram单元阵列可共享bl驱动器及一或多个多路复用器但各rram单元阵列对应于各自wl驱动器。在一个实例中，此rram架构可包括rram架构700。如参考图6a论述，rram架构700包括放置于单一芯片701上的至少三个rram单元阵列712、722及732，且各rram单元阵列中的rram单元包括由单一配方形成的通用可变电阻介电层(例如，432，参考图4a到4c)。

方法900继续操作904，其中选择第一rram单元阵列以用于第一应用(例如，efuse)中。在一些实施例中，随后，方法900继续操作906，其中选择第二rram单元阵列以用于第二应用(例如，mtp或数据存储)中。在一些实施例中，第二应用不同于第一应用。举例来说，可选择第一rram单元阵列以用于efuse应用中，且可选择第二rram单元阵列以用于数据存储应用中。在一些实施例中，此选择可由控制逻辑104执行。

在一些实施例中，如图8中绘示，在对第一rram单元阵列及第二rram单元阵列的应用的选择(即，操作904及906)之后，方法900可继续操作908，其中通过使用具有第一信号电平的电压信号将逻辑1或0写入到第一rram单元阵列的rram单元，且随后继续操作910，其中通过使用具有第二信号电平的电压信号将逻辑1或0写入到第二rram单元阵列的rram单元。

仍参考图8，在一些实施例中，回应于选择第一rram单元阵列以用于第一应用中的操作904，方法900可路由到操作908，其中通过使用具有第一信号电平的电压信号将逻辑1或0写入到第一rram单元阵列的rram单元。类似地，回应于选择第二rram单元阵列以用于第二应用中的操作906，方法900可路由到操作910，其中通过使用具有第二信号电平的电压信号将逻辑1或0写入到第二rram单元阵列的rram单元阵列。因而，可在操作906之前执行操作908(回应于操作904)且接着随后执行操作910(回应于操作906)。在一些实施例中，可在操作904之后随后执行操作906。

继续上文使用的实例且参考图6a，耦合到rram单元阵列712、722及732、槽752t及752b、bld-mux742以及信号源706b及706w的rram架构700的控制逻辑704经配置以控制槽752t及752b以及bld-mux742且透过信号源706b提供欲施加到各rram单元阵列的设定/复位电压的特定信号电平，使得各rram单元阵列可展现耐久性的不同电平(例如，<1,000个循环、1,000个循环与10,000个循环之间、10,000个循环与100,000个循环之间等)，如上文描述。

返回参考图8且同时参考图6a，在一些实施例中，控制逻辑704可在操作904选择rram单元阵列712以用于efuse应用中，且可在操作906选择rram单元阵列722以用于数据存储应用中。回应于在操作904的选择，在操作908，控制逻辑704通过引起信号源706w透过rram单元阵列712的对应wl驱动器716将启用信号771提供到rram单元阵列712而启动rram单元阵列712，且引起信号源706b透过共享组件(742、752t及752b)将具有第一信号电平的设定/复位电压773提供到经启动rram单元阵列712。因而，可使用具有第一信号电平的设定/复位电压773将逻辑1或0写入rram单元阵列712的rram单元(例如，714)。随后，回应于在操作906的选择，在操作910，控制逻辑704通过引起信号源706w透过rram单元阵列722的对应wl驱动器726将启用信号771提供到rram单元阵列722而启动rram单元阵列722，且引起信号源706b透过共享组件(742、752t及752b)将具有第二信号电平的设定/复位电压773提供到经启动rram单元阵列722。因而，可使用具有第二信号电平的设定/复位电压773将逻辑1或0写入rram单元阵列722的rram单元(例如，724)。

在实施例中，一种存储器架构包含：第一存储器宏，其包含第一多个存储器单元；第二存储器宏，其包含第二多个存储器单元；及控制逻辑，其耦合到所述第一存储器宏及所述第二存储器宏，且经配置以通过分别使用第一信号电平及第二信号电平而将逻辑状态写入到所述第一多个存储器单元及所述第二多个存储器单元中的各者，由此引起所述第一存储器宏及所述第二存储器宏分别用于第一应用及第二应用中，所述第一信号电平与所述第二信号电平不同且所述第一应用与所述第二应用不同。此外，所述第一存储器宏及所述第二存储器宏形成于单一芯片上，且其中所述第一多个所述存储器单元及所述第二多个所述存储器单元包含使用单一工艺配方形成的可变电阻介电层。

在另一实施例中，一种电阻式随机存取存储器(rram)架构包含：第一rram单元阵列，其包含第一多个rram单元；第二rram单元阵列，其包含第二多个rram单元，且耦合到所述第一rram单元阵列；位线(bl)驱动器，其耦合到所述第一rram单元阵列及所述第二rram单元阵列；及控制逻辑，其耦合到所述第一rram单元阵列、所述第二rram单元阵列及所述bl驱动器，且经配置以通过分别使用第一信号电平及第二信号电平而透过所述bl驱动器将逻辑状态写入到所述第一多个rram单元及所述第二多个rram单元中的各者，由此引起所述第一rram单元阵列及所述第二rram单元阵列分别用于第一应用及第二应用中，所述第一信号电平与所述第二信号电平不同且所述第一应用与所述第二应用不同。所述第一rram单元阵列及所述第二rram单元阵列作为rram宏形成于单一芯片上，且其中所述第一多个rram单元及所述第二多个rram单元包含大体上相同的可变电阻介电层。

又在另一实施例中，一种形成存储器的方法包含：提供至少两个单元阵列；在所述至少两个单元阵列上提供通用可变电阻介电层；选择第一单元阵列以用于第一应用中；选择第二单元阵列以用于第二应用中；使用第一信号电平将第一逻辑状态写入到所述第一单元阵列；及使用第二信号电平将第二逻辑状态写入到所述第二单元阵列。

上文概述若干实施例的特征，使得一般技术人员可更佳理解本揭露的方面。所属领域的技术人员应了解，其可容易使用本揭露作为用于设计或修改用于实行相同目的及/或达成本文中介绍的实施例的相同优点的其它工艺及结构的基础。所属领域的技术人员还应意识到这些等效构造不脱离本揭露的精神及范围且其可在本文中做出各种改变、取代及更改而不脱离本揭露的精神及范围。

符号说明

100电阻式随机存取存储器(rram)架构

102单一芯片/裸片

104控制逻辑

106信号源

108电阻式随机存取存储器(rram)宏

110电阻式随机存取存储器(rram)宏

112电阻式随机存取存储器(rram)宏

200电阻式随机存取存储器(rram)宏

202电阻式随机存取存储器(rram)单元阵列

204位线(bl)驱动器

205信号/电压信号/设定/复位电压信号

206字线(wl)驱动器

207信号/启用信号

208槽

210多路复用器

212多路复用器

300例示性电路

301电阻式随机存取存储器(rram)单元

301a终端

301b终端

301c终端

302电阻器

304晶体管/选择晶体管

306信号线

308信号线

310信号线

311电阻式随机存取存储器(rram)单元

312晶体管

314晶体管

316晶体管

318晶体管

320晶体管

321电阻式随机存取存储器(rram)单元

324晶体管

326晶体管

328晶体管

330晶体管

331电阻式随机存取存储器(rram)单元

332晶体管

334晶体管

336晶体管

341电阻式随机存取存储器(rram)单元

351电阻式随机存取存储器(rram)单元

400例示性结构/电阻式随机存取存储器(rram)单元

402电阻器

404晶体管

412顶部电极

422罩盖层/过渡金属层

432可变电阻介电层/过渡金属氧化物层

433氧空位

435氧离子

442底部电极

502电阻式随机存取存储器(rram)单元阵列

504位线(bl)驱动器

505设定/复位电压信号

506字线(wl)驱动器

507启用信号

508槽

510多路复用器

512多路复用器

602电阻式随机存取存储器(rram)单元阵列

604位线(bl)驱动器

605设定/复位电压信号

606字线(wl)驱动器

607启用信号

608槽

610多路复用器

612多路复用器

700例示性电阻式随机存取存储器(rram)架构

701单一芯片/裸片

702电阻式随机存取存储器(rram)宏

704控制逻辑

706b信号源

706w信号源

712电阻式随机存取存储器(rram)单元阵列

714电阻式随机存取存储器(rram)单元

715字线(wl)

716字线(wl)驱动器

716d下拉晶体管

716u上拉晶体管

717选择晶体管

722电阻式随机存取存储器(rram)单元阵列

724电阻式随机存取存储器(rram)单元

725字线(wl)

726字线(wl)驱动器

726d下拉晶体管

726u上拉晶体管

727选择晶体管

732电阻式随机存取存储器(rram)单元阵列

734电阻式随机存取存储器(rram)单元

735字线(wl)

736字线(wl)驱动器

736d下拉晶体管

736u上拉晶体管

737选择晶体管

742bl驱动器-多路复用器(bld-mux)

743晶体管

745多路复用器

746多路复用器

747多路复用器

748多路复用器

749感测放大器(sa)

752b共享槽

752t共享槽

753晶体管

754晶体管

755晶体管

756晶体管

757晶体管

758晶体管

761位线(bl)

763源极线(sl)

771启用信号

773设定/复位电压信号

780电压转换器

781第二参考电压

782晶体管

783第一参考电压

784比较器

786第一多路复用器

788第二多路复用器

790电压转换器

791第二参考电压

792晶体管

793第一参考电压

794比较器

796第一多路复用器

798第二多路复用器

800方法

802操作

804操作

806操作

808操作

810操作

900方法

902操作

904操作

906操作

908操作

910操作

922曲线可变电阻介电层

924曲线可变电阻介电层

d1第一直径

d2第二直径