半导体存储器件的制作方法

文档序号：14521105阅读：232来源：国知局

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本公开的各实施方式通常可涉及一种半导体存储器件，并且更具体地说，涉及与焊盘相关的半导体存储器件。

背景技术：

半导体存储器件由被配置成存储数据的多个存储器单元组成。

针对高集成的半导体存储器件，已提出由被布置在三维空间的存储器单元组成的三维半导体存储器件。

三维半导体存储器件彼此交替地堆叠的层间绝缘层和字线、以及在穿过其中的沟道孔中形成的沟道层组成，存储器单元沿着所述沟道层堆叠。沟道层被联接到位线和源极层。

由于由垂直堆叠结构组成的三维半导体存储器件的特性，在制造三维半导体存储器件的过程期间，沟道层可能与位线错位。

由此，可能引起从位线发生的漏电流，并且可能引起半导体存储器件的故障。

技术实现要素：

根据实施方式，可以提供一种半导体存储器件。所述半导体存储器件可以包括远离基本突出的沟道层。所述半导体存储器件可以包括分别联接到所述沟道层的多个焊盘。根据沟道层的弯曲，所述焊盘的宽度可以增加也可以不增加。

附图说明

图1是例示根据本公开的一个实施方式的半导体存储器件的框图。

图2是沿图1中的线a-a’截取的剖视图，用于例示根据本公开的实施方式的半导体存储器件。

图3是沿图1中的线b-b’截取的剖视图，用于例示根据本公开的实施方式的半导体存储器件。

图4是沿图1中的线b-b’截取的剖视图，用于例示根据本公开的实施方式的半导体存储器件。

图5a和图5b是例示将根据本公开的实施方式的焊盘的宽度与被设计成不反映单元插塞的弯曲趋势的焊盘的宽度相比较的图。

图6a、图6b、图7a、图7b、图8a、图8b、图9a、图9b、图10a、图10b、图11a、图11b、图12a和图12b是例示制造根据本公开的实施方式的半导体存储器件的方法的图。

图13是例示根据本公开的实施方式的存储器系统的框图。

图14是例示根据本公开的实施方式的计算系统的框图。

具体实施方式

在下文中，将参照附图来描述实施方式。本文中所描述的实施方式是参照所述实施方式的示意图的剖视图(和中间结构)。这样，可以预期作为(例如，制造技术和/或公差的)的结果从图示的形状引起的变型。因此，所述实施方式不应该被解释为限于本文所示区域的特定形状，而是可以包括例如由制造造成的形状上的偏差。在附图中，出于清楚的目的，各个层和区域的长度和尺寸可能被夸大。相同的附图标记表示相同的元件。

诸如“第一”和“第二”的术语可以用于描述各种部件，但它们不应当限制各种部件。这些术语仅用于将一个部件与其它部件区分的目的。例如，在不脱离本公开的精神和范围的情况下，第一部件可被称为第二部件，并且第二部件可称为第一部件等等。此外，“和/或”可包括提及的部件中的任何一种或其组合。

此外，只要在句子中没有特意提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加的一个或更多个部件、步骤、操作和元件。

此外，除非另有定义，否则在本说明书中使用的包括技术和科学术语的所有术语都具有与本领域技术人员在现有技术中通常所理解的含义相同的含义。在通常使用的字典中定义的术语应当被解释为具有与在相关领域的上下文中被理解的含义相同的含义，并且除非在本说明书中明确地定义，否则不应当被解释为具有理想的或过于正式的含义。

还应当注意，在本说明书中，“连接/联接”指的是一个部件不仅与另一部件直接联接而且还通过中间部件与另一部件间接联接。另一方面，“直接连接/直接联接”指的是一个部件与另一部件直接联接而没有中间元件。

本公开的各种实施方式可针对可以提高操作可靠性的半导体存储器件。

现在将在下文参照附图描述实施方式的示例，然而，它们可体现为不同的形式并且不应该被解释为限于本文所阐述的实施方式等。相反，提供这些实施方式使得本公开将彻底和完整，并且这些实施方式将示例性实施方式的范围充分地传达给本领域的技术人员。

在附图中，为了例示清楚，尺寸可以被夸大。应当理解，当一个元件被称为在两个元件“之间”时，该一个元件可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记指代相同的元件。

图1是例示根据本公开的一个实施方式的半导体存储器件的框图。

参照图1，半导体存储器件可以包括单元阵列区car、字线接触区wctr、解码电路区dcr和页面缓冲区pbr。

单元阵列区car是设置单元阵列的区域。用于存储数据的存储器单元形成在单元阵列区car中。例如，可以在单元阵列区car中布置如下串，即每个串均包括彼此串联联接的至少一个源极选择晶体管、多个源极侧存储器单元、至少一个管道晶体管、多个漏极侧存储器单元和至少一个漏极选择晶体管。每个串可具有u形。在其它示例中，可以在单元阵列区car中布置如下串，每个串均包括此串联联接的至少一个源极选择晶体管、多个存储器单元和至少一个漏极选择晶体管。每个串可以沿着从基板sub的表面突出的沟道层以直线形状来形成。

在单元阵列区car中设置字线、选择线和位线。字线和位线被电联接到存储器单元。

字线接触区wctr是从堆叠在单元阵列区car上的字线延伸以分别驱动堆叠的存储器单元的区域中，并且被联接到字线接触插塞。尽管未示出，但是半导体存储器件还可以包括从形成在单元阵列区car中的选择线延伸的选择线接触区。

例如，在基于所述单元阵列区car以逆时针方向定义四个侧面<1>至<4>的情况下，字线接触区wctr可以被定义，使得所述字线接触区wctr与彼此面对的第一侧<1>和第三侧<3>中的至少一个侧相接触。例如，在每个串具有“u”形的情况下(如图1所示)，字线接触区wctr被定义为第一侧<1>和第三侧<3>的中的一个。在其它示例中，在每个串具有直线形状的情况下，字线接触区wcrt可以被定义为在第一侧<1>和第三侧<3>中的任何一个。

字线接触区wctr可以设置在单元阵列区car与解码电路区dcr之间。可以在字线接触区wctr中设置将字线电联接到设置在解码电路区dcr中的驱动晶体管的布线配置。布线结构可以包括字线接触插塞。

字线可以从单元阵列区car延伸到字线接触区wctr。为了便于将堆叠的字线与字线接触插塞电联接，字线可以被形成为在字线接触区wctr具有阶梯状结构。

解码电路区dcr是这样一种区域，在该区域中，形成有驱动晶体管，所述驱动晶体管通过选择线和字线联接到形成在单元阵列区car上的存储器串，以将操作电压发送到存储器串。例如，解码电路区dcr可以包括行解码器。行解码器可以包括用于控制是否将操作电压施加到选择线和字线的传输晶体管(passtransistor)。

页面缓冲区pbr被联接到单元阵列区car的位线以与单元阵列区car交换数据，并且临时存储接收到的数据。页面缓冲区例如可包括(但不限于)预充电电路、位线选择晶体管、感测电路和输入/输出电路。

虽然在附图中未示出，但是半导体存储器件可以包括字线驱动器、感测放大器、控制电路等作为外围电路，该外围电路用来驱动存储器单元并读取存储在存储器单元中的数据。

在下文中，将参照图2来描述根据本公开的实施方式的半导体存储器件的垂直堆叠结构。虽然，为了解释起见，下面的描述将集中在包括管道栅极(pipegate)的存储器件的配置，但是本发明并不限于此。

图2是沿图1中的线a-a’截取的剖视图，用于例示根据本公开的实施方式的半导体存储器件。

参照图2，半导体存储器件可以包括多个串ucst，每个串具有“u”形。

每个串ucst可以包括第一层沟道层ch_1和第二沟道层ch_2。第一沟道层ch_1和第二沟道层ch_2可以通过形成在串usct的下部的管道沟道层ch_p被联接到彼此。

可在第一沟道层ch_1的上端形成焊盘dp，并且可以在焊盘dp的上表面上形成接触插塞ctp。第一沟道层ch_1的上端可与焊盘dp的下表面联接，并且焊盘dp的上表面可以与接触插塞ctp的下端联接。焊盘dp可以具有比所述第一沟道层ch_1或接触插塞ctp的宽度的更宽的宽度。位线bl可在接触插塞ctpbl上形成，并且接触插塞ctp的上端可以与位线bl的下表面联接。

公共源极线sl可以在第二沟道层ch_2的上端形成。公共源极线sl可联接到第二沟道层而不需要接触插塞。

参照图2，位线bl可以是与基板sub隔离并设置在基板sub上方的导电图案。位线可以彼此隔离并且彼此平行地设置。例如，位线可以在xyz坐标系统中在y轴方向上延伸，并且可以在x轴方向上彼此平行地设置。

公共源极线sl可以是与位线和基板隔离并且设置在位线和基板之间的导电图案。公共源极线可以在与位线交叉的方向上延伸。例如，所述公共源极线可以在x轴方向上延伸，并且在y轴方向上彼此平行地设置。

每个串ucst可以包括管道晶体管ptr、联接到管道晶体管ptr的相对端的一对存储器单元组c1和c2、分别连接到相应的存储器单元组c1和c2的漏极选择晶体管dst和源极选择晶体管sst。例如，在一个实施方式中，每个串ucst可以包括管道栅极pg、联接到管道栅极pg的相对端的一对存储器单元组c1和c2、分别连接到相应的存储器单元组c1和c2的漏极选择晶体管dst和源极选择晶体管sst

管道栅极pg可以包括第一管道栅极pg1和第二管道栅极pg2，并且管道沟道层ch_p可以在第一管道栅极pg1中形成。

管道沟道层ch_p的外表面由管道栅极pg包围，在二者之间插入多个层121。多个层121可以由绝缘层形成，并且包括电荷捕获层。

两个存储器单元组c1和c2可以包括堆叠在基板sub和位线bl之间或基板sub和公共源极线sl之间的多个层存储器单元。多个层存储器单元c1和c2可以包括多个层字线wl和沟道层ch_1和ch_2。

沟道层ch_1和ch_2可以从上基板sub朝向位线bl突出，并且多个层存储器单元c1和c2可以沿着相应的沟道层ch_1和ch_2堆叠。

两个沟道层ch_1和ch_2联接到串ucst的管道沟道层ch_p。在下文中，为了解释起见，联接到焊盘dp沟道层将指第一沟道层ch_1，联接到公共源极线sl的沟道层将指第二沟道层ch_2。

沿第一沟道层ch_1堆叠的存储器单元c1中的字线wl和沿着第二沟道层ch_2堆叠的存储器单元c2中的字线wl由在第一沟道层ch_1和第二沟道层ch_2之间形成的狭缝si来划分。

字线wl在与位线bl交叉的方向上延伸。例如，多个层字线wl在x轴方向上延伸，并且狭缝si沿着字线wl所延伸的方向延伸。此外，字线wl包围第一沟道层ch_1或第二沟道层ch_2，与多个层121插入在这二者之间。要堆叠的字线wl的数量可以根据要堆叠的存储器单元的数量来改变。

各个第一沟道层ch_1和第二沟道层ch_2的可以具有中空的管状形状。在这种情况下，具有管状形状的各个第一沟道层ch_1和第二沟道层ch_2可填充有间隙填充绝缘层125。由各个第一沟道层ch_1和第二沟道层ch_2限定的管状结构的上部可以填充有掺杂多晶硅层以减小沟道电阻。多个层121可以具有其中电荷阻挡层、电荷捕获层和/或隧道绝缘层被堆叠的结构。

选择晶体管dst和sst可以包括联接到所述第一沟道层ch_1的上部的漏极选择晶体管dst以及联接到所述第二沟道层的ch_2的上部的源极选择晶体管sst。

漏极选择晶体管dst可以包括第一沟道层ch_1和漏极选择线dsl。漏极选择线dsl可在与位线bl交叉的方向(例如，在x轴方向)上延伸。漏极选择线dsl可被设置成与包围掺杂多晶硅层的第一沟道层ch_1交叠。

源极选择晶体管sst可以包括第二沟道层ch_2和源极选择线ssl。源极选择线ssl可在与位线bl交叉的方向(例如，在x轴方向)上延伸。源极选择线ssl可被设置成与包围掺杂多晶硅层的第二沟道层ch_2交叠。

焊盘dp、接触插塞ctp和位线bl可以被依次堆叠在第一沟道层ch_1上。

在半导体器件的制造过程期间，可以引起接触插塞ctp与第一沟道层ch_1错位的问题。例如可以形成焊盘dp以克服该问题。例如，焊盘dp可以具有比所述第一沟道层ch_1的上端或接触插塞ctp的下端的宽度更宽的宽度。此外，由于不同的第一沟道层ch_1必须彼此电阻断(block)，因此可以在每个第一沟道层ch_1上以岛状形成焊盘dp。

可以在第二沟道层ch_2的上端形成公共源极线sl。公共源极线sl可以在与所述焊盘dp相同的平面中形成，并且可以具有在x轴方向上延伸的形式，因为源极电压可以共同施加到第二沟道层ch_2。

在具有上述结构的半导体存储器件中，可能由于制造半导体存储器件的过程中早晨的各种应力而诱发单元插塞弯曲的现象。从而，加剧了沟道层和接触插塞之间错位的问题。在下文中，将参照图3来描述根据本公开的实施方式的半导体存储器件。

图3是沿图1中的线b-b’截取的剖视图，用于例示根据本公开的实施方式的半导体存储器件。图3所示的线b-b’与图2所示的线b-b’相同。

参照图3，单元插塞cp0至cp8从基板sub穿透绝缘层ild和导电层cl并且从基板sub向上突出，单元插塞cp0至cp8在单元阵列区car中形成。各个单元插塞cp0至cp8可以包括对应的沟道层ch_1、ch_2和包围沟道层ch_1、ch_2的多个层121。在各个沟道层ch_1和ch_2具有管状形状的情况下，单元插塞还可以包括间隙填充绝缘层125和掺杂多晶硅层，所述沟道层填充有所述间隙填充绝缘层125。

参照图3，为了说明起见，假设在一个单元阵列区car中在x轴方向上布置的单元插塞cp的总数为9，并且所述单元插塞在x轴方向上依次指定为cp0至cp8。与此相对应，联接到各个单元插塞的焊盘dp的总数也是9，并且焊盘dp在x轴方向上依次指定为dp0至dp8。联接到各个焊盘的接触插塞ctp的总数也是9，并且接触插塞ctp在x轴方向上依次指定为ctp0至ctp8。联接到各个接触插塞的位线bl的总数也是9，并且位线bl在x轴方向上依次指定为bl0至bl8。本公开不限于此。

此外，尽管已经示出只有一个插塞接触、一个焊盘和一个单元插塞联接到图各条位线的，但是由于图3是沿图1中的线b-b’截取的剖视图，因此各条位线可与在沿着位线所延伸的方向(即，y轴方向)按行布置的多个单元插塞联接。另外，各条位线可与在沿着位线所延伸的方向(即，y轴方向)按行布置的多个接触插塞联接。

由于制造半导体存储器件的过程中造成的各种应力，单元插塞cp0至cp8可能弯曲。

例如，制造半导体存储器件的过程可以包括如下步骤：形成层间绝缘层ild和牺牲层堆叠的结构的步骤，形成穿过堆叠的结构的单元插塞cp0至cp8的步骤，以阶梯状对叠层的结构进行构图的步骤，形成覆盖阶梯状堆叠的结构的平坦化绝缘层il的步骤，形成穿过堆叠的结构的狭缝si的步骤，通过经狭缝s1去除牺牲层而形成凹部rc的步骤，以及利用导电层cl填充凹部rc的步骤。

拉伸力和/或压缩(拉伸/压缩)力可以在施加在覆盖阶梯状堆叠的结构的平坦化绝缘层il和形成阶梯状堆叠的结构的层间绝缘层ild之间。

由此，单元插塞cp0至cp8可以朝向字线接触区wctr弯曲。拉伸力/压缩力随着形成堆叠的结构的绝缘层ild的堆叠的数量的增加而增大。拉伸力/压缩力朝向字线接触区wctr增大。即，与远离字线接触区wctr的部分相比，靠近字线接触区wctr的部分具有更大的拉伸力/压缩力。因此，如图3所示，单元插塞cp0至cp8的弯曲现象主要是在靠近各个字线接触区wctr的单元阵列区car的相对侧边缘中引起的。

也就是说，在靠近各个字线接触区wctr的单元阵列区car的相对侧边缘中弯曲现象显著增加，而朝向单元阵列区car的中心弯曲现象减小。

考虑到单元插塞cp0至cp8的这种弯曲趋势，根据本公开的实施方式的焊盘dp0至dp8具有其宽度朝向包括阶梯状堆叠结构的字线接触区wctr增大的差分宽度结构。

因此，尽管单元插塞是弯曲的，但是通过考虑到弯曲现象设计的根据本公开的实施方式的焊盘，能够有效地补偿接触插塞与第一沟道层之间的错位。

此外，所述错位可能是由于接触插塞弯曲以及单元插塞弯曲导致的。此外，错位可能是当单元插塞和接触插塞同时弯曲引起的。根据本公开的实施方式具有差分宽度结构的焊盘可能具有有差别地划分空间，因此有效地应对由于各种因素导致的错位。

尽管参照图3的描述集中在包括“u”形串的半导体存储器件的情况，但是相同的描述和概念也可以应用到所述串具有直线形状的情况。

图4是沿图1中的线b-b’截取的剖视图，用于例示根据本公开的实施方式的半导体存储器件。

参照图4，如上述所述，在布置了具有直线形状的各个串scst的情况下，字线接触区wctr可以在单元阵列区car的第一侧<1>和第三侧<3>中的任何一个上定义。在本公开中，为了说明起见，假设字线接触区wctr定义在单元阵列区car的第一侧<1>上。

沟道层ch的下端联接到公共源极线sl。公共源极线sl可以与沟道层ch的底部接触。公共源极线sl可以具有各种结构。公共源极线sl可以是形成在基板sub上的掺杂多晶硅层。公共源极线sl可以是通过将掺杂剂注入基板sub形成的区域。每个沟道层ch可与公共源极线sl的上表面接触并且朝向相应的位线bl延伸。

以与“u”形串ucst相同的方式，制造半导体存储器件的过程可以包括如下步骤：形成层间绝缘层ild和牺牲层堆叠的结构的步骤，形成穿过堆叠的结构的单元插塞cp0至cp8的步骤，以阶梯状对叠层的结构进行构图的步骤，形成覆盖阶梯状堆叠的结构的平坦化绝缘层il的步骤，形成穿过堆叠的结构的狭缝si的步骤，形成了凹部rc的步骤，通过经狭缝s1去除牺牲层而形成凹部rc(recess)的步骤，以及利用导电层cl填充凹部rc的步骤。因此，上述拉伸力/压缩力可以施加在覆盖阶梯状堆叠的结构的平坦化绝缘层il和形成阶梯状堆叠的结构的层间绝缘层ild之间。

如图4所示，单元插塞cp0至cp8的弯曲现象朝向字线接触区wctr增加。相反，随着与字线接触区wctr的距离增加，单元插塞的弯曲现象减小。

这样，可在一个方向上引起单元插塞的弯曲现象。也就是说，单元插塞的弯曲现象可在两个方向上引起(如参照图3所述)，也可在一个方向上引起(如参照图4所述)。

由于根据本公开的实施方式的焊盘dp0至dp8具有宽度朝向包括阶梯状堆叠结构的字线接触区wctr增加的差分宽度结构，因此接触插塞ctp0至ctp8和单元插塞cp0至cp8之间的错位可以得到有效缓解。

图5a和图5b是例示将根据本公开的实施方式的焊盘dp0至dp8的宽度w0至w8与被设计成不反映单元插塞的弯曲趋势的焊盘的宽度ws相比较的图。

如上所述，单元插塞的弯曲趋势可在两个方向上或在一个方向上引起。因此，在图5a中例示了弯曲趋势在两个方向上引起的情况，并且图5b中例示了弯曲趋势在一个方向上引起的情况。

双向弯曲现象可主要发生在“u”形串上。因此，包括“u”形串的情况可以被认为属于图5a。单向弯曲现象可主要发生在直线形状的串上。因此，包括直线串的情况可以被认为属于图5b。然而，本公开不限于此。

根据本公开的焊盘由实线表示，并且被设计成不反映单元插塞的弯曲趋势的焊盘的宽度由虚线表示。

首先，参照例示了双向弯曲趋势的情况的图5a，由于上述拉伸力/压缩力对被设置在单元阵列区car的中心处的单元插塞cp4的影响很少，因此在单元插塞cp4中不会引起弯曲现象。单元插塞cp4不与设置在该插塞单元cp4上方的接触插塞ctp4错位，从而设置在这二者之间的焊盘dp4的宽度不必增加。也就是说，设置在单元阵列区car的中心处的焊盘dp4的宽度w4被保持与被设计成不反映单元插塞的弯曲趋势的焊盘的宽度ws相同(w4＝ws)。

弯曲现象(由于上述拉伸力/压缩力)发生在单元插塞cp3和cp5上，与单元插塞cp4相比，单元插塞cp3和cp5被设置在更靠近字线接触区wctr的位置。

单元插塞cp3和cp5与分别设置在单元插塞cp3和cp5上的接触插塞ctp3和ctp5轻微错位，并且可产生从位线轻微泄漏的电流。为了克服这个问题，与焊盘dp4相比设置在更靠近左侧字线接触区wctr的位置处的焊盘dp3的宽度w3(也就是说，与所述单元阵列区的第一侧<1>接触的字线接触区)，相比于焊盘dp4的宽度轻微增加(w3>w4)。因此，单元插塞cp3被稳定地联接到接触插塞ctp3。对称地，与焊盘dp4相比设置在更靠近右侧字线接触区wctr的位置处的焊盘dp5的宽度w5(也就是说，与所述单元阵列区的第一侧<3>接触的字线接触区)，相比于焊盘dp4的宽度轻微增加(w5>w4)。因此，单元插塞cp5被稳定地联接到接触插塞ctp5。

相比于单元插塞cp3和cp5，与单元插塞cp3和cp5相比被设置在更靠近字线接触区wctr的单元插塞cp2和cp6显著弯曲。单元插塞cp2和cp6与分别设置在其上方的接触插塞ctp2和ctp6错位的程度比单元插塞cp3和cp5更大。在这种情况下，尽管单元插塞没有完全从接触插塞偏离，但是也可从位线产生漏电流。为了避免这种情况，与焊盘dp3相比被设置在更靠近左侧字线接触区wctr的位置处的焊盘dp2的宽度w2大于焊盘dp3的宽度(w2>w3)，从而可靠地确保了单元插塞cp2与接触插塞ctp2之间的联接。对称地，与焊盘dp5相比设置在更靠近右侧字线接触区wctr的位置处的焊盘dp6的宽度w6比焊盘dp5的宽度更宽(w6>w5)。因此，可靠地确保了单元插塞cp6与接触插塞ctp6之间的联接。

相比于单元插塞cp2和cp6，与单元插塞cp2和cp6相比被设置在更靠近字线接触区wctr的单元插塞cp1和cp7显著弯曲。单元插塞cp1和cp7以它们几乎完全从分别设置在单元插塞cp1和cp7上方的接触插塞ctp1和ctp7偏离的程度，与分别设置在其上方的接触插塞ctp1和ctp7分别错位。在这种情况下，可从位线产生漏电流，并且可产生efr故障。为了克服这种情况，与焊盘dp2相比被设置在更靠近左侧字线接触区wctr的位置处的焊盘dp1的宽度w1，相比于焊盘dp2的宽度增加了(w1>w2)，因此，单元插塞cp1可以被稳定地联接到接触插塞ctp1。

被配置在最靠近字线接触区wctr的位置处的单元插塞cp0和cp8弯曲得最显著。单元插塞cp0和cp8完全偏离分别设置在单元插塞cp0和cp8上方的接触插塞ctp0和ctp8。在这种情况下，形成为没有差分宽度结构的焊盘可能不会再与相应的接触插塞联接。可从位线产生漏电流，并efr故障劣化。为了克服这种情况，与焊盘dp1相比被设置在更靠近左侧字线接触区wctr的位置处的焊盘dp0的宽度w0，相比于焊盘dp1的宽度增加了(w0>w1)，因此，单元插塞cp0可以被稳定地联接到接触插塞ctp0。单元插塞cp0和接触插塞之间ctp0的错位被缓解。对称地，与焊盘dp7相比被设置在更靠近右侧字线接触区wctr的位置处的焊盘dp8的宽度w8，相比于焊盘dp7的宽度增加了(w8>w7)。因此，单元插塞cp8和接触插塞ctp8之间的联接是稳定的。

这样，焊盘dp0至dp8具有这样一种差分结构，在该差分结构中，其宽度w0至w8朝向包括阶梯状结构的字线接触区wctr逐渐增加。由此，单元插塞和接触插塞之间的错位得到有效地缓解。考虑到单元插塞的弯曲趋势，在单元阵列区car中宽度w0至w8具有仅朝向字线接触区wctr(即，仅在x方向上)的差分宽度结构的情况下是足够的。

将参照图5b来描述具有单向弯曲趋势的半导体存储器件的情况。字线接触区wctr仅设置单元阵列区car的一侧，即，第一侧<1>。因此，上述单元插塞cp0至cp8的弯曲趋势只在单元阵列区car的一侧诱发。被设置为最靠近字线接触区wctr的位置处的单元堵塞cp0的弯曲成度是最大的，并且单元插塞的弯曲程度从左侧向右侧减小。焊盘dp0具有最大宽度w0，使得能够将单元插塞cp0联接至设置在其上方的接触插塞ctp0。在焊盘的宽度的增加随着与字线接触区wctr的距离的增加而减小(w0>w1>w2>w3>w4)，并且宽度从设置在单元阵列区的中心的焊盘dp4开始不改变。也就是说，焊盘dp4至dp8可以保持为与被设计成不反映单元插塞的弯曲趋势的焊盘的宽度ws具有相同的宽度(w4＝ws,w5＝ws,w6＝ws,w7＝ws,w8＝ws)。这样，考虑到单元插塞的弯曲趋势，根据本公开的实施方式的焊盘具有宽度朝向字线接触区增加的差分宽度结构。因此，单元插塞和接触插塞之间的错位得到有效地缓解。

在下文中，将描述制造根据本公开的实施方式的半导体存储器件的方法。在下文中，虽然为了解释起见，制造方法的描述将集中在包括管道栅极的存储器件上，但是本公开不限于此。能够形成具有根据本公开的实施方式的差分宽度结构的焊盘的制造方法可以被应用到其中可能会引起插塞弯曲现象的具有各种结构的存储器件，诸如没有管道栅极形成的存储器件。

图6a至图12b是例示制造根据本公开的实施方式的半导体存储器件的方法的剖面图。

图6a至图12b中用'a'表示的各个附图(图6a、图7a、图8a、图9a、图10a、图11a和图12a)是沿着图1所示的方向a-a’截取的剖视图。用'b'表示的各个附图(图6b、图7b、图8b、图9b、图10b、图11b和图12b)是沿着图1所示的方向b-b’(或图2所示的方向b-b’)截取的剖视图。在用‘a’表示的每个附图中还示出了方向b-b'。

首先，参照图6a和图6b，可以在基板101上形成第一层间绝缘层103。

此后，可以在第一层间绝缘层103上形成其中嵌入牺牲层的管道栅极pg。管道栅极pg可以包括用作第一管道栅极pg1的第一导电层105以及用作第二管道栅极pg2的第二导电层109。可以在第一层间绝缘层103上形成第一导电层105。在形成了第一导电层105已经形成之后，可以通过对第一导电层105的一部分进行蚀刻在第一导电层105中形成多个沟槽t。其后，可以用牺牲层填充沟槽t。随后，第二导电层109可以形成在其中形成有牺牲层的整个结构上。然而，本公开不限于此，并且可以通过各种方法形成管道栅极。

多个第二层间绝缘层111和多个牺牲层113交替地堆叠在管道栅极pg上，从而形成第一堆叠结构ml1。

可以提供多个牺牲层113以形成作为单元栅极的字线，并且可以提供一些牺牲层113以形成伪字线。可以提供多个牺牲层以形成漏极选择线或源极选择线。第三层间绝缘层115可以设置在第一层叠结构ml1的最上层。层叠的牺牲层113的数量可以根据要形成的层叠的存储单元的数量进行各种设计。

参照图6b，通过对第三层间绝缘层115以及交替堆叠的第二层间绝缘层111和牺牲层113进行蚀刻，可以在字线接触区wctr中形成阶梯状结构。

此后，可以形成覆盖阶梯状结构的第四层间绝缘层117。

随后，通过蚀刻工艺去除第一堆叠结构ml1和第二导电层109的一部分，可以形成暴露设置在每个沟槽t中的牺牲层的相对端的垂直孔h1和h2。为了说明起见，每个沟槽的垂直孔中的一个垂直孔是指第一垂直孔h1，每个沟槽的垂直孔中的另一个垂直孔是指第二垂直孔h2。例如，第一垂直孔h1和第二垂直孔h2可以形成为使得第二垂直孔h2形成在各个第一垂直孔h1之间。

随后，通过选择性地去除牺牲层来打开沟槽t。

参照图7a和图7b，可以沿着沟槽t以及第一垂直孔h1和第二垂直孔h2的内表面形成多个层121。多个层121可以具有堆叠了电荷阻挡层、电荷捕获层和隧道绝缘层的结构。

此后，可以沿着多个层121的表面形成沟道层123。在沟道层123中，沿着第一垂直孔h1的内侧壁形成的沟道层是指第一垂直沟道层ch_1，沿着第二垂直孔h2的内侧壁形成的沟道层是指第二垂直沟道层ch_2，并且沿着沟槽t的内表面形成的沟道层是指管道沟道层ch_p。

此外，可以用间隙填充绝缘层125来填充施加了沟道层123的沟槽t以及第一垂直孔h1和第二垂直孔h2。

参照图8a和图8b，可以蚀刻第一堆叠结构ml1的设置在第一垂直孔h1与第二垂直孔h2之间的部分，由此可以形成以垂直方式穿过第一堆叠结构ml1的狭缝si。

狭缝si可以形成为暴露第二导电层109，并且在x轴方向上和y轴方向上具有各种形状。因此，第一堆叠结构ml1的牺牲层113可以被划分为包围第一垂直孔h1的字线和漏极选择线以及包围第二垂直孔h2的字线和源极选择线。

随后，去除在狭缝中暴露的牺牲层113。可以使用湿蚀刻工艺来去除牺牲层113。当去除牺牲层113时，可以在第二层间绝缘层111之间形成凹部rc。

在单元阵列区car和字线接触区wctr上方的第二层间绝缘层111之间形成凹部rc。因此，如参照图3和图4所示的那样，可以在覆盖阶梯状层叠结构的第四层间绝缘层117与形成阶梯状层叠结构的第二层间绝缘层111之间施加拉伸力/压缩力。

拉伸力/压缩力可以随着形成堆叠结构的堆叠的第二层间绝缘层111的数量增加而增加。结果，如图8a和图8b所示，通道层ch_1可向外弯曲。沟道层弯曲的程度可以朝向字线接触区wctr增加。

考虑到这种沟道层ch_1的弯曲趋势，要形成在沟道层ch_1上的以下焊盘dp0至dp8具有差分宽度结构。

参照图9a和图9b，可以用第三导电层130填充凹部rc。因此，形成第二层间结构ml2，在该第二层间结构ml2中，交替堆叠第二层间绝缘层111和第三导电层130。第三导电层130也形成在字线接触区wctr中，使得形成阶梯状堆叠结构。

随后，可以去除第三导电层130的设置在狭缝si中的部分，并且可以用间隙填充绝缘层129填充该狭缝si。

此后，可以在包括阶梯状堆叠结构的整个结构上形成第五层间绝缘层131。可以根据第五层间绝缘层131的高度来确定焊盘的厚度和随后要形成的公共源极线。因此，考虑到这一点，可以形成第五层间绝缘层131。

参照图10a和图10b，通过去除第五层间绝缘层131的部分来形成漏极沟槽ti和源极沟槽tl，所述漏极沟道ti暴露第一垂直沟道层ch_1和第三层间绝缘层115的一部分，所述源极沟槽tl暴露第二垂直沟道层ch_2和第三层间绝缘层115的一部分。

漏极沟槽ti具有岛的形式，暴露包括第一垂直沟道层ch_1的区域。源沟槽tl具有线的形式，暴露包括第二垂直沟道层ch_2的区域。

例如，漏极沟槽ti在图1的x轴方向上彼此平行地布置。在x轴方向上彼此平行配置的漏极沟槽ti连续地表示为图10b所示的ti0至ti8。源极沟槽tl形成为在图1的x轴方向上延伸。

为了防止第一垂直沟道层ch_与随后形成的接触插塞之间的错位，漏极沟槽ti在y轴方向上的宽度wp可以大于第一垂直沟道层ch_1的宽度。漏极沟槽ti在x轴方向上的宽度可以形成为提供差分宽度结构。也就是说，在x轴方向上彼此平行地布置的漏极沟槽ti0至ti8形成为使得其宽度w0至w8朝向字线接触区wctr增加。

参照图11a和图11b，漏极沟槽ti和源极沟槽tl填充有导电材料133，以形成焊盘dp和公共源极线sl。例如，每个漏极沟槽ti所填充的导电材料133成为焊盘dp，并且源沟槽tl所填充的导电材料133成为公共源极线sl。焊盘dp在图1的x轴方向上彼此平行配置。在x轴方向上彼此平行配置的焊盘dp被连续指定为图11b所示的dp0至dp8。公共源极线sl形成为在图1的x轴方向上延伸。

尽管附图中未示出，但是多个接触孔(未示出)形成在字线接触区wctr中以暴露具有阶梯状堆叠结构的第三导电层130的一部分和第二导电层109的一部分的情况下，接触孔(未示出)所填充的导电材料133可以成为字线接触插塞(未示出)。

焊盘dp和公共源极线sl通过用导电材料133填充漏极沟槽ti和源极沟槽tl形成，换句话说，通过镶嵌法形成。尽管在本实施方式中，焊盘dp和公共源极线sl由单镶嵌法形成，但焊盘dp和公共源极线sl可以通过双镶嵌法形成。导电材料133可以由多晶硅层、金属层或包括多晶硅层和金属层的堆叠层形成。

参照图12a和图12b，在其中形成焊盘dp和公共源极线sl的整个结构上形成第六层间绝缘层135。第六层间绝缘层135可以由氧化硅层形成。

随后，通过蚀刻第六层间绝缘层135的一部分来形成暴露各个焊盘dp的第三垂直孔h3。为了防止随后形成的焊盘和接触插塞之间的错位，每个第三垂直孔h3的宽度可以小于相应的焊盘dp的宽度。

此后，第三垂直孔h3填充有导电材料，从而形成接触插塞ctp。接触插塞ctp在图1的x轴方向上彼此平行地布置。在x轴方向上彼此平行配置的接触插塞ctp依次指定为图12b所示的导电材料可以由多晶硅层或金属层形成。随后，通过在形成接触插塞ctp的整个结构上形成导电层来形成位线bl。位线bl形成为在图1的y轴方向上延伸。此外，位线bl在图1的x轴方向上彼此平行地形成。在x轴方向上彼此平行地形成的位线bl被连续地指定为图12b所示的bl0至bl8。

尽管制造过程的描述集中在半导体存储器件包括“u”形串的情况下，但是也可以使用参照图6a至图12b描述的一些处理来形成包括直线串的半导体存储器件。

图13是示出根据本公开的实施方式的存储器系统的框图。

参照图13，根据本公开的实施方式的存储器系统1100包括存储器件1120和存储器控制器1110。

存储器件1120可以包括参照图1至图5b描述的结构。例如，存储器件1120可以包括具有差分宽度结构的焊盘，其中焊盘的宽度朝向包括阶梯状堆叠结构的字线接触区增加。此外，存储器件1120可以是包括多个闪存芯片的多芯片封装。

存储器控制器1110被配置为控制存储器件1120，并且可以包括sram(静态随机存取存储器)1111、cpu1112、主机接口1113、ecc(纠错码)1114和存储器接口1115。ram1111用作cpu1112的操作存储器。cpu1112执行用于存储器控制器1110的数据交换的一般控制操作。主机接口1113被提供有与存储器控制器1110联接的主机的数据交换协议，存储器系统1100。此外，ecc1114检测并校正从存储器件1120读取的数据中包含的错误，并且存储器接口1115与存储器件1120接口连接。另外，存储器控制器1110还可以包括存储用于与主机进行接口的代码数据的rom(只读存储器)等。

上述存储器系统1100可以是配备有存储器件1120和控制器1110的存储卡或ssd(固态盘)。例如，当存储器系统1100是ssd时，存储器控制器1110可以通过诸如usb(通用串行总线)、mmc(多媒体卡)、pci-e(外围部件互连-快速)、sata(串行高级技术附件)、pata(并行高级技术附件)、scsi(小型计算机小型接口)、esdi(增强型小型磁盘接口)或ide(集成驱动电子)的各种接口协议中的一个来与外部(例如，主机)通信。

图14是示出根据本公开的实施方式的计算系统的框图。

参照图14，根据本公开的实施方式的计算系统1200可以包括cpu1220、ram(随机存取存储器)1230、用户接口1240、调制解调器1250和存储器系统1210该存储器系统1210被电联接到系统总线1260。此外，如果计算系统1200是移动设备，则其还可以包括用于向计算系统1200提供工作电压的电池。可以进一步包括应用芯片组、相机图像处理器cis、移动dram等。

如上参照图13，存储器系统1210可以配置有存储器件1212和存储器控制器1211。

根据本公开，可以减小可能由电池插塞弯曲现象引起的电池插塞和接触插塞之间的错位，从而可以提高半导体存储器件的操作可靠性。

此外，根据本公开，可以缓解来自位线的泄漏电流，并且可以缓解efr(早期故障率)故障。

实施方式的示例已经在本文中公开，虽然采用了特定的术语，但是这些术语被使用并且仅在一般和描述性意义上被解释，而不是为出于限制的目的。在一些情况下，如对于本申请的提交的本领域普通技术人员显而易见的，结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合其它实施方式描述的特征、特性和/或元件结合使用，除非另有具体说明。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。