半导体器件的制作方法

相关申请交叉引用

本申请基于35u.s.c.§119要求2016年11月9日在韩国知识产权局递交的韩国专利申请no.10-2016-0148704的优先权，其全部公开内容通过引用合并于此。

本发明构思的示例性实施例涉及半导体器件。更具体地，示例性实施例涉及逻辑器件的晶体管。

背景技术：

在具有核心和输入/输出设备的逻辑器件中，核心晶体管和输入/输出晶体管要求不同的特性。例如，输入/输出晶体管需要比核心晶体管长的栅极长度。当晶体管具有finfet结构时，需要使用附加掩模的附加构图工艺以在核心晶体管和输入/输出晶体管中实现不同的栅极长度。

技术实现要素：

根据本发明构思的示例性实施例，半导体器件包括：衬底上的掺杂有第一杂质的第一半导体图案；以及第一半导体图案上的第一沟道图案。半导体器件还包括掺杂有第二杂质的第二半导体图案。第二半导体图案分别接触第一沟道图案的上边缘表面。半导体器件还包括包围第一沟道图案的侧壁的至少一部分的第一栅极结构。

根据本发明构思的示例性实施例，半导体器件包括衬底上的第一晶体管。第一晶体管包括掺杂有第一杂质的第一半导体图案和第一半导体图案上的第一沟道图案。第一晶体管还包括分别接触第一沟道图案的上边缘表面的第二半导体图案。第二半导体图案中的每一个掺杂有第二杂质。第一晶体管还包括包围第一沟道图案的侧壁的至少一部分的第一栅极结构。半导体器件还包括衬底上的第二晶体管。第二晶体管包括掺杂有第三杂质的第三半导体图案和第三半导体图案上的第二沟道图案。第二晶体管还包括分别接触第二沟道图案的上边缘表面的、掺杂有第四杂质的第四半导体图案。第四半导体图案中的每一个掺杂有第四杂质。第二晶体管还包括包围第二沟道图案的侧壁的至少一部分的第二栅极结构。

根据本发明构思的示例性实施例，一种形成半导体器件的方法包括：形成掺杂有第一杂质的第一半导体图案。所述方法还包括：在所述第一半导体图案上形成第一沟道图案。所述第一沟道可以包括第一栅长。所述方法也包括在所述第一沟道图案的各个边缘表面上形成第二半导体图案。第二半导体图案中的每一个可以掺杂有第二杂质。所述方法还包括：形成用于包围第一沟道图案的侧壁的至少一部分的第一栅极结构。所述方法还包括：形成掺杂有第三杂质的第三半导体图案。所述方法还包括：在所述第三半导体图案上形成第二沟道图案。所述第二沟道可以包括第二栅长，并且所述第二沟道可以沿与第一沟道垂直的方向形成。所述方法也包括在所述第二沟道图案的各个边缘表面上形成第四半导体图案。所述第四半导体图案中的每一个可以掺杂有第四杂质。所述方法还包括：形成用于包围第一沟道图案的侧壁的至少一部分的第二栅极结构。

在根据示例性实施例的半导体器件中，可以施加相对增加的电压的晶体管可以具有相对增加的栅长和水平沟道，而可以施加相对减小的电压的晶体管可以具有相对减小的栅长和垂直沟道。

附图说明

通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更显而易见，其中：

图1和图2是示出了根据本发明构思的示例性实施例的半导体器件的平面图和横截面图；

图3至图23是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的多个阶段的平面图和横截面图；

图24和图25是示出了根据本发明构思的示例性实施例的半导体器件的平面图和横截面图；

图26至图29是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的多个阶段的平面图和横截面图；

图30和图31是示出了根据本发明构思的示例性实施例的半导体器件的平面图和横截面图；

图32至图37是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的多个阶段的平面图和横截面图；

图38是示出了根据本发明构思的示例性实施例的半导体器件的横截面图；

图39至图41是示出了根据本发明构思的示例性实施例的半导体器件的平面图和横截面图；以及

图42至图53是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的多个阶段的平面图和横截面图。

具体实施方式

以下将参照附图更全面地描述本发明构思的示例性实施例。然而，本公开可以用多种不同形式来体现，并且不应当被解释为受到本文阐述的实施例的限制。

图1和图2分别是示出了根据本发明构思的示例性实施例的半导体器件的平面图和横截面图。图2分别包括沿图1的线a-a’和b-b’得到的横截面。

下文中，将与衬底的上表面实质上平行且彼此相交的方向分别定义为第一方向和第二方向，并且将与衬底的上表面实质上垂直的方向定义为第三方向。在本发明构思的示例性实施例中，第一方向和第二方向可以实质上彼此垂直。

参考图1和图2，半导体器件可以包括顺序地堆叠在衬底100上的第一半导体图案115、第一沟道图案125和第三半导体图案290以及围绕第一沟道图案125的侧壁的第一栅极结构185。半导体器件还可以包括第一半导体层110、第一绝缘图案150和第二绝缘图案260、第一盖层210、第一绝缘隔层220和第二绝缘隔层310、刻蚀停止层300以及第一接触柱塞350和第二接触柱塞360。

衬底100可以包括例如硅、锗、硅-锗等的半导体材料或者例如磷化镓(gap)、砷化镓(gaas)、碲化镓(gasb)等的iii-v族半导体化合物。在一些实施例中，衬底100可以是绝缘体上硅(soi)衬底或者绝缘体上锗(goi)衬底。

第一半导体层110可以设置在衬底100的上部部分处或者设置在衬底100的上表面上。在本发明构思的示例性实施例中，第一半导体层110可以包括例如硅、锗、等的半导体材料，并且还可以包括第一杂质。在本发明构思的示例性实施例中，第一半导体层110可以包括与衬底100实质上相同的材料。第一杂质可以包括例如磷、砷等的n型杂质或者例如硼、铝等的p型杂质。

第一半导体图案115可以从第一半导体层110的上表面突出，并且可以包括与第一半导体层110实质上相同的材料，使得第一半导体图案115可以与第一半导体层110集成。因此，第一半导体图案115也可以包括与第一半导体层110中的第一杂质实质上相同的第一杂质。

在本发明构思的示例性实施例中，第一半导体图案115可以沿第一方向延伸，并且多个第一半导体图案115可以沿第二方向按照预定的间距设置在多个第一半导体图案115之间。图1示出了沿第二方向设置的第一半导体图案115，然而本发明构思不局限于此。

第一绝缘图案150可以设置在第一半导体层110上，并且可以覆盖第一半导体图案115的侧壁。在本发明构思的示例性实施例中，第一绝缘图案150的上表面可以与第一半导体图案115的上表面实质上共面或者略高。第一绝缘图案150可以包括绝缘材料，例如氮化硅、氧化硅等。

第一沟道图案125可以设置在第一半导体图案115的上表面上，并且可以沿第一方向延伸。在本发明构思的示例性实施例中，当沿第三方向观看时，第一沟道图案125可以具有与第一半导体图案115实质上相同的形状和面积。

在本发明构思的示例性实施例中，第一沟道图案125可以包括未掺杂的半导体材料。例如，在本发明构思的示例性实施例中，第一沟道图案125中包括的半导体材料可以与第一半导体层110或第一半导体图案115的半导体材料实质上相同。

第一栅极结构185可以至少覆盖第一沟道图案125的侧壁的一部分。在本发明构思的示例性实施例中，第一栅极结构185可以覆盖第一沟道图案125的整个侧壁，并且可以填充沿第二方向按照预定间距设置的相邻第一沟道图案125之间的空间。备选地，在本发明构思的示例性实施例中，第一栅极结构185可以只覆盖第一沟道图案125的侧壁的下部部分。

在本发明构思的示例性实施例中，第一栅极结构185可以沿第二方向延伸。第一栅极结构185可以通过第一绝缘图案150与第一半导体层110电学绝缘。

第一栅极结构185可以包括第一栅极绝缘图案165和设置在第一栅极绝缘图案165上的第一栅电极175。第一栅极绝缘图案165可以在第一沟道图案125的侧壁上和第一绝缘图案150的上表面上具有均匀的厚度。另外，第一沟道图案125的侧壁上的第一栅极绝缘图案165的厚度可以与第一绝缘图案150的上表面上的第一栅极绝缘图案的厚度实质上相同。第一栅极绝缘图案165和第一栅电极175的每一个可以具有沿第一方向或第二方向截取的横截面，所述横截面可以具有“l状”形状或“u状”形状。

第三半导体图案290可以接触第一沟道图案125的沿第一方向延伸的相对末端部分，在第一沟道图案125的各个相对末端部分上按照平行关系设置的第三半导体图案290可以彼此间隔开第一长度l1。第三半导体图案290也可以至少接触第一栅极结构185的设置为沿第一方向紧邻第一沟道图案125的末端部分的上表面的一部分。

在本发明构思的示例性实施例中，第三半导体图案290可以设置在沿第二方向设置的多个第一沟道图案125上，其中第三半导体图案290沿第二方向彼此间隔开预定的间距。例如，如图20a所示，两个第三半导体图案290可以设置在第一沟道图案125之一的末端部分上。备选地，第三半导体图案290可以设置在沿第二方向设置的多个第一沟道图案125上，其中第三半导体图案290可以形成沿第二方向延伸的单一结构。例如，如图20b所示，两个第三半导体图案290可以设置在多个第一沟道图案125的末端部分上。

第三半导体图案290可以包括与第一沟道图案125的材料实质上相同的材料，并且还可以包括第三杂质。在本发明构思的示例性实施例中，第三杂质可以具有与第一半导体图案115的第一杂质相反的导电类型。当第一杂质包括n型杂质时，第三杂质可以包括p型杂质，并且半导体器件可以包括正沟道金属氧化物半导体(pmos)晶体管。当第一杂质包括p型杂质时，第三杂质可以包括n型杂质，并且半导体器件可以包括负沟道金属氧化物半导体(nmos)晶体管。

第一盖层210可以至少部分地覆盖第一栅极结构185，并且还可以至少覆盖第三半导体图案290的侧壁的下部部分。在本发明构思的示例性实施例中，第一盖层210可以基本上覆盖第一栅极结构185的上表面和侧壁的大多数部分，并且还可以覆盖第三半导体图案290的外侧壁的下部部分。第一盖层210还可以覆盖第一绝缘图案150的上表面。第一盖层210可以包括氮化物，例如氮化硅。

第一绝缘隔层220可以设置在第一盖层210上，第二绝缘图案260可以设置在第三半导体图案290之间的第一沟道图案125和第一栅极结构185上。第一绝缘隔层220和第二绝缘图案260可以包括氧化物，例如氧化硅。在本发明构思的示例性实施例中，第一绝缘隔层220和第二绝缘图案260可以包括实质上相同的材料，并且因此可以彼此合并。

刻蚀停止层300和第二绝缘隔层310可以设置在第一绝缘隔层220和第二绝缘图案260上。刻蚀停止层300可以包括例如氮化硅的氮化物，并且第二绝缘隔层310可以包括例如氧化硅的氧化物。

第一接触柱塞350可以延伸通过第二绝缘隔层310和刻蚀停止层300，并且可以接触第三半导体图案290的上表面。在本发明构思的示例性实施例中，第一接触柱塞350可以部分地延伸通过第一绝缘隔层220和第二绝缘图案260的与第三半导体图案290相邻的部分。

第二接触柱塞360可以延伸通过第二绝缘隔层310、刻蚀停止层300、第一绝缘隔层220和第一盖层210，并且可以接触第一栅电极175的上表面。在本发明构思的示例性实施例中，第二接触柱塞360可以部分地延伸通过第一栅电极175的上部部分。

第一接触柱塞350和第二接触柱塞360的每一个可以包括金属，例如钨、铜等。第一接触柱塞350和第二接触柱塞360的每一个还可以包括包括金属氮化物在内的势垒层(未示出)，例如氮化钽、氮化钛、氮化钨等。

在半导体器件中，当向第一接触柱塞350施加电压时，电流可以流过接触第一接触柱塞350和第一沟道图案125两者的第三半导体图案290。因此，可以沿第一方向产生沟道，即通过第一沟道图案125的水平方向。这里，可以将栅长限定为沿第一方向彼此间隔开的相邻第三半导体图案290之间的距离，所述距离可以是第一长度l1。

例如，在半导体器件包括逻辑器件的输入输出设备(i/o设备)的情况下，可以向要求增加的栅长的第一接触柱塞350施加增加的电压。可以通过沿第一方向伸长第一沟道图案125使得第一沟道图案125的上边缘表面上的第三半导体图案290之间的第一长度l1可以增加，来实现增加的栅长。

当半导体器件包括可以施加增加的电压的i/o设备时，第一栅极结构185可以需要具有增加厚度的栅极绝缘层。在这种情况下，第一栅极结构185还可以包括第一沟道图案125的侧壁上的氧化硅层。

图3至图23是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的多个阶段的平面图和横截面图。例如，图3、图5、图8、图10、图12、图14、图16、图18、图20和图22是平面图，而图4、图6-7、图9、图11、图13、图15、图17、图19、图21和图23是横截面图。每一个横截面图可以包括分别沿相应平面图的a-a’线和b-b’线得到的横截面。

参考图3和图4，第一半导体层110、第一沟道层120和第二半导体层130可以顺序地设置在衬底100上。

衬底100可以包括例如硅、锗、硅-锗等的半导体材料或者例如gap、gaas、gasb等的iii-v族半导体化合物。在一些实施例中，衬底100可以是soi衬底或者goi衬底。

在本发明构思的示例性实施例中，可以通过将第一杂质注入到衬底100的上部部分中来设置第一半导体层110。备选地，可以通过使用衬底100的上表面作为种子的选择性外延生长(seg)工艺来设置第一半导体层110，并且包括第一杂质在内的杂质源气体也可以用于形成掺杂有第一杂质的第一半导体层110。

在本发明构思的示例性实施例中，可以通过使用第一半导体层110作为种子的seg工艺来设置第一沟道层120。在本发明构思的示例性实施例中，第一沟道层120可以不掺杂有杂质。

在本发明构思的示例性实施例中，可以通过将第二杂质注入到第一沟道层120的上部部分中来设置第二半导体层130。备选地，可以通过使用第一沟道层130的上表面作为种子的seg工艺来设置第二半导体层130，并且包括第二杂质在内的杂质源气体也可以用于形成掺杂有第二杂质的第二半导体层130。

在本发明构思的示例性实施例中，第一杂质和第二杂质可以具有相同的导电类型。第一杂质和第二杂质的每一个可以包括例如磷、砷等的n型杂质或者硼、铝等的p型杂质。

参考图5和图6，第一掩模140可以设置在第二半导体层130上，并且可以使用第一掩模140作为刻蚀掩模来刻蚀第二半导体层130、第一沟道层120和第一半导体层110的上部部分。

因此，第一半导体层110可以包括从第一半导体层110的上表面突出的第一半导体图案115，并且第一沟道图案125、第二半导体图案135和第一掩模140可以顺序地堆叠在第一半导体图案115上。下文中，可以将顺序地堆叠的第一半导体图案115、第一沟道图案125、第二半导体图案135和第一掩模140称作第一结构。

在本发明构思的示例性实施例中，第一结构可以沿第一方向延伸，并且可以沿第二方向设置多个第一结构。图5和图6示出了沿第二方向设置的三个第一结构，然而本发明构思可以不局限于此。例如，可以沿第二方向设置多于或少于三个第一结构。

参考图7，第一绝缘图案150可以设置在第一半导体层110上。第一栅极绝缘层160可以覆盖第一结构，并且第一栅电极层170可以设置在第一绝缘图案150上。

在本发明构思的示例性实施例中，第一绝缘图案150可以设置为具有这样的厚度，使得第一绝缘图案150的上表面可以与第一半导体图案115的上表面实质上共面或者略高。第一绝缘图案150可以包括绝缘材料，例如氮化硅、氧化硅等。

第一栅极绝缘层160可以保形地设置在第一结构的侧壁和上表面以及第一半导体层110的上表面上。第一栅电极层170可以被设置为具有这样的厚度，使得第一栅电极层170可以填充第一结构之间的空间。

第一栅极绝缘层160可以包括具有高介电常数的金属氧化物，例如氧化铪、氧化钽、氧化锆等，并且第一栅电极层170可以包括低电阻金属(例如铝、铜、钽等)和/或其氮化物。

还可以将包括金属氮化物或金属合金的功函数控制层(未示出)进一步没置在第一栅极绝缘层160和第一栅电极层170之间，例如氮化钛、钛铝、氮化钛铝、氮化钽、氮化钽铝等等。

当半导体器件需要具有如参考图1和图2所示的增加厚度的栅极绝缘层时，在形成第一栅极绝缘层160和第一栅电极层170之前，可以在第一结构上执行热氧化工艺以在第一结构的侧壁上进一步形成氧化硅层(未示出)。

参考图8和图9，可以部分地刻蚀第一栅电极层170和第一栅极绝缘层160，并且因此可以部分地暴露第一绝缘图案150的上表面。

在本发明构思的示例性实施例中，第一栅电极层170和第一栅极绝缘层160的每一个可以沿第二方向延伸以覆盖第一结构，并且第一栅电极层170和第一栅极绝缘层160的每一个沿第一方向的宽度可以大于第一结构的宽度。

参考图10和图11，牺牲层190可以设置在第一栅电极层170上，并且可以对牺牲层190的上部部分进行平坦化以暴露第一结构的上表面上的第一栅电极层170的一部分。

牺牲层190可以包括氧化物，例如氧化硅。在本发明构思的示例性实施例中，可以通过化学机械抛光(cmp)工艺和/或回蚀工艺来执行平坦化工艺。

例如如图9所示，可以部分地刻蚀第一栅电极层170的暴露部分和第一栅极绝缘层160的一部分，以分别形成第一栅电极175和第一栅极绝缘图案165。第一栅极绝缘图案165和第一栅电极175可以形成第一栅极结构185。

第一栅极结构185可以通过干法刻蚀工艺或湿法刻蚀工艺形成，并且第一开口200可以通过刻蚀工艺形成在牺牲层190中以暴露第一结构的上部部分。可以通过第一开口200暴露第一结构的第一掩模140和第二半导体图案135。

在本发明构思的示例性实施例中，第一栅极图案185的上表面可以与第一沟道图案125的上表面实质上共面。然而，本发明构思可以不局限于此，并且第一栅极结构185的上表面可以高于或低于第一沟道图案125的上表面。

参考图12和13，在去除牺牲层之后，第一盖层210可以形成于第一绝缘图案150上，以覆盖第一结构的暴露的上部部分和第一栅极结构185的暴露的上部部分和侧面部分。

在本发明构思的示例性实施例中，第一盖层210可以保形地设置在第一结构的暴露的上部部分和侧面部分上、第一栅极结构185的暴露的上部部分和侧面部分上以及第一绝缘图案150的暴露的上部部分上。然而，第一盖层210也可以填充在第一结构的暴露的部分之间形成的空间。第一盖层210可以包括氮化物，例如氮化硅。

第一绝缘隔层220可以设置在第一盖层210上，并且可以对第一绝缘隔层220的上部部分平坦化，直到可以暴露第一盖层210的上表面为止。第一绝缘隔层220可以包括氧化物，例如氧化硅。

参考图14和图15，具有对第一盖层210的暴露的上表面加以暴露的第二开口250的第二掩模230可以设置在第一绝缘隔层220上，并且第一侧墙240可以形成于具有第二开口250的第二掩模230的侧壁上。

在本发明构思的示例性实施例中，可以通过将第一侧墙层设置在第一盖层210的暴露的上表面、第二开口250的侧壁以及第二掩模230上、并且各向异性地刻蚀第一侧墙层来设置第一侧墙240。

第二掩模230可以包括例如旋涂硬掩模(soh)的绝缘材料，并且第一侧墙层可以包括氧化物，例如氧化硅。

可以执行使用第二掩模230和第一侧墙240作为刻蚀掩模的刻蚀工艺，以刻蚀第一盖层210的暴露部分以及第一掩模140和第二半导体图案135下面的部分，因此可以向下扩大第二开口250。可以通过扩大的第二开口250部分地暴露第一沟道图案125的上表面和围绕第一沟道图案125的第一栅极结构185的上表面。

在本发明构思的示例性实施例中，在刻蚀工艺中，第二半导体图案135和第一掩模140的每一个的沿第一方向的相对末端部分可以不去除，而是仍然保留。

参考图16和图17，可以去除第二掩模230和第一侧墙240，并且第二绝缘图案260可以填充第二开口250。

在本发明构思的示例性实施例中，可以通过将第二绝缘层没置在第一沟道图案125的暴露的上表面、第一栅极结构185上以及在第一绝缘隔层220的上表面上以填充第二开口250，并且对第二绝缘层进行平坦化直到可以暴露第一盖层210和第一绝缘隔层220的上表面为止，来形成第二绝缘图案260。

第二绝缘层可以包括氧化物，例如氧化硅。在本发明构思的示例性实施例中，第二绝缘层可以包括与第一绝缘隔层220实质上相同的材料，因此第二绝缘层260可以与第一绝缘层220合并。

参考图18和图19，具有对第二绝缘图案260和第一盖层210的上表面加以暴露的第三开口280在内的第三掩模270可以设置在第一绝缘隔层220上，并且可以执行使用第三掩模270作为刻蚀掩模的刻蚀工艺以去除第一盖层210的上部部分，并且可以去除下面的第一掩模140和第二半导体图案135的剩余部分。

第三掩模270可以包括例如soh或光致抗蚀剂图案。

因此，对第一沟道图案125和第一栅极结构185的上表面加以暴露并且与第三开口280连通的第四开口285可以沿第一方向分别形成在第二绝缘图案260和第一绝缘隔层220的相对侧面的每一个之间。

参考图20a和图21，可以去除第三掩模270，并且可以通过以下来来执行seg工艺：使用通过第四开口285的形成来形成的第一沟道图案125的暴露上表面作为种子来形成掺杂有第三杂质的第三半导体图案290。

在本发明构思的示例性实施例中，可以使用包括第三杂质在内的杂质源气体执行seg工艺。在本发明构思的示例性实施例中，第三半导体图案290中包括的第三杂质可以具有与第一半导体图案115中包括的第一杂质相反的导电类型。当第一半导体图案115包括n型杂质时，第三半导体图案290可以包括p型杂质，并且当第一半导体图案115包括p型杂质时，第三半导体图案290可以包括n型杂质。

由于seg工艺的特性，第三半导体图案290可以沿水平方向和垂直方向两者生长以填充第四开口285，并且可以从第四开口285突出以具有相对于衬底100的上表面倾斜的上表面。

因此，第三半导体图案290可以不但接触第一沟道图案125的上表面，而且接触由第四开口285形成的第一栅极结构185的暴露的上表面。第三半导体图案290还可以沿第二方向生长，因此在平面图中可以具有比第一沟道图案125被第四开口285暴露的相对末端部分的每一个的面积大的面积。

图20a示出了分别沿第二方向设置的第一沟道图案125上的第三半导体图案290彼此间隔开预定的间隔，然而本发明构思可以不局限于此。

参考图20b，第三半导体图案290还可以沿第二方向生长，使得沿第二方向延伸的相邻第三半导体图案290可以彼此合并以形成单一结构。在下文中，将只说明图20a中所示的第三半导体图案290。

如上所述，第三半导体图案290可以耦接至第一沟道图案125的相对末端部分的每一个，并且可以包括具有与第一半导体图案115中包括的第一杂质的相反导电类型的第三杂质。可以通过seg工艺来设置第三半导体图案290。

参考图22和图23，可以对第三半导体图案290的每一个的上部部分进行平坦化，直到可以暴露第一绝缘隔层220的上表面为止，并且刻蚀停止层300和第二绝缘隔层310可以顺序地设置在平坦化的第三半导体图案290和第一绝缘隔层220上。

刻蚀停止层300可以包括例如氮化硅的氮化物，并且第二绝缘隔层310可以包括例如氧化硅的氧化物。

第四掩模320可以设置在第二绝缘隔层310上，并且可以使用第四掩模320作为刻蚀掩模来执行刻蚀工艺以形成第五开口330和第六开口340，第五开口330分别穿过下面的第二绝缘隔层310和刻蚀停止层300暴露第三半导体图案290，第六开口340穿过第二绝缘层310、刻蚀停止层300、第一绝缘隔层220和第一盖层210暴露第一栅电极175。

第四掩模320可以包括例如soh或光致抗蚀剂图案。

当设置第五开口330时，也可以部分地去除第三半导体图案290的上部部分以及第一绝缘隔层220和与其相邻的第二绝缘图案260的上部部分，并且当设置第六开口340时，也可以部分地去除第一栅电极175的上部部分。

回去参考图1和图2，可以去除第四掩模320，并且可以设置填充每一个第五开口330的第一接触柱塞350和填充第六开口340的第二接触柱塞360。

在本发明构思的示例性实施例中，可以通过在暴露的第三半导体图案290、第一栅电极175和第二绝缘隔层310上设置导电层、并且对导电层进行平坦化直到可以暴露第二绝缘隔层310的上表面为止，来设置第一接触柱塞350和第二接触柱塞360。在设置导电层之前还可以设置势垒层(未示出)。

第一接触柱塞350可以分别接触将要与其电连接的第三半导体图案290，并且第二接触柱塞360可以接触将要与其电连接的第一栅电极175。

导电层可以包括例如钨、铜等的金属，并且势垒层可以包括诸如氮化钽、氮化钛、氮化钨等的金属氮化物。

可以通过以上工艺制造所述半导体器件。

图24和图25是示出了根据本发明构思的示例性实施例的半导体器件的平面图和横截面图。图25包括分别沿图24的a-a’线和b-b’线得到的横截面图。该半导体器件可以包括与图1和图2的元件实质上相同或者类似的元件，并且因此为了简明起见下面可以省略其详细描述。

参考图24和图25，半导体器件可以包括顺序地堆叠在衬底100上的第四半导体图案415、第二沟道图案425和第五半导体图案435以及围绕第二沟道图案425的侧壁的第二栅极结构485。第二栅极结构485可以包括顺序地堆叠的第二栅极绝缘图案465和第二栅电极475。半导体器件还可以包括第四半导体层410、第一绝缘图案150、第二盖层215、第一绝缘隔层220和第二绝缘隔层310、刻蚀停止层300以及第三至第五接触柱塞490、500和510。

第四半导体层410和第四半导体图案415可以包括掺杂有第四杂质的半导体材料，第二沟道图案425可以包括未掺杂的半导体材料，以及第五半导体图案435可以包括掺杂有第五杂质的半导体材料。第四杂质和第五杂质可以具有相同的导电类型。

在本发明构思的示例性实施例中，包括顺序地堆叠的第四半导体图案415、第二沟道图案425和第五半导体图案435在内的第二结构可以沿第一方向延伸，并且多个第二结构可以沿第二方向设置。

第二盖层215可以覆盖第二栅极结构485的上表面和侧壁以及第五半导体图案435的侧壁。第二盖层215还可以覆盖第一绝缘图案150的上表面。

第三接触柱塞490可以延伸通过第二绝缘隔层310、刻蚀停止层300以及第二盖层215的上部部分，并且可以接触第五半导体图案435的上表面。在本发明构思的示例性实施例中，第三接触柱塞490还可以接触与第五半导体图案435相邻的第二盖层215的上表面，并且可以部分地延伸通过第一绝缘隔层220的与其相邻的部分。

第四接触柱塞500可以延伸通过第二绝缘隔层310、刻蚀停止层300、第一绝缘隔层220、第二盖层215和第一绝缘图案150，并且可以接触第四半导体层410的上表面。在本发明构思的示例性实施例中，第四接触柱塞500还可以部分地延伸通过第四半导体层410的上部部分。

第五接触柱塞510可以延伸通过第二绝缘隔层310、刻蚀停止层300、第一绝缘隔层220和第二盖层215，并且可以接触第二栅电极475的上表面。在本发明构思的示例性实施例中，第五接触柱塞510可以部分地延伸通过第一栅电极175的上部部分。

在半导体器件中，当向第三接触柱塞490和第四接触柱塞500施加电压时，电流可以流过接触第五接触柱塞435的第五半导体图案435和第二沟道图案425。因此，可以沿第三方向产生沟道，即沿第二沟道图案425的垂直方向。这里，栅长可以是沿第三方向彼此间隔开的第四半导体图案415和第五半导体图案435之间的距离，即第二长度l2。

例如，当半导体器件是逻辑器件的核心器件，可以向第三接触柱塞490和第四接触柱塞500施加电压，因此短栅长是足够的。可以通过第二沟道图案425的厚度来实现短栅长，即第二长度l2。

如上所述，图1和图2的半导体器件可以是向其施加增加的电压的i/0设备，并且可以通过第一沟道图案125中的水平沟道来实现增加的栅长，而图24和图25的半导体器件可以是可以施加降低的电压的核心器件，并且可以通过第二沟道图案425中的垂直沟道来实现降低的栅长。

图26至图29是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的多个阶段的平面图和横截面图。特别地，图26和图28是平面图，而图27和图29是横截面图。图27和图29的横截面图的每一个分别包括沿图26和图28的a-a’线和b-b’线得到的横截面。该方法可以包括与图1至图23实质上相同或者类似的工艺，并且因此为了简明起见下面可以省略其详细描述。

参考图26和图27，可以执行与参考图3和图4所示实质上相同或类似的工艺。

因此，第四半导体层410、第二沟道层420和第五半导体层430可以顺序地设置在衬底100上。

第四半导体层410可以包括掺杂有第四杂质的半导体材料，第二沟道层420可以包括未掺杂的半导体材料，以及第五半导体层430可以包括掺杂有第五杂质的半导体材料。第四杂质和第五杂质可以具有相同的导电类型。

参考图28和图29，可以执行与参考图5至图13所示实质上相同或类似的工艺。

因此，包括顺序堆叠的第四半导体图案415、第二沟道图案425、第五半导体图案435和第五掩模(未示出)在内的第二结构可以设置在第四半导体层410上，第一绝缘图案150可以设置在第四半导体层410的上表面上，以及第二栅极结构485可以设置为覆盖第二沟道图案425的侧壁。第二盖层215可以设置在第一绝缘图案150上以覆盖第二结构的上部侧壁以及第二栅极结构485的上表面。第一绝缘隔层220可以设置在第二盖层215上，并且可以执行平坦化工艺以暴露第二盖层215的上表面。

可以执行与参考图22和图23所示实质上相同或类似的工艺。

例如，刻蚀停止层300和第二绝缘隔层310可以顺序地设置在第二盖层215和第一绝缘隔层220上，并且第六掩模450可以设置在第二绝缘隔层310上。

可以执行使用第六掩模450作为刻蚀掩模的刻蚀工艺以形成暴露第五半导体图案435的第七开口460，所述第七开口穿过第二绝缘隔层310、刻蚀停止层300、第二盖层215和第五掩模。可以通过暴露第四半导体层410来形成第八开口470，所述第八开口穿过第二绝缘隔层310、刻蚀停止层300、第一绝缘隔层220、第二盖层215以及第一绝缘图案150。可以通过暴露第二栅电极475来形成第九开口480，所述第九开口穿过第二绝缘隔层310、刻蚀停止层300、第一绝缘隔层220和第二盖层215。

当形成第七开口460时，可以去除第一绝缘隔层220的与第五半导体图案435相邻的部分，并且可以部分地暴露第二盖层215的上表面。当形成第八开口470时，可以部分地暴露第四半导体层410的上部部分，并且当形成第九开口480时，也可以部分地去除第二栅电极475的上部部分。

再次参考图24和图25，可以执行与参考图1和图2所示实质上相同或类似的工艺。

因此，在去除第六掩模450之后，可以设置第三至第五接触柱塞490、500和510以分别填充第七至第九开口460、470和480。

图30和图31分别是示出了根据本发明构思的示例性实施例的半导体器件的平面图和横截面图。图31分别包括沿图30的线a-a’和b-b’得到的横截面。该半导体器件可以包括与图1和图2的元件实质上相同或者类似的元件，并且因此为了简明起见下面可以省略其详细描述。

参考图30和图31，半导体器件可以包括：顺序地堆叠在设置在衬底100上的第一半导体层110上的第一半导体图案115和第一沟道图案125、包括顺序地堆叠在沿第一方向延伸的第一沟道图案125的中央上表面上的第二半导体图案135、第一掩模140和第一盖层210在内的第三结构以及沿第一方向在第一沟道图案125的相对上部边缘表面的每一个上的第六半导体图案630。半导体器件还可以包括覆盖第六半导体图案630的侧壁的第二侧墙620。

在本发明构思的示例性实施例中，第一半导体层110和第一半导体图案115可以包括掺杂有n型杂质的半导体材料，第一沟道图案125可以包括未掺杂的半导体材料，第二半导体图案135可以包括掺杂有n型杂质的硅磷(sip)，并且第六半导体图案630可以包括掺杂有p型杂质的硅-锗(sige)。

备选地，第一半导体层110和第一半导体图案115可以包括掺杂有p型杂质的半导体材料，第一沟道图案125可以包括未掺杂的半导体材料，第二半导体图案135可以包括掺杂有p型杂质的硅-锗(sige)，并且第六半导体图案630可以包括掺杂有p型杂质的硅磷(sip)。

第二侧墙620可以包括氧化物，例如氧化硅。

第六半导体图案630不但可以设置在沿第一方向的第一沟道图案125的上部边缘表面上，而且可以设置在第二侧墙620的侧壁上，并且实现与第一盖层210的沿第二方向与第一沟道图案125相邻的部分的接触。

沿第二方向设置的第一沟道图案125的每一个上的第六半导体图案630可以沿第二方向彼此间隔开，或者沿第二方向的相邻第六半导体图案630可以彼此合并以形成单一结构。

在半导体器件中，当向第一接触柱塞350施加电压时，电流可以流过第六半导体图案630和接触第六半导体图案630的第一沟道图案125。因此，可以沿第一方向产生沟道，即沿第一沟道图案125的水平方向。栅长可以是沿第一方向相邻第六半导体图案630之间的距离，即第一长度l1。

图32至图37是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的多个阶段的平面图和横截面图。图32、图34和图36是平面图，而图33、图35和图37是横截面图。每一个横截面图包括分别沿相应平面图的a-a’线和b-b’线得到的横截面。该方法可以包括与图1至图23实质上相同或者类似的工艺，并且因此为了简明起见下面可以省略其详细描述。

参考图32和图33，可以执行与参考图3至图13所示实质上相同或类似的工艺。

当第一半导体图案115包括n型杂质时，第二半导体图案135可以设置为包括掺杂有n型杂质的磷化硅。备选地，当第一半导体图案115包括p型杂质时，第二半导体图案135可以设置为包括掺杂有p型杂质的硅-锗。

包括沿第一方向分别与第一掩模140的相对末端重叠的第十开口610在内的第七掩模600可以设置在第一盖层210和第一绝缘隔层220上，并且可以使用第七掩模600作为刻蚀掩模来刻蚀下面的第一盖层210和第一掩模140，以暴露第二半导体图案135沿第一方向的相对末端。可以通过每一个第十开口610部分地暴露第一盖层210的与第二半导体图案135的相对末端部分的每一个相邻的部分。

参考图34和图35，可以对由第十开口610暴露的第二半导体图案135的相对末端部分进行刻蚀以扩大第十开口610，使得可以暴露第一沟道图案125的沿第一方向的相对末端。可以去除第七掩模600以暴露第一盖层210和第一绝缘隔层220的上表面，并且第二侧墙620可以设置在每一个第十开口610的侧壁上。

可以通过在由第十开口610暴露的第一沟道图案125的相对末端上、第十开口610的侧壁上以及第一盖层210和第一绝缘图案220的暴露上表面上形成第二侧墙层、并且各向异性地刻蚀第二侧墙层，来设置第二侧墙620。因此，第二侧墙620可以设置在包括沿第一方向顺序地堆叠在第一沟道图案125的中央上表面上的第二半导体图案135、第一掩模140和第一盖层210在内的第三结构的相对侧壁的每一个上、第一沟道图案125沿第一方向的相对末端的每一个上的第一盖层210的侧壁上、以及第一绝缘隔层220的由每一个第十开口610暴露的侧壁上。

第二侧墙620可以包括氧化物，例如氧化硅。

参考图36和图37，可以使用第一沟道图案125的暴露的上表面作为种子来执行seg工艺，以在每一个第十开口610中形成第六半导体图案630。

在本发明构思的示例性实施例中，当第二半导体图案135包括掺杂有n型杂质的磷化硅时，第六半导体图案630可以设置为包括掺杂有p型杂质的硅-锗。备选地，当第二半导体图案135包括掺杂有p型杂质的硅-锗时，第六半导体图案630可以设置为包括掺杂有n型杂质的磷化硅。

第六半导体图案630可以沿垂直方向生长以填充每一个第十开口610，并且可以沿第三方向从每一个第十开口610突出。第六半导体图案630可以沿水平方向生长，以不但设置在所暴露的第一沟道图案125上而且设置在第二侧墙620的侧壁上，并且实现与第一盖层210的一部分的接触。在所示的平面图中，例如在图36中，第六半导体图案630的面积可以大于第一沟道图案125的面积。

图36和图37示出了沿第二方向设置在每一个第一沟道图案125上的第六半导体图案630沿第二方向彼此间隔开，然而本发明构思可以不局限于此。也就是说，沿第二方向相邻的第六半导体图案630可以彼此合并以形成单一结构。

参考图30和图31，可以执行与参考图22至图23和图1至图2所示实质上相同或类似的工艺以完成半导体器件。

例如，可以对第六半导体图案630进行平坦化直到可以暴露第一绝缘隔层220的上表面为止，并且刻蚀停止层300和第二绝缘隔层310可以顺序地设置在平坦化的第六半导体图案630和第一绝缘隔层220上。第一接触柱塞350可以设置为分别接触第六半导体图案630，并且第二接触柱塞360可以设置为接触第一栅电极175。第一接触柱塞350不仅可以接触第六半导体图案630，而且可以接触围绕第六半导体图案630的第二侧墙620的上表面。

图38是示出了根据本发明构思的示例性实施例的半导体器件的横截面图。该半导体器件可以与图24和图25实质上相同或者类似，不同之处在于包括第七半导体图案437而不是第五半导体图案435，因此为了简明起见下面可以省略其详细描述。

参考图38，半导体器件可以包括顺序地堆叠在衬底100上的第四半导体图案415、第二沟道图案425和第七半导体图案437以及围绕第二沟道图案425的侧壁的第二栅极结构485。

在本发明构思的示例性实施例中，当第四半导体图案415包括掺杂有p型杂质的半导体材料时，第七沟道图案437可以包括掺杂有p型杂质的硅-锗。备选地，当第四半导体图案415包括掺杂有n型杂质的半导体材料时，第七沟道图案437可以包括掺杂有n型杂质的磷化硅

第二侧墙620可以包括氧化物，例如氧化硅。

在半导体器件中，当向第三接触柱塞490和第四接触柱塞500施加电压时，电流可以流过第七半导体图案437和第二沟道图案425。因此，可以沿第三方向(即沿垂直方向)在第二沟道图案425中产生沟道。栅长可以是沿第三方向彼此间隔开的第四半导体图案415和第七半导体图案437之间的距离，即第二长度l2。

图39至图41是示出了根据本发明构思的示例性实施例的半导体器件的平面图和横截面图。图40包括分别沿图39的区域i中的a-a’线和和b-b’线的一部分得到的横截面，而图41包括分别沿图39的区域ii中的b-b’线的一部分以及c-c’线得到的横截面。

该半导体器件可以包括与图1和图2以及图24和图25实质上相同或者类似的元件，并且因此为了简明起见下面可以省略其详细描述。

参考图39至图41，半导体器件可以设置在包括第一区域i和第二区域ii在内的衬底100上。在本发明构思的示例性实施例中，第一区域i可以是上面可以设置逻辑器件的i/o设备的区域，而第二区域ii可以是上面可以设置逻辑器件的核心器件的区域。

半导体器件在衬底100的第一区域i上可以包括：顺序地堆叠在第一半导体层110上的第一半导体图案115和第一沟道图案125、顺序地堆叠在沿第一方向延伸的第一沟道图案125的中央上表面上的第一掩模140和第一盖层210以及沿第一方向延伸的第一沟道图案125的相对上部边缘表面的每一个上的第八半导体图案730。

半导体器件在衬底100的第一区域i上还可以包括：覆盖第一沟道图案125的下部侧壁的第一栅极结构185、接触每一个第八半导体图案730的上表面的第六接触柱塞770以及接触第一栅电极175的第七接触柱塞780。

半导体器件在衬底100的第二区域ii上可以包括：第四半导体图案415、第二沟道图案425和顺序地堆叠在第二沟道图案425上的第九半导体图案740。

半导体器件在衬底100的第二区域ii上还可以包括：覆盖第二沟道图案425的下部侧壁的第二栅极结构485、接触第九半导体图案740的上表面的第八接触柱塞790、接触第一半导体层110的上表面的第九接触柱塞800以及接触第二栅电极475的第十接触柱塞810。

第一半导体层110和第一半导体图案115可以包括掺杂有n型杂质的半导体材料，并且每一个第八半导体图案730可以包括掺杂有p型杂质的半导体材料。因此，可以在第一半导体图案115和第八半导体图案730之间沿水平方向在第一沟道图案125中产生沟道，并且栅长可以是相邻的第八半导体图案730之间的距离，即第一长度l1。

第一半导体层110、第四半导体图案415和第九半导体图案740可以包括掺杂有p型杂质的半导体材料。因此，可以在第四半导体图案415和第九半导体图案740之间沿垂直方向在第二沟道图案425中产生沟道，并且栅长可以是第四半导体图案415和第九半导体图案740之间的距离，即作为第二沟道图案425的厚度的第二长度l2。

上面设置了可以施加增加的电压的i/o设备的衬底100的第一区域i上的晶体管可以具有增加的栅长l1，上面设置了可以施加降低的电压的核心器件的衬底100的第二区域ii上的晶体管可以具有减小的栅长l2。

迄今为止，已经说明了pmos晶体管，然而本发明构思可以不局限于此，并且本发明构思可以应用于nmos晶体管。

例如，在区域i中，第一半导体层110和第一半导体图案115可以包括掺杂有p型杂质的半导体材料，并且每一个第八半导体图案730可以包括掺杂有n型杂质的半导体材料。在另一个示例中，在区域ii中，第一半导体层110、第四半导体图案415和第九半导体图案740可以包括掺杂有n型杂质的半导体材料。

图42至图53是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的多个阶段的平面图和横截面图。例如图42、图45、图48和图51是平面图，而图43-44、图46-47、图49-50和图52-53是横截面图。图43、图46、图49和图52的每一个包括分别沿相应平面图的a-a’线和b-b’线得到的横截面，而图44、图47、图50和图53的每一个包括分别沿相应平面图的b-b’线和c-c’线得到的横截面。该方法可以包括与图1至图23实质上相同或者类似的工艺，并且因此为了简明起见下面可以省略其详细描述。

参考图42至图44，第一半导体层110和第一沟道层120可以顺序地设置在衬底100的第一区域i上，并且第四半导体层410和第二沟道层420可以顺序地设置在衬底100的第二区域ii上。

在本发明构思的示例性实施例中，第一区域i可以是上面可以设置逻辑器件的i/o设备的区域，而第二区域ii可以是上面可以设置逻辑器件的核心器件的区域。

第一半导体层110和第四半导体图案410可以分别包括掺杂有n型杂质的半导体材料和掺杂有p型杂质的半导体材料。备选地，第一半导体层110和第四半导体图案410可以分别包括掺杂有p型杂质的半导体材料和掺杂有n型杂质的半导体材料。下文中将只说明前一种情况。第一沟道层120和第二沟道层420的每一个可以包括未掺杂的半导体材料。

参考图45至图47，可以执行与参考图5至图13所示实质上相同或类似的工艺。

因此，在衬底100的第一区域i上，可以设置包括顺序地堆叠的第一半导体图案115、第一沟道图案125和第一掩模140在内的第四结构、覆盖第一沟道图案125的侧壁的第一栅极结构185以及覆盖第一栅极结构185和第四结构的第一盖层210。第一栅极结构185可以不覆盖第一沟道图案125的整个侧壁，而是只覆盖第一沟道图案125的下部侧壁。

附加地，在衬底100的第二区域ii上，可以设置包括顺序地堆叠的第四半导体图案415、第二沟道图案425和第五掩模440在内的第五结构、覆盖第二沟道图案425的侧壁的第二栅极结构485以及覆盖第二栅极结构485和第五结构的第二盖层215。第二栅极结构485可以只覆盖第二沟道图案425的下部侧壁。

参考图48至图50，可以执行与参考图18至图19所示实质上相同或类似的工艺。

例如，包括沿第一方向与第四结构的相对末端重叠的第十一开口710和与第五结构重叠的第十二开口720在内的第八掩模700可以设置在第一绝缘隔层220和第一盖层210上以及第一绝缘隔层220和第二盖层215上。可以使用第八掩模700作为刻蚀掩模来刻蚀下面的第一盖层210和第二盖层215以及第一掩模140和第五掩模440。

因此，在衬底100的第一区域i上，可以通过每一个第十一开口710暴露每一个第一沟道图案125沿第一方向的相对末端，并且也可以暴露第一盖层210的与其相邻的部分。附加地，在衬底100的第二区域ii上，可以通过第二开口720暴露第二沟道图案425，并且也可以暴露第二盖层215的与其相邻的部分。

参考图51至图53，可以执行与参考图49至图50所示实质上相同或类似的工艺。

因此，去除了第八掩模700，并且可以分别使用第一沟道图案125和第二沟道图案425的暴露的上表面作为种子来执行seg工艺，以分别形成填充第十一开口710和第十二开口720、并且包括掺杂有p型杂质的半导体材料的第八半导体图案730和第九半导体图案740。当第一半导体图案115和第四半导体图案415分别包括p型杂质和n型杂质时，第八半导体图案730和第九半导体图案740可以包括掺杂有n型杂质的半导体材料。

图51至图53示出了共同接触沿第二方向彼此间隔开的第一沟道图案125的第八半导体图案730以及共同接触沿第二方向彼此间隔开的第二沟道图案425的第九半导体图案740，然而本发明构思可以不局限于此。也就是说，两个第八半导体图案730可以分别设置在沿第二方向彼此间隔开的第一沟道图案125上以彼此间隔开，并且两个第九半导体图案740可以分别设置在沿第二方向彼此间隔开的第二沟道图案425上以彼此间隔开。

再次参考图39和图41，可以执行与参考图22至图23和图1至图2所示实质上相同或类似的工艺以完成半导体器件。

例如，在对第八半导体图案730和第九半导体图案740的上部部分平坦化之后，刻蚀停止层300和第二绝缘隔层310可以顺序地设置在平坦化的第八半导体图案730、第九半导体图案740和第一绝缘隔层220上。刻蚀停止层300和第二绝缘隔层310可以不是部分地填充第八半导体图案730之间的空间，所述第八半导体图案可以共同地接触沿第二方向彼此间隔开的第一沟道图案125以及可以覆盖第一沟道图案125的上部侧壁的第一盖层210的上表面，因此可以设置第一对空隙(未示出)。同样地，刻蚀停止层300和第二绝缘隔层310可以不是部分地填充第九半导体图案740之间的空间，所述第九半导体图案可以共同地接触沿第二方向彼此间隔开的第二沟道图案425以及可以覆盖第二沟道图案425的上部侧壁的第二盖层215的上表面，因此可以设置第二对空隙(未示出)。

仍然参考图39至图41，可以延伸通过第二绝缘隔层310和刻蚀停止层300并且分别接触第八半导体图案730的上表面的第六接触柱塞770以及可以延伸通过第二绝缘隔层310、刻蚀停止层300、第一绝缘隔层220和第一盖层210并且接触第一栅电极175的第七接触柱塞780可以设置在衬底100的第一区域i上。附加地，第八接触柱塞790、第九接触柱塞800和第十接触柱塞810可以设置在衬底100的第二区域ii上，所述第八接触柱塞可以延伸通过第二绝缘隔层310和刻蚀停止层300并且接触第九半导体图案740的上表面，所述第九接触柱塞可以延伸通过第二绝缘隔层310、刻蚀停止层300、第一绝缘隔层220、第一盖层215和第一绝缘图案150并且接触第二栅电极475；所述第十接触柱塞可以延伸通过第二绝缘隔层310、刻蚀停止层300、第一绝缘隔层220和第一盖层215并且接触第二栅电极475。

通过以上工艺，可以设置包括具有水平沟道的i/o设备和具有垂直沟道的核心器件在内的逻辑器件，其中逻辑器件的栅长可以大于核心器件的栅长。

尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。