一种三维存储器件的制造方法及其器件结构与流程

本发明涉及半导体器件及其制造领域，尤其涉及一种三维闪存存储器件的制造方法及其器件结构。

背景技术：

随着市场需求对存储器容量的不断提高，传统的基于平面或二维结构的存储器在单位面积内可提供的存储单元数量已经接近极限，无法进一步满足市场对更大容量存储器的需求。就如同在一块有限的平面上建立的数间平房，这些平房整齐排列，但是随着需求量的不断增加，平房的数量不断井喷，可最终这块面积有限的平面只能容纳一定数量的平房而无法继续增加。特别的，平面结构的闪存(nand)已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。

为了解决上述困难，业界提出了三维闪存(3dnand)存储器的概念，其是一种新兴的闪存类型，通过把内存颗粒堆叠在一起来解决2d或者平面nand闪存带来的限制。不同于将存储芯片放置在单面，新的3dnand技术，垂直堆叠了多层数据存储单元，具备卓越的精度。基于该技术，可打造出存储容量比同类nand技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。利用新的技术使得颗粒能够进行立体式的堆叠，从而解决了由于晶圆物理极限而无法进一步扩大单晶片可用容量的限制，在同样体积大小的情况下，极大的提升了闪存颗粒单晶片的容量体积，进一步推动了存储颗粒总体容量的飙升。根据在垂直方向堆叠的颗粒层数不同，3dnand颗粒又可以分为32层、48层甚至64层颗粒的不同产品。虽然，3dnand技术能够在同等体积下，提供更多的存储空间，但是这项堆叠技术有着相当的操作难度，目前还面临诸多技术问题有待解决。

尤其是随着3dnand层数的不断增加(例如，32层、48层甚至64层的3dnand)，如图1所示，基板1上的台阶区2高度也不断增加，当台阶区2制程完成，台阶区的相比于外围电路区域会高出很多。为了在之后的制程里保证光刻能够顺利进行，需要引入介质层3，例如：二氧化硅，氮化硅，氮氧化硅之一或其任意组合。然后通过蚀刻和化学机械抛光(cmp)使得整片晶片的表面保持平整，如图2所示，但由于这层介质层3非常厚，薄膜应力造成的晶片的翘曲以及薄膜破裂的风险愈发严重，严重制约后续工艺(例如，在介质层3中形成接触孔5的工艺)的进行。

介质层对薄膜品质要求较高，等离子体增强化学气相沉积(pecvd)沉积的薄膜由于杂质、空位以及空隙等的存在，需要进行热退火处理将薄膜内的结合氢以及活性基团通过高温退火释放出来，使薄膜中的原子产生重排，结构缺陷得以消除或部分消除，从而实现薄膜的致密化，防止对后道工艺造成不良影响。然而高温退火过程中产生的化学反应或者体积变化容易造成介质层薄膜的破裂，如何避免薄膜破裂已经成为亟待解决的问题。

同时，介质层薄膜退火之后，压应力较大，使晶片的翘曲度变大，后续某些工艺受制于设备的现状而无法进行，为了降低退火之后的压应力，通过改变沉积条件，实现拉应力的介质层薄膜来降低退火之后的压应力。但是拉应力的介质层薄膜作为一种非稳定的氧化物薄膜，在退火过程中薄膜发生破裂的几率很高，尤其是拉应力较大的介质层薄膜，如图3所示。

实验表明，对薄膜的破裂起决定作用的并非是薄膜应力的大小，而是储存在薄膜中的弹性能u，薄膜中储存弹性能u与薄膜各参数的关系如下：

其中，u为弹性能量，s为薄膜应力，δ为薄膜厚度，γ为泊松比，e为杨氏模量。

如图4所示，目前通过在介质层3薄膜内增加亚层作为应力缓冲层33的方法来防止薄膜破裂，该方法工艺简单，容易执行，对解决当前介质层的问题行之有效，但是该位于介质层3内部的应力缓冲层33会给后续接触孔刻蚀工艺的控制带来挑战。

综上，目前业界对于如何有效的解决三维存储器件中较厚的介质膜带来的晶片翘曲，以及退火工艺过程中介质膜的破裂问题，并没有更有效的解决方案。

技术实现要素：

本发明的目的是通过以下技术方案实现的。

本发明提供一种三维存储器件的制造方法，其特征在于，包括以下步骤：

提供一基板，所述基板上分别形成三维存储器件区以及位于所述三维存储器件区周围的外围电路区，所述三维存储器件区包括位于所述基板上依次形成的多层存储器堆叠结构，所述堆叠结构包括核心平台区以及位于所述核心平台区至少一侧的台阶区，所述堆叠结构的核心平台区的高度高于所述外围电路区的高度；

在所述基板上沉积绝缘层，以覆盖整个所述基板以及所述基板上的所述三维存储器件区和所述外围电路区，所述绝缘层的总厚度等于或大于所述堆叠结构的总厚度；

在该绝缘层的表面继续沉积一保护层，所述保护层的材料与所述绝缘层的材料不同，所述保护层的厚度小于所述绝缘层的厚度；

对所述基板进行加热退火处理，在所述退火处理过程中，所述绝缘层不会产生破裂。

优选地，所述沉积绝缘层的步骤包括：先沉积缓冲层，再在所述缓冲层上沉积介质层，其中所述缓冲层为利用高密度等离子体(hdp)工艺制备的二氧化硅层，所述介质层为利用正硅酸乙酯(teos)为原料的化学气相沉积工艺制备的二氧化硅层。

优选地，所述缓冲层的厚度为100纳米至900纳米，所述介质层的厚度为3微米至9微米。

优选地，所述保护层材料为氮化硅si3n4。

优选地，所述保护层的厚度为750埃至1000埃。

优选地，所述保护层的厚度为900埃。

优选地，所述保护层的制备工艺为化学气相沉积工艺。

优选地，所述热退火处理的条件为：退火温度为550℃至950℃，退火时间为30分钟至120分钟。

优选地，所述退火温度为700℃，退火时间为60分钟。

优选地，所述形成三维存储器件区以及位于所述三维存储器件区周围的外围电路区的步骤包括：在所述基板上顺序形成电路层和多层存储器对叠层，利用微影和刻蚀工艺分别形成包括核心平台区和台阶区的所述堆叠结构，以及所述外围电路区。

优选地，所述三维存储器件的堆叠结构的层数大于等于48层。

优选地，所述三维存储器件的堆叠结构的层数为48层、64层、80层，96层，112层或128层。

优选地，所述对所述基板进行加热退火处理结束后，包括使所述基板自然冷却到室温的降温过程。

优选地，所述对所述基板进行加热退火处理结束后，还包括对所述基板的表面进行平坦化的步骤，并且利用所述保护层作为所述平坦化处理的停止层，在所述平坦化之后，还包括利用刻蚀工艺去除残留的保护层的步骤。

本发明还提供一种三维存储器件，其特征在于，所述三维存储器件由如上任意一项所述的方法制成。

本发明的优点或有益效果在于：本发明提供一种三维存储器件的制造方法及其器件结构，通过在二氧化硅绝缘层上沉积覆盖高强度的氮化硅保护膜，从而可以防止后续的高温退火过程中二氧化硅绝缘层薄膜的破裂，而且所述氮化硅保护层还可以作为后续化学机械抛光工艺的阻挡层，在化学机械抛光之后，通过湿法刻蚀工艺去除残留的氮化硅保护层，不会对后续的接触孔刻蚀工艺的控制造成任何影响。该方案不仅有效防止三维存储器件中台阶落差填补用的绝缘层薄膜的破裂，而且工艺简单，便于控制。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了本发明背景技术中3dnand的台阶区与介质层的结构示意图。

图2示出了本发明背景技术中3dnand在化学机械抛光后形成接触孔的结构示意图。

图3示出了本发明背景技术中3dnand在退火处理之后的介质层的电镜照片图。

图4示出了本发明背景技术中3dnand在介质层中间增加应力缓冲层的结构示意图。

图5示出了本发明实施例中含有保护层的3dnand的结构示意图。

图6示出了本发明实施例中含有保护层的3dnand在退火过程中的原理示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

实施例一

参考图5所示，本发明的实施例一提出一种三维存储器件的制造方法，包括以下步骤：

提供一基板11，所述基板11上分别形成三维存储器件区12以及位于所述三维存储器件区12周围的外围电路区(图中未示出)，所述三维存储器件区12包括位于所述基板上依次形成的多层存储器堆叠结构，所述堆叠结构包括核心平台区121以及位于所述核心平台区121至少一侧的台阶区122，所述堆叠结构的核心平台区121的高度高于所述外围电路区的高度；

在所述基板11上沉积绝缘层13，以覆盖整个所述基板11以及所述基板11上的所述三维存储器件区12和所述外围电路区，所述绝缘层13的总厚度等于或大于所述堆叠结构的总厚度；

在该绝缘层13的表面继续沉积一保护层14，所述保护层14的材料与所述绝缘层13的材料不同，所述保护层14的厚度小于所述绝缘层13的厚度；

对所述基板11进行加热退火处理，在所述退火处理过程中，所述绝缘层13不会产生破裂。

如图6所示，所述保护层14将所述绝缘层13完全覆盖，使所述绝缘层13在退火过程中处于一个密闭体系中，绝缘层13薄膜里的活性基团只能向表面扩散，导致薄膜表面处的膜性变化，切片实验的结果证明薄膜表面有分层现象，从而避免了绝缘层13薄膜内部形成缺陷的聚集，避免了由此而造成的应力集中，使薄膜不容易破裂。所述绝缘层14薄膜退火处理的高温下会发生体积变化或者化学变化，导致其应力的剧烈变化，此时若没有外部高强度薄膜的支撑就很容易破裂，而随着温度的降低薄膜应力变小，薄膜本身的强度就足以抗衡薄膜应力带来的破坏作用。因此，通过设置一高强度的保护层14于所述绝缘层13表面上，对绝缘层13可以起到较强的支撑和保护作用，从而避免了所述绝缘层14在后续高温退火处理过程中产生的应力增高和集中，使其不容易破裂。

实施例二

在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。

如图5所示，所述沉积绝缘层13的步骤包括：先沉积缓冲层131，再在所述缓冲层131上沉积介质层132，其中所述缓冲层131为利用高密度等离子体(hdp)工艺制备的二氧化硅层，所述介质层132为利用正硅酸乙酯(teos)为原料的化学气相沉积工艺制备的二氧化硅层。其化学反应式如下：si(oc2h5)4→sio2+4c2h4+2h2o。

优选地，所述缓冲层131的厚度为100纳米至900纳米，所述介质层132的厚度为3微米至9微米。

实施例三

在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。

所述保护层14材料为氮化硅si3n4。

所述保护层14的厚度为750埃至1000埃。

优选地，所述保护层14的厚度为900埃。

优选地，所述保护层14的制备工艺为化学气相沉积工艺。

实施例四

在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。

所述热退火处理的条件为：退火温度为550℃至950℃，退火时间为30分钟至120分钟。

优选地，所述退火温度为700℃，退火时间为60分钟。

实施例五

在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。

所述形成三维存储器件区以及位于所述三维存储器件区周围的外围电路区的步骤包括：在所述基板上顺序形成电路层和多层存储器对叠层，利用微影和刻蚀工艺分别形成包括核心平台区121和台阶区122的所述堆叠结构，以及所述外围电路区。

所述三维存储器件的堆叠结构的层数大于等于48层。

优选地，所述三维存储器件的堆叠结构的层数为48层、64层、80层，96层，112层或128层。

实施例六

在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。

所述对所述基板11进行加热退火处理结束后，包括使所述基板11自然冷却到室温的降温过程。

所述对所述基板11进行加热退火处理结束后，还包括对所述基板11的表面进行平坦化的步骤，并且利用所述保护层14作为所述平坦化处理的停止层，在所述平坦化之后，还包括利用刻蚀工艺去除残留的保护层14的步骤。

实施例七

本发明还提供一种三维存储器件，所述三维存储器件由如上述任意一项实施例所述的方法制成。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。