复合屏蔽自对准的沟槽MOSFET的制作方法

本发明涉及mosfet器件，更确切地说是关于高密度沟槽mosfet器件及其相同器件的制备方法。

背景技术：

场效应晶体管（fet）为半导体晶体管器件，其中电绝缘栅极所加电压控制源极和漏极之间的电流流动。fet的一个示例是金属氧化物半导体fet（mosfet），其中栅极电极通过氧化绝缘物，与半导体本体区绝缘。通常来说，mosfet可以具有一个平面栅极结构或沟槽栅极结构。含有沟槽栅极结构的mosfet器件为高电流、低压转换应用，提供优于平面晶体管的重要优势。mosfet器件的沟槽栅极通常包括一个从源极延伸到漏极的沟槽，具有侧壁和底面，每个都内衬一层热生长的二氧化硅。内衬的沟槽可以用掺杂的多晶硅填充。沟槽栅极的结构允许较小收缩的电流，从而提供较低的比导通电阻值。使沟槽mosfet具有吸引力的另一个特征是电流垂直流经mosfet通道，沿沟槽的垂直侧壁延伸，从源极底部开始，穿过晶体管的本体，延伸到下方的漏极。这样可以制备更小的晶胞间距，较高的晶胞密度。通过制备更加紧密的晶体管，增大晶胞密度的问题之一在于对准公差。对准公差是在对准过程中补偿差异所需的多余量。目前光刻工艺的对准公差落在300å-500å或30nm-50nm的范围内。

另外，高密度沟槽mosfet器件通常包括一个接触沟槽，用于接触到源极和本体区。制备高密度沟槽mosfet器件的传统工艺使用两个独立的掩膜，用于制备栅极沟槽和接触沟槽。确切地说，利用一个栅极沟槽掩膜，制备垂直栅极沟槽。在一个单独工艺中，形成栅极沟槽之后，利用沟槽接触掩膜，在同一个衬底上制备接触沟槽。

然而，由于尺寸越来越小的高密度mosfet器件要求栅极沟槽和附近的接触沟槽之间控制得当的间距，因此当使用两个掩膜制备垂直mosfet结构时，会发生掩膜重叠。

正是在这样的背景下，提出了本发明的实施例。

技术实现要素：

本发明的目的在于提供一种复合屏蔽自对准的沟槽mosfet，提出了基于自对准工艺的多种方法，以解决掩膜重叠问题。

为了达到上述目的，本发明通过以下技术方案实现：

一种沟槽mosfet器件的制备方法，其特征是，包括：

在半导体衬底中利用掩膜，同时制备交替的窄沟槽和宽沟槽，其中掩膜限定了窄沟槽和宽沟槽；

在半导体衬底上方制备第一绝缘层，其中第一绝缘层具有填满窄沟槽的第一部分，以及部分填充宽沟槽的第二部分；

从宽沟槽上完全除去第一绝缘层的第二部分，保留用第一绝缘层的第一部分填充的窄沟槽；

在宽沟槽中制备一个绝缘栅电极；

在半导体衬底的顶部中制备一个本体区；

在一部分本体区中制备一个源极区；

从窄沟槽上完全除去第一绝缘层的第一部分；并且

通过用导电材料填充窄沟槽制备一个导电插头。

上述的方法，其中，其中利用掩膜，在半导体衬底中同时制备窄沟槽和宽沟槽，包括：

在半导体衬底的表面上制备一个硬掩膜层；

形成硬掩膜层的图案，以制备带有宽开口和窄开口的掩膜，对应宽沟槽和窄沟槽；并且

在半导体衬底中，通过掩膜中的宽开口和窄开口，同时刻蚀窄沟槽和宽沟槽。

上述的方法，其中硬掩膜层为氧化物-氮化物-氧化物（ono）层。

上述的方法，其中，还包括沿窄沟槽和宽沟槽的内表面，在制备第一绝缘层之前，制备第二绝缘层。

上述的方法，其中第一绝缘层包括氮化物层，第二绝缘层包括氧化物层。

上述的方法，其中从宽沟槽上完全除去第一绝缘层的第二部分，并且保留用第一绝缘层的第一部分填充的窄沟槽，包括各向异性刻蚀氮化层。

上述的方法，其中，其中制备栅极电极包括：

将宽沟槽刻蚀到预设的深度，其中第一绝缘层的第一部分保护窄沟槽不被刻蚀；并且

在宽沟槽中填充导电材料。

上述的方法，其中栅极电极包括多晶硅。

上述的方法，其中，还包括沿宽沟槽的内表面，在导电材料填充宽沟槽之前，制备一个栅极绝缘层。

上述的方法，其中从窄沟槽上除去绝缘层的第一部分，包括：

在第一绝缘层的第一部分和栅极电极上方，制备一个第二绝缘层；

通过接触掩膜中的开口刻蚀第二绝缘层；

从窄沟槽上刻蚀第一绝缘层的第一部分；并且

注入掺杂物，在窄沟槽的底部附近形成一个接触区。

上述的方法，其中，其中制备接触插头包括：

用势垒材料内衬窄沟槽的内表面；

用导电材料填充窄沟槽的剩余部分；并且

回刻导电材料。

上述的方法，其中势垒材料为钛（ti）或氮化钛（tin）。

上述的方法，其中导电材料包括钨（w）。

上述的方法，其中，还包括在接触插头和电介质层上方制备一个金属层，其中金属层与导电插头电接触。

上述的方法，其中金属层为铝（al）或铝铜（alcu）或alsi或alsicu。

一种沟槽mosfet器件，其特征是，包括：

一个半导体衬底；

一个窄沟槽，在半导体衬底中，到第一预设深度；

一个宽沟槽，在半导体衬底中，到第二预设深度；

一个本体区，在半导体衬底顶部；以及

一个源极区，在一部分本体区中，其中窄沟槽和宽沟槽之间的间距不依赖于宽沟槽和窄沟槽之间的对准公差，并且受光刻分辨率限制。

上述的器件，其中光刻分辨率约为10nm至50nm。

本发明与现有技术相比具有以下优点：通过基于自对准工艺的多种方法，以解决掩膜重叠问题。

附图说明

图1a-1s、图2表示依据本发明的一个实施例，mosfet器件的栅极沟槽和接触沟槽的制备工艺剖面图。

具体实施方式

以下结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步阐述。

本发明提出了基于自对准工艺的多种方法，以解决掩膜重叠问题。提出的一种方法包括利用交替的氧化物和氮化物闭锁平面或侧壁垫片的各种结构，创建自对准到栅极沟槽的接触掩膜。提出的另一种方法利用一个掩膜，限定栅极和接触沟槽，在栅极沟槽的刻蚀过程中，保护带有抗蚀性的接触沟槽。抗蚀剂为了填充接触沟槽，避免进入栅极沟槽，栅极和接触沟槽不能排布过密，栅极和接触沟槽之间的间距至少为两个对准公差。从而通过接触沟槽和栅极沟槽之间的对准公差，限制本方法中的晶胞间距。

本发明的各个方面提出了使用一种单独的掩膜，限定栅极和接触沟槽的工艺。另外，本发明的各个方面允许接触和栅极沟槽之间的间距仅由光致抗蚀剂工具的性能限定。依据本发明的一个实施例，图1a-图2表示一种示例制备工艺。

如图1a所示，该工艺使用一个半导体衬底102作为初始材料。在一些实施例中，衬底102可以是n-型硅晶圆，对于n-通道器件来说，带有n-型外延层生长在它上面，对于p-通道器件来说，带有p-型外延层生长在它上面。利用已知技术，在半导体衬底102的表面上，制备一个硬掩膜104。在一些实施例中，硬掩膜104可以是氧化物-氮化物-氧化物（ono）层。更确切地说，硬掩膜104包括两种不同绝缘物材料的交替层，每个都可以抵抗刻蚀另一个的刻蚀工艺。ono层104包括从底部到顶部：一个底部氧化层104a、一个氮化层104b和一个顶部氧化层104c。然后，在ono层104上使用光致抗蚀剂（图中没有表示出），并形成图案，以限定接触和栅极沟槽。带图案的光致抗蚀剂包括在接触沟槽和栅极沟槽位置处的开口。如图1b所示，进行ono刻蚀，刻蚀掉在光致抗蚀剂中通过开口暴露于刻蚀剂的那部分ono层104。除去光致抗蚀剂之后，ono层104的剩余部分用作掩膜，向下刻蚀下方的半导体衬底102的未覆盖部分，以便同时制备交替的接触沟槽106和栅极沟槽108，如图1c所示。半导体制备领域中的技术人员应理解，鉴于硅刻蚀负载因子的特性，较宽的沟槽开口产生比较窄的沟槽开口更深的沟槽。由于栅极沟槽开口比接触开口更宽，所制成的栅极沟槽108比接触沟槽106刻蚀得更深，如图1c所示。然后，沿沟槽的内表面生长一个绝缘屏蔽氧化层110，如图1d所示。屏蔽氧化层110用作在后续过程中氮刻蚀的刻蚀终点。

然后，如图1e所示，沉积一个氮化层112，其中窄沟槽（即接触沟槽106）完全填满，但宽沟槽（即栅极沟槽108）不完全填满。根据接触沟槽的宽度，氮化层112的厚度必须足够厚，才能填充接触沟槽，但没有完全填充栅极沟槽108。在一些实施例中，对于0.1μm至0.5μm深的接触沟槽来说，氮化层111的厚度可以在500å至2000å左右。放置氮化物之后，进行各向异性刻蚀，如图1f所示，从宽沟槽（即栅极沟槽108）上除去所有的氮化物，但保留氮化物112a填充的窄沟槽（即接触沟槽106）。屏蔽氧化层110作为氮化物的刻蚀终点。此后，在图1g中，除去屏蔽氧化层110。在图1h中，进行栅极沟槽上的刻蚀。在半导体衬底102中刻蚀栅极沟槽108到更深处，同时用接触沟槽106中的氮化物112a保护接触沟槽106不被栅极沟槽刻蚀。而且，虽然上述示例包含氧化层110和氮化物材料112a，但是本领域中的技术人员应理解起作用的是一个绝缘层110可抵抗刻蚀其他绝缘层112的刻蚀过程，反之亦然。

然后，生长出一个牺牲氧化层（图中没有表示出），并除去，以改善硅表面。如图1i所示，在沟槽108的侧壁和底部，形成一个栅极氧化层114。放置导电材料填充在沟槽中。在一些实施例中，导电材料可以是原位掺杂或未掺杂的多晶硅。导电材料的厚度要足够完全填满栅极沟槽108。如图1j所示，回刻导电材料，形成栅极多晶硅结构116。在一些实施例中，栅极多晶硅结构116的表面可以凹陷到半导体衬底102顶部下方的0.05μm至0.2μm左右。

如图1k和图1l所示，分别进行本体注入和本体扩散。对本体注入，使用本体掩膜（图中没有表示出）。在图1k中，将掺杂物注入到半导体衬底102的顶部。掺杂离子的导电类型与衬底102的掺杂类型相反。在一些实施例中，对于n-通道器件来说，掺杂离子可以是硼离子。在一些实施例中，对于p-通道器件来说，掺杂离子可以是磷或砷离子。如图1l所示，利用热激活掺杂原子，驱使掺杂物扩散，形成本体区118。

然后，如图1m和图1n所示，分别进行源极注入和源极扩散。在图1m所示的源极注入中，对于带有源极掩膜（图中没有表示出）的源极注入来说，进行大倾斜角注入。在一些实施例中，对于n-通道器件来说，注入砷离子，形成源极区。还可选择，对于p-通道器件来说，注入硼离子，形成源极区。如图1n所示，进行标准的扩散工艺，在本体区118内构成源极区120。

如图1o所示，在半导体衬底102上方，放置一个电介质层122，例如氧化物。在一些实施例中，通过低温氧化物工艺和一层含有硼酸的硅玻璃（bpsg），制备电介质层122。

在电介质层122上，使用接触光致抗蚀剂（图中没有表示出），并利用未覆盖接触沟槽106的开口形成图案。如图1p所示，回刻电介质层122未被覆盖的部分，氮化物112a的表面作为刻蚀终点，使刻蚀停止。在图1q中，除去接触沟槽中氮化物112a。利用接触注入的标准工艺，在接触沟槽106的底部附近形成接触区124，如图1r所示，从而使接触区124更加重掺杂。进行后续刻蚀，沿接触沟槽106的内表面除去屏蔽氧化层110，如图1s所示。

然后，如图2所示，首先用势垒金属126内衬接触沟槽106的内表面。在一些实施例中，势垒金属可以是钛（ti）或氮化钛（tin）。导电材料128（例如钨（w））可以在接触沟槽106中层沉积，随后向上回刻到电介质层122的表面，以形成导电插头128，如图2所示。最后，在半导体衬底102上方沉积一个金属层130，如图2所示。在一些实施例中，金属层130可以是铝（al）或铝铜（alcu）。

本发明的各个方面使用一个单独的掩膜，在半导体衬底中同时制备一个接触沟槽106和一个栅极沟槽108，如图1b和1c所示。另外，本发明的各个方面提出了在额外的栅极沟槽刻蚀过程中，取消对接触沟槽106提供额外保护的必要性，其原因在于较窄的接触沟槽106仍然用电介质材料（氮化物112a）填充，而通过各向异性的回刻，除去栅极沟槽108中的电介质材料，如图1e和1f所示。另外，本发明的各个方面允许接触沟槽和栅极沟槽之间的较小间距，仅由光刻的分辨率限制，并且允许制备高密度mosfet器件。目前光刻技术的分辨率范围为5nm至20nm。

尽管本发明关于某些较佳的版本已经做了详细的叙述，但是仍可能存在各种不同的修正、变化和等效情况。因此，本发明的范围不应由上述说明决定，与之相反，本发明的范围应参照所附的权利要求书及其全部等效内容。任何可选件（无论首选与否），都可与其他任何可选件（无论首选与否）组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非用“意思是”明确指出限定功能，否则所附的权利要求书并不应认为是意义-加-功能的局限。