半导体器件及其制造方法及包括该器件的电子设备与流程

本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术：

在水平型器件如金属氧化物半导体场效应晶体管(mosfet)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，缩小水平型器件所占的面积，一般要求源极、漏极和栅极所占的面积缩小，使器件性能变差(例如，功耗和电阻增加)，故水平型器件的面积不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件所占的面积更容易缩小。

技术实现要素：

有鉴于此，本公开的目的至少部分地在于提供一种具有改进特性的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底；在衬底上竖直延伸的柱状有源区，其中，有源区包括其下部的第一源/漏区、其上部的第二源/漏区、第一源/漏区和第二源/漏区之间靠近其外周表面的沟道区、以及沟道区内侧的体区；以及绕沟道区外周形成的栅堆叠。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置第一源/漏层、预备沟道层和第二源/漏层的叠层；在所述叠层上形成网格式的掩模层，该掩模层包括网格交叉点处的主体部分以及各主体部分之间的桥接部分；利用掩模层，在所述叠层中限定与各主体部分相对应的多个有源区，其中，在各有源区中，预备沟道层的外周相对于第一源/漏层和第二源/漏层的外周凹入；在各有源区中，在预备沟道层的外周相对于第一源/漏层和第二源/漏层的外周形成的凹入中形成沟道层；绕各沟道层的外周形成相应的栅堆叠。

根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。

根据本公开的实施例，在竖直型器件中，在沟道区内侧设置体区。这种体区可以是掺杂的阱区，或者可以有助于构成量子阱结构。通过这种体区，可以调节或改变器件的阈值电压。当向体区施加偏置时，可以根据偏置，动态地改变阈值电压。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1(a)至30示出了根据本公开实施例的制造半导体器件的流程的示意图；

图31至37示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开实施例的竖直型半导体器件可以包括在衬底上竖直(例如，大致垂直于衬底表面)延伸的有源区。有源区可以包括其下部的第一源/漏区、其上部的第二源/漏区以及第一源/漏区和第二源/漏区之间的沟道区。例如，这种有源区可以通过在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层来实现。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层和开态电流增强层(带隙比相邻层大或小的半导体层)。第一源/漏区可以基本上形成于第一源/漏层中，第二源/漏区可以基本上形成于第二源/漏层中，且沟道区可以基本上形成于沟道层中。例如，源/漏区可以通过源/漏层中的掺杂区来实现。栅堆叠可以绕沟道区的外周形成。

根据本公开的实施例，这种半导体器件可以是常规场效应晶体管(fet)。在fet的情况下，第一源/漏区和和第二源/漏区(或者，第一源/漏层和第二源/漏层)可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件可以是隧穿fet。在隧穿fet的情况下，第一源/漏区和和第二源/漏区(或者，第一源/漏层和第二源/漏层)可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规fet和隧穿fet中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规fet和随穿fet，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿fet中并不存在通常意义上的“沟道”。

根据本公开的实施例，在有源区特别是其中与沟道区相对的部分中设置体区。具体地，沟道区可以是有源区中靠近其外周表面的一部分，且在沟道区内侧的部分可以形成体区。体区可以被掺杂并从而形成阱区，或者可以包括材料特性与沟道区不同的半导体材料(从而可以如下所述形成量子阱结构)。阱区与沟道区可以具有不同的掺杂特性(通常，沟道区不有意掺杂或轻掺杂，阱区可以相对于沟道区重掺杂)，因此它们之间可以具有掺杂界面。例如，从沟道区到阱区掺杂分布可以具有陡峭的变化，从而阱区相对于沟道区形成可以形成超陡阱结构。沟道区与栅堆叠相对，以便受栅堆叠控制其中的沟道或导电通道的通断；体区位于沟道区内侧，从而可以影响沟道区(并因此影响器件的阈值电压)。可以向体区施加偏置，以便动态地控制阈值电压。

为了实现体区配置，例如沟道层可以包括第一半导体材料和绕第一半导体材料外周形成的第二半导体材料。于是，体区可以基本形成在第一半导体材料中，且沟道区可以基本形成在第二半导体材料中。体区可以掺杂或不掺杂。另外，栅堆叠中的栅介质、沟道区(第二半导体材料)和体区(第一半导体材料)可以形成量子阱结构。第一半导体材料和第二半导体材料可以分别形成和/或掺杂，并因此可以相对容易地形成所需的不同掺杂特性和/或不同材料特性(例如，能带特性，以形成量子阱)。

第一半导体材料的外周可以相对于第一、第二源/漏层的外周向内凹入，且第二半导体材料可以形成在第一半导体材料的外周相对于第一源/漏层、第二源/漏层的外周形成的凹入中。这样，在第二半导体材料中形成的沟道区可以与第一半导体材料中形成的体区自对准。

另外，沟道层整体上可以相对于第一、第二源/漏层的外周向内凹入。这样，所形成的栅堆叠可以嵌于沟道层相对于第一、第二源/漏层的凹入中，减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。

第二半导体材料相对于第一源/漏层、第二源/漏层和第一半导体材料中至少之一可以形成异质结。由于这种异质结可以改善器件性能，例如可以改善载流子迁移率。对于n型器件，器件开态下在第二半导体材料中的电子浓度可以大于在第一半导体材料的电子浓度；对于p型器件，器件开态下在第二半导体材料中的空穴浓度可以大于在第一半导体材料的空穴浓度。例如，对于n型器件，第二半导体材料中的导带能级低于第一半导体材料的导带能级；对于p型器件，第二半导体材料中的价带能级高于第一半导体材料的价带能级。通过这种能带设置，可以将载流子(电子或空穴)基本限制在第二半导体材料即沟道区中。

根据本公开的实施例，第一源/漏区、第二源/漏区可以分别形成在第一源/漏层、第二源/漏层各自靠近外周表面的部分处。第一源/漏区和第二源/漏区可以通过沟道区(或者说，第二半导体材料)连接。对于源/漏区的掺杂可以部分地进入沟道区(或者说，第二半导体材料)靠近源/漏区的端部。这有助于降低器件导通时源/漏区与沟道区之间的电阻，从而提升器件性能。

根据本公开的实施例，栅长可以由沟道层自身的厚度来确定，而不是如常规技术中那样依赖于耗时刻蚀来确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。

沟道层可以由单晶半导体材料构成，以改善器件性能。当然，第一、第二源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以具有相同的晶体结构。

根据本公开的实施例，沟道层(包括第一半导体材料和第二半导体材料)可以包括与第一、第二源/漏层不同的半导体材料。这样，有利于对沟道层进行处理例如选择性刻蚀，以使之相对于第一、第二源/漏层凹入。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。

例如，第一源/漏层可以是在衬底上外延生长的半导体层，沟道层可以是在第一源/漏层上外延生长的半导体层，第二源/漏层可以是在沟道层上外延生长的半导体层。由于外延生长，至少一部分相邻层之间可以具有清晰的晶体界面。另外，可以对各层分别进行掺杂，于是至少一部分相邻层之间可以具有掺杂浓度界面。

根据本公开的实施例，器件的有源区在俯视图中可以呈矩形或方形。这种形状的有源区可以通过本公开中提出的交叉侧墙图形转移(crossspacerimagetransfer，xsit)技术来相对容易和精确地地制造。

这种半导体器件例如可以如下制造。具体地，可以在衬底上设置第一源/漏层、预备沟道层和第二源/漏层的叠层。如上所述，可以在衬底上外延生长第一源/漏层，在第一源/漏层上外延生长沟道层，并在沟道层上外延生长第二源/漏层来形成所述叠层。在外延生长时，可以控制所生长的各层特别是沟道层的厚度。

对于叠置的第一源/漏层、预备沟道层和第二源/漏层，可以在其中限定有源区。例如，可以将它们依次选择性刻蚀为所需的形状。通常，有源区可以呈柱状(例如，界面呈方形或矩形的六面体柱)。根据本公开的实施例，在此可以利用网格式的掩模层来限定有源区。例如，掩模层可以包括网格交叉点处的主体部分以及各主体部分之间的桥接部分。主体部分可以限定各有源区的位置和形状，而桥接部分可以有助于在制造过程中支撑柱状有源区，以降低它们坍塌的风险。例如，可以将掩模层的图案转移到下方的叠层中，并去除其中与桥接部分相对应的部分，得到分离的各柱状有源区。为了便于在后继工艺中连接第一源/漏层中形成的源/漏区，对第一源/漏层的刻蚀可以只针对第一源/漏层的上部，从而第一源/漏层的下部可以延伸超出其上部的外周。可以使预备沟道层的外周相对于第一、第二源/漏层的外周向内凹入，以便限定容纳沟道层、栅堆叠的空间。例如，这可以通过选择性刻蚀来实现。然后，可以在预备沟道层的外周相对于第一源/漏层和第二源/漏层的外周形成的凹入中形成沟道层(随后在其中形成沟道区)，并可以绕沟道层的外周形成栅堆叠。栅堆叠可以嵌入上述凹入中。

预备沟道层可以被掺杂为一定的导电类型，以便随后形成阱区。例如，这可以通过在生长预备沟道层时进行原位掺杂，或者通过向预备沟道层中驱入掺杂剂来实现。当然，预备沟道层也可以不掺杂，而是适当选择其材料(例如，根据其能带特性来选择)，以便随后形成异质结或量子阱的阱壁部分。

在第一、第二源/漏层中可以形成源/漏区。例如，这可以通过对第一、第二源/漏层掺杂来实现。例如，可以进行离子注入、等离子体掺杂等。根据一有利实施例，可以在预备沟道层的外周相对于第一、第二源/漏层的外周形成的凹入中，形成位置保持层，然后在第一、第二源/漏层的表面上形成掺杂剂源层，并通过例如退火使掺杂剂源层中的掺杂剂进入第一、第二源/漏层中。有利地，掺杂剂可以仅进入到第一、第二源/漏层靠近各自外周表面的部分处。位置保持层可以阻止掺杂剂源层中的掺杂剂进入预备沟道层中。另外，可以进行热处理，以从源/漏层中向沟道层特别是其端部驱入一些掺杂剂。

根据本公开的实施例，网格式的掩模层可以通过xsit技术来形成。例如，可以在衬底上形成预备掩模层。在预备掩模层上可以形成沿第一方向延伸的多个第一条状图案，并可以在多个第一条状图案的侧壁上形成沿第一方向延伸的第一侧墙。类似地，可以在之上形成有第一条状图案和第一侧墙的预备掩模层上形成沿与第一方向交叉(例如，垂直)的第二方向延伸的多个第二条状图案，并在多个第二条状图案的侧壁上形成沿第二方向延伸的第二侧墙。(第一条状图案+第一侧墙)与(第二条状图案+第二侧墙)的交叉部分将限定上述主体部分，且在这些交叉部分之间延伸的第一侧墙或第二侧墙将限定上述桥接部分。例如，可以以第二条状图案和第二侧墙为掩模，对第一侧墙进行选择性刻蚀。于是，第一侧墙在交叉部分处的部分留下，而其余部分被去除。然后可以去除第二侧墙。留下的第一条状图案、第二条状图案和第一侧墙形成了网格状图案，并可以将该图案转移到预备掩模层中，得到网格状的掩模层。

本公开可以各种形式呈现，以下将描述其中一些示例。

图1(a)至30示出了根据本公开实施例的制造半导体器件的流程的示意图。

如图1(a)和1(b)(图1(a)是截面图，图1(b)是俯视图，其中aa′线示出了图1(a)的截面图的截取位置)所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体si衬底、绝缘体上半导体(soi)衬底、化合物半导体衬底如sige衬底等。在以下的描述中，为方便说明，以体si衬底为例进行描述。在此，提供p型硅晶片作为衬底1001。在本示例中，描述在衬底1001上同时形成n型器件和p型器件为例进行描述。因此，衬底1001可以包括其中将形成p型器件的p型器件区域以及其中将形成n型器件的n型器件区域。

根据本公开的实施例，有利地形成异质结结构。为了改善之后生长的其他半导体材料层的质量，可以在衬底1001上，例如通过外延生长，形成缓冲层1003。在该示例中，缓冲层1003可以包括si1-xgex(x在0到1之间)。缓冲层1003至少在其顶部是弛豫的。

在缓冲层1003上，可以通过例如外延生长，依次形成预备沟道层1005和另一半导体层1007。例如，预备沟道层1005可以包括si1-ygey(y在0到1之间)，厚度为约10-100nm；另一半导体层1007可以包括si1-zgez(z在0到1之间)，厚度为约20-50nm。在此，预备沟道层1005的组分可以不同于缓冲层1003和另一半导体层1007的组分(y不同于x和z)，以便实现刻蚀选择性。缓冲层1003和另一半导体层1007的组分可以相同(x＝z)，也可以不同。

当然，各半导体层的材料选择不限于此。例如，缓冲层1003、预备沟道层1005和半导体层1007可以包括iv族半导体材料或iii-v族化合物半导体如ge、sigesn、gesn、gaas、ingaas、inp、algaas、inalas、inas、inga、inalga、gan、insb、ingasb之一或它们的组合。

对于预备沟道层1005，可以对其进行一定的掺杂，以便随后形成阱区。例如，这种掺杂可以通过向预备沟道层1005中进行离子注入或者在生长预备沟道层1005时进行原位掺杂来得到。如果要形成n型器件，则可以形成p型掺杂(例如，浓度为约5e17-2e19cm^-3的b或in杂质)；而如果要形成p型器件，则可以形成n型掺杂(例如，浓度为约1e17-2e19cm^-3的as或p杂质)。另外，为了减少阱区中的掺杂对于沟道层的影响和改善器件的短沟道效应，阱区中的掺杂浓度可以随着距栅堆叠的距离的减小而减小。

另外，可以在预备沟道层1005下方(例如，在衬底1001和缓冲层1003中)形成阱区。由于衬底1001是p型硅晶片，因此对于n型器件区域，不再需要单独形成阱区。对于p型器件区域，可以通过离子注入，形成n型阱区(如图中虚线框所示)。

另外，在衬底1001中，可以形成浅沟槽隔离(sti)1009，以便限定各器件有源区的范围。如图1(b)中的俯视图所示，在本示例中，示出了四个器件区域。但是本公开不限于此，可以存在更多或更少的器件区域。另外，在器件区域旁，还设置有体接触区，这将在以下进一步详细描述。

接下来，可以限定器件的有源区。在此，利用网格状掩模来限定有源区。如上所述，这种网格状掩模可以通过xsit技术来制作。

例如，如图2(a)和2(b)(图2(a)是截面图，图2(b)是俯视图，其中aa′线示出了图2(a)的截面图的截取位置)所示，可以在图1(a)和1(b)所示的结构上形成预备掩模层。在此，预备掩模层可以包括氧化物1011(例如，厚度为约2-10nm)-氮化物1013(例如，厚度为约10-50nm)-氧化物1015(例如，厚度为约2-10nm)的叠层。这种叠层形式的掩模层本身是常见的，主要是其中的氮化物层1013起掩模的作用，而氧化物层1011、1015主要是为了刻蚀停止等目的。

在预备掩模层上，可以形成沿第一方向(例如，图中竖直方向)延伸的第一条状图案。为此，通过例如淀积形成辅助图案1017。例如，辅助图案1017可以包括非晶硅或多晶硅。辅助图案1017可以经受平坦化处理如化学机械抛光(cmp)。辅助图案1017可以构图为其侧壁沿第一方向延伸，且相对的侧壁分别处于不同器件的有源区中。在辅助图案1017的侧壁上，可以通过侧墙形成工艺，形成侧墙(spacer)形式的第一条状图案1019。这种第一条状图案1019可以限定网状掩模桥接部分的一个维度(长度或宽度)。侧墙1019可以包括氮化物，宽度为约10-50nm。例如，可以大致共形地淀积一层氮化物，并以大致垂直于衬底表面的方向对淀积的氮化物进行反应离子刻蚀(rie)，rie可以停止于氧化物1015，以去除其水平延伸部分，并留下其竖直延伸部分，从而得到侧墙或者说第一条状图案1019。

之后，如图3(a)和3(b)(图3(a)是截面图，图3(b)是俯视图，其中aa′线示出了图3(a)的截面图的截取位置)所示，可以通过选择性刻蚀如rie，去除辅助图案1017。于是，在预备掩模层上留下了沿第一方向延伸的第一条状图案1019。在第一条状图案1019的侧壁上，可以通过侧墙形成工艺，形成第一侧墙1021。例如，第一侧墙1021可以包括氧化物，宽度为约10-50nm。在第一侧墙1021为氧化物的示例中，在其形成过程中，预备掩模层中的氧化物层1015除了留于第一条状图案和第一侧墙之下的部分之外可以被去除。第一条状图案1019与其两侧的第一侧墙1021一起限定了网状掩模主体部分的一个维度(长度或宽度)。

然后，可以按照类似的方式来限定网状掩模主体部分和桥接部分的另一个维度(宽度或长度)。

为此，可以在预备掩模层上形成沿与第一方向交叉的第二方向(例如，图中水平方向)延伸的第二条状图案。这可以按照第一条状图案相同的工艺来形成。例如，如图4(a)、4(b)和4(c)(图4(a)和4(b)是截面图，图4(c)是俯视图，其中aa′线示出了图4(a)的截面图的截取位置)所示，可以在图3(a)和3(b)所示的结构上通过例如淀积形成辅助图案1025。例如，辅助图案1025可以包括非晶硅或多晶硅。辅助图案1025可以经受平坦化处理如cmp。辅助图案1025可以构图为其侧壁沿第二方向延伸，且相对的侧壁分别处于不同器件的有源区中。

另外，由于为了刻蚀停止等目的，在形成辅助图案1025之前，可以通过例如淀积形成一层薄氧化层1023。

然后，如图5(a)和5(b)(图5(a)是截面图，图5(b)是俯视图，其中aa′线示出了图5(a)的截面图的截取位置)所示，在辅助图案1025的侧壁上，可以通过侧墙形成工艺，形成侧墙(spacer)形式的第二条状图案1027。这种第二条状图案1027可以限定网状掩模桥接部分的另一维度(宽度或长度)。侧墙1027可以包括氮化物，宽度为约10-50nm。之后，可以通过选择性刻蚀如rie，去除辅助图案1025。于是，在预备掩模层上留下了沿第二方向延伸的第二条状图案1027。在第二条状图案1027的侧壁上，可以通过侧墙形成工艺，形成第二侧墙1029。例如，第二侧墙1029可以包括多晶硅或非晶硅，宽度为约10-50nm。第二条状图案1027与其两侧的第二侧墙1029一起限定了网状掩模主体部分的另一维度(宽度或长度)。

之后，可以第二条状图案和第二侧墙为掩模，对第一侧墙进行选择性刻蚀。例如，如图6(a)-6(d)(图6(a)-6(c)是截面图，图6(d)是俯视图，其中aa′、bb′和cc′线分别示出了图6(a)-6(c)的截面图的截取位置)所示，可以去除氧化层1023以露出下方的第一侧墙1021，并对第一侧墙1021进行选择性刻蚀如rie。由于在该示例中，第一侧墙1021也是氧化物，因此这可以在同一rie步骤中完成。于是，第一侧墙1021中留下与(第二条状图案1027+第二侧墙1029)相交的部分，如图6(d)中的虚线框所示。然后，如图7(a)-7(d)(图7(a)-7(c)是截面图，图7(d)是俯视图，其中aa′、bb′和cc′线分别示出了图7(a)-7(c)的截面图的截取位置)所示，可以通过选择性刻蚀如rie，去除第二侧墙1029。

另外，原本位于第二侧墙1029下方存在的氧化物层1023(参见图6(c))由于第二侧墙1029的去除而将露出。为了便于接下来对预备掩模层中的氮化物层1013进行构图，在去除第二侧墙1029之后，可以进一步对露出的氧化物层1023进行选择性刻蚀如rie，以去除该氧化物层1023。rie可以停止于氮化物层，从而露出下方的氮化物层1013。在此，rie较少(因为氧化物层1023较薄)，于是氧化物的侧墙1021可以基本未受影响。

如图7(d)中的俯视图所示，当前已经形成了网格状的图案。之后，可以将该图案转移到预备掩模层中，并用来限定有源区。

如图7(d)中的俯视图所示，预备掩模层中的氮化物层1013除了位于上述网格状图案下方的部分之外，均已外露。于是，如图8(a)-8(d)(图8(a)-8(c)是截面图，图8(d)是俯视图，其中aa′、bb′和cc′线分别示出了图8(a)-8(c)的截面图的截取位置)所示，可以该图案为掩模，对预备掩模层中的氮化物层1013进行构图如rie，从而将该图案转移到氮化物层1013中。rie可以停止于下方的氧化物层1011。在该示例中，假定第一图案1019和第二图案1027(它们也为氮化物)的高度大于氮化物层1013的厚度，于是，在对氮化物层1013进行rie之后，第一图案1019和第二图案1027还可能残留一部分，分别标示为1019′和1027′。

之后，可以去除预备掩模层上方的这些图案，留下已转移有网格状图案的预备掩模层，得到用以限定有源区的掩模层。

如图9(a)-9(d)(图9(a)-9(c)是截面图，图9(d)是俯视图，其中aa′、bb′和cc′线分别示出了图9(a)-9(c)的截面图的截取位置)所示，可以对氮化物进行选择性刻蚀如rie，于是氮化物的第二侧墙1027′以及第一侧墙1019′除了与第二侧墙1027′相交部分(因为其顶部存在氧化物层1023，参见图8(c))均可以被去除。之后，可以对氧化物进行选择性刻蚀如rie，于是氧化物的侧墙1021可以被去除，并露出了半导体层1007的表面。如图9(d)所示，留下了网格状的氮化物层1013。这里，可能有一部分侧墙1019′残留(如上所述，第一侧墙1019与第二侧墙1027相交的部分)。这部分残留的侧墙1019′呈针尖状，其不会影响后继工艺的进行，而且难以在各种刻蚀步骤如rie中保留，在以下附图中将不再示出这种残留。

如图9(d)中的俯视图所示，形成了网格状的掩模层1013。在该网格状掩模中，主体部分(对应于上述交叉部分的矩形或方形)要宽于各主体部分之间的桥接部分(主体部分之间对应于第一条状图案或第二条状图案的部分)。注意，网格状图案不一定是对称的。之后，可以利用该掩模层来限定有源区。

如图10(a)-10(d)(图10(a)-10(d)是截面图，图10(e)是俯视图，其中aa′、bb′、cc′和dd′线分别示出了图10(a)-10(d)的截面图的截取位置)所示，以上述掩模层为掩模，依次对半导体层1007、预备沟道层1005和缓冲层1003进行选择性刻蚀如rie。刻蚀进行到缓冲层1003中，但并未进行到缓冲层1003的底面处。于是，在由sti1009限定的各器件区域内，留下了半导体层1007、预备沟道层1005以及缓冲层1003的柱状叠层(与掩模层的主体部分相对应)。rie例如可以按大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。另外，在柱状叠层的各边还存在向外延伸的桥接部分(与掩模层的桥接部分相对应)。这些桥接部分有助于结构支撑。此外，还可以对露出的sti1009进行选择性刻蚀如rie，使其高度降低到刻蚀后缓存层1003的表面附近。

然后，如图11(a)-11(c)(分别对应于图10(e)中线aa′、bb′、cc′处的截面)所示，可以使预备沟道层1005的外周相对于缓冲层1003和半导体层1007的外周凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。例如，这可以通过相对于缓冲层1003和半导体层1007，进一步选择性刻蚀预备沟道层1005来实现。这种选择性刻蚀可以通过原子层刻蚀(ale)或数字化刻蚀等来进行。在此，刻蚀的程度足够大，使得预备沟道层1005中对应于桥接部分的部分被去除。于是，实现了各器件之间沟道层的分离。于是，预备沟道层1005可以留下与主体部分相对应的大致方形或矩形部分(外周相对于掩模层的主体部分外周内缩)，其尺寸可以在5-50nm之间。

在以上形成预备沟道层1005的过程中如果并未对预备沟道层1005进行掺杂，则在此可以对预备沟道层1005进行掺杂。例如，可以在图11(a)-11(c)所示的结构上沿其表面形成一掺杂剂源层，并通过退火将掺杂剂源层中的掺杂剂驱入预备沟道层1005中(当然也会进入缓冲层1003和半导体层1007中，缓冲层1003和半导体层1007在随后可以通过源/漏区掺杂而被进一步掺杂为需要的导电类型和浓度)。之后，可以去除掺杂剂源层。这种驱入掺杂剂的方法对于衬底上形成的不同器件之间的阈值波动有减小作用，因为向预备沟道层1007中驱入的总的掺杂原子数在不同器件之间可以基本上相同。

在预备沟道层1005相对于缓冲层1003的上部和半导体层1007的外周而形成的凹入中，随后将形成其中将形成沟道区的沟道层。沟道层连同之前形成的缓冲层1003、预备沟道层1005和半导体层1007将构成器件的有源区(在此，预备沟道层1005事实上可以起到体区的作用)。为了避免后继形成源/漏区的操作(掺杂操作)对沟道层造成不必要的影响，在此可以先形成源/漏区，然后再形成沟道层。

另外，为避免后继处理对于预备沟道层1005造成影响或者在该凹入中留下不必要的材料从而影响后继工艺的进行，可以在该凹入中填充一材料层以保持该凹入中的空间(因此，该材料层可以称作“位置保持层”)。例如，这可以通过在图11(a)-11(c)所示的结构上淀积氮氧化物，然后对淀积的氮氧化物进行回蚀如rie。可以以大致垂直于衬底表面的方向进行rie，氮化物可留于掩模层下方，嵌入凹入内，形成位置保持层1031，如图12(a)-12(c)所示。这种情况下，位置保持层1007可以基本上填满上述凹入。

之后，可以分离各器件的源/漏层。如图13(a)-13(c)所示，这可以通过相对于预备沟道层1005，进一步选择性刻蚀缓冲层1003和半导体层1007来实现。这种选择性刻蚀可以通过ale或数字化刻蚀等来进行。在此，刻蚀的程度足够大，使得缓冲层1003和半导体层1007中对应于桥接部分的部分被去除。于是，实现了各器件之间源/漏层的分离。于是，缓冲层1003和半导体层1007可以留下与主体部分相对应的大致方形或矩形部分(外周相对于掩模层的主体部分外周内缩)。在此，缓冲层1003和半导体层1007的内缩程度可以小于预备沟道层1005的内缩程度，使得预备沟道层1005相对于缓冲层1003和半导体层1007仍然凹入。

接下来，可以在缓冲层1003和半导体层1007中形成源/漏区。这可以通过对缓冲层1003和半导体层1007进行掺杂来形成。例如，这可以如下进行。

具体地，如图14(对应于图10(e)中线cc′处的截面)所示，可以在图13(a)-13(c)所示的结构上形成p型掺杂剂源层1033。例如，p型掺杂剂源层1033可以包括氧化物如氧化硅，其中含有p型掺杂剂如b。在此，掺杂剂源层1033可以是一薄膜，例如厚度为约2-10nm，从而可以通过例如化学气相淀积(cvd)或原子层淀积(ald)等大致共形地淀积在图13(a)-13(c)所示结构的表面上。

另外，为了避免与随后形成的n型掺杂剂源层之间的交叉污染，可以在p型掺杂剂源层1033上形成扩散阻挡层1035，如图15所示。例如，扩散阻挡层1035可以包括氮化物、氮氧化物、氧化物等，厚度为约0.5-5nm。

然后，如图16所示，可以通过光刻胶1037，对p型掺杂剂源层1033(以及扩散阻挡层1035)进行构图(例如，通过光刻)，使其留于需要进行p型掺杂的区域。在该示例中，p型掺杂剂源层10，33可以留于p型器件区域(因为其源/漏层需要p型掺杂)以及n型器件区域中将形成体接触的区域(如果有的话，因为对于n型器件可以形成p型的体接触区)。然后，可以去除光刻胶1037。

接着，如图17所示，可以在图16所示的结构上形成n型掺杂剂源层1039。例如，n型掺杂剂源层1039可以包括氧化物，其中含有n型掺杂剂如as或p，厚度为约2-10nm。n型掺杂剂源层1039可以按p型掺杂剂源层1033相同的方式形成。n型掺杂剂源层1039可以覆盖需要n型掺杂的区域，例如n型器件区域(因为其源/漏层需要n型掺杂)以及p型器件区域中将形成体接触的区域(如果有的话，因为对于p型器件可以形成n型的体接触区)。

可选地，还可以在n型掺杂剂源层1039形成另一扩散阻挡层，以抑制向外扩散或交叉污染。

然后，可以通过例如在约800-1100℃下进行退火，使掺杂剂源层1033和1039中包含的掺杂剂进入有源区中，从而在其中形成掺杂区，如图中的阴影部分所示。更具体地，在p型器件区域中，可以在缓冲层1003中形成p型器件的源/漏区之一1041-1，且在半导体层1007中形成p型器件的另一源/漏区1041-2，另外还可以形成体接触区1041-3。类似地，在n型器件区域中，可以在缓冲层1003中形成n型器件的源/漏区之一1043-1，且在半导体层1007中形成n型器件的另一源/漏区1043-2，另外还可以形成体接触区1043-3。在此，可以控制掺杂剂进入有源区中的程度，使得它们基本上仅分布在缓冲层1003和半导体层1007各自靠近表面的部分处。之后，可以去除掺杂剂源层以及扩散阻挡层。

在以上示例中，通过从掺杂剂源层向有源区中驱入(drivein)掺杂剂来形成源/漏区，但是本公开不限于此。例如，可以通过离子注入、等离子体掺杂(例如，沿着结构的表面进行共形掺杂)等方式，来形成源/漏区。当然，可以对需要p型掺杂的区域和需要n型掺杂的区域分别进行。在对一个区域进行处理时，可以利用例如光刻胶遮挡另一区域。这种分区域处理在cmos工艺中是常见的。

在以上示例中，先形成p型掺杂剂源层1033，然后再形成n型掺杂剂源层1039。但是本公开不限于此，它们的顺序可以交换。

在该示例中，掺杂剂源层包括沿缓冲层1003的水平表面延伸的部分，从而缓冲层1003中形成的掺杂区延伸超出其上方有源区的外周。这样，在后继工艺中可以容易地通过该掺杂区电连接到缓冲层1003中形成的源/漏区。

在该示例中，对于缓冲层1003和半导体层1007进行相同导电类型的掺杂，从而得到相同导电类型的源/漏区。但是本公开不限于此。例如，对于缓冲层1003和半导体层1007可以进行不同导电类型的掺杂，并因此得到不同导电类型的源/漏区(这种情况下可以形成隧穿fet)。例如，在如图17所示分别在p型器件区域和n型器件区域形成一种导电类型的掺杂剂源层之后，可以形成一层遮挡层(例如，氮氧化物)，并可以对其回蚀，使其顶面留于预备沟道层1005的顶面与底面之间的位置处，从而遮蔽缓冲层1003的侧壁上形成的掺杂剂源层，并露出半导体层1007的侧壁上形成的掺杂剂源层。随后，可以去除露出的半导体层1007的侧壁上的掺杂剂源层(以及扩散阻挡层)，并在半导体层1007的侧壁上形成另一导电类型的掺杂剂源层(可以重复以上结合图14至17描述的步骤，但形成相反导电类型的掺杂剂源层)。

在此，还可以进行硅化处理，以降低接触电阻。例如，可以在图17所述的结构(去除掺杂剂源层和扩散阻挡层)上淀积一层nipt(pt的含量为约1-10％)，然后在约200-600℃的温度下进行退火，使得nipt与sige发生反应从而生成硅化物(在此，sinipt)层(未示出)。之后，可以去除未反应的剩余nipt。

接下来，可以在预备沟道层1005的表面处形成沟道层。由于在形成沟道层之前需要去除位置保持层1031，而当前各有源区之间通过位置保持层1031而彼此连接从而保持一定的结构强度，去除位置保持层1031不利于结构稳定。于是，可以绕缓冲层1003和半导体层1007的外周同样形成另一位置保持层。例如，如图18(a)-18(c)(分别对应于图10(e)中线aa′、bb′、cc′处的截面)所示，可以通过在图17所示的结构(去除掺杂剂源层和扩散阻挡层)上淀积氮化物，然后对淀积的氮化物进行回蚀如rie(此时，掩模层中的氮化物层1013被去除)。可以以大致垂直于衬底表面的方向进行rie，氮化物可留于掩模层下方，形成位置保持层1045。于是，各有源区之间可以通过位置保持层1045连接在一起，从而有助于结构支撑。而且，位置保持层1045可以遮挡缓冲层1003和半导体层1007的部分表面，以避免沟道层不必要地生长在这些表面上。

另外，由于半导体层1007的顶部被掩模层所遮挡，因此其顶面处目前并未形成源/漏区。为了便于后继接触部的制造，可以进一步对半导体层1007的顶面处进行掺杂，以形成源/漏区。例如，可以通过离子注入，对半导体层1007的顶部进行掺杂。对于p型器件，可以注入p型杂质如b、bf2或in，浓度为约1e19-2e20cm^-3；对于n型器件，可以注入n型杂质如as或p，浓度为约1e19-2e21cm^-3。这些掺杂区与之前形成的掺杂区一起构成源/漏区。

在此，针对p型器件和n型器件分别进行沟道层优化。为此，可以对p型器件区域和n型器件区域进行分别处理。

如图19(a)-19(c)所示，可以通过光刻胶1047，遮蔽n型器件区域，并露出p型器件区域。在露出的p型器件区域中，可以通过选择性刻蚀，去除位置保持层1031，于是，露出预备沟道层1005的侧壁。

然后，如图20(a)-20(c)所示，可以通过例如选择性外延生长，在预备沟道层1005的侧壁上形成一层沟道层1049。该沟道层1049可以具有基本均匀的厚度，例如约2-10nm，也可以是饰面的(faced)。在外延生长的情况下，半导体层之间可以具有清晰的晶体界面。当然，在缓冲层1003的露出表面上，也可能生长有沟道层1049。

可以选择沟道层1049的材料，使得其有利于器件性能。例如，沟道层1049可以包括有益于增强器件开态电流和/或减小器件关态电流的半导体材料。例如，对于p型器件，器件开态下在沟道层1049中的空穴浓度可以大于在预备沟道层1005中的空穴浓度。另外，沟道层1049可以与缓冲层1003、预备沟道层1005和半导体层1007中至少之一形成异质结。沟道层1049的材料选择范围可以非常广泛，例如沟道层1049可以包括iv族半导体材料或iii-v族化合物半导体如sige、ge、sigesn、gesn、gaas、ingaas、inp、algaas、inalas、inas、inga、inalga、gan、insb、ingasb之一或它们的组合。

在本例(缓冲层1003包括si1-xgex，预备沟道层1005包括si1-ygey，半导体层1007包括si1-zgez)中，沟道层1049可以包括si1-cpgecp(cp在0到1之间，且cp≥y)。大的cp有利于器件性能提升。这种si1-cpgecp层具有如下优点。首先，它可以形成量子阱，从而将载流子基本限制在该薄沟道层中，以增强载流子迁移率并因此改善器件性能。另外，掺杂的预备沟道层1005或者说阱区也可以有助于将载流子限制在薄沟道层中。有利地，沟道层1049中的ge浓度可以并非是均匀的，例如在开始生长时较小以减少缺陷，然后逐渐增大。于是，沟道层1049中的ge浓度可以从靠近第一半导体材料一侧的表面向着远离第一半导体材料一侧的表面逐渐增大。

沟道层1049可以在低温工艺下淀积或生长，例如低于800℃，以减少预备沟道层1005或者说阱区中的掺杂剂扩散进入其中。这可以在沟道层1049和预备沟道层1005之间形成超陡掺杂分布，并因此具有掺杂界面。也即，预备沟道层1005相对于沟道层1049可以形成超陡阱结构。

之后，可以去除在缓冲层1003的表面上生长的沟道层1049。如图21(a)-21(c)所示，可以对沟道层1049进行选择性刻蚀如rie。rie可以沿大致垂直于衬底表面的方向进行。于是，可以去除去除在缓冲层1003的表面上生长的沟道层1049，而在预备沟道层1005的侧壁上生长的沟道层1049由于向内凹入，可以基本不受影响。

为了避免源/漏区表面处形成的硅化物与沟道层之间的可能泄露，可以使沟道层1049的端部相对于源/漏区的表面相对凹入。例如，可以对沟道层1049进行回蚀(例如，ale)，使其端部回缩一定程度，并在其中形成电介质侧墙(例如，低k电介质如氧化物、氮氧化物等)。于是，电介质侧墙可以环绕沟道层1049的端部，并使得沟道层1049的端部与源/漏区表面处形成的硅化物之间断开(不存在肖特基接触)。备选地，沟道层1049回蚀之后留下的空间中可以并不填充其他材料，而是保留为空。于是，可以形成气体侧墙或者说气隙。当然，沟道层1049的端部可以仍然保持与源/漏区相接，以降低源/漏区与沟道区之间的电阻。

然后，如图22(a)-22(c)所示，可以绕沟道层1049的外周中形成栅堆叠。具体地，可以在图21(a)-21(c)所示的结构上依次淀积针对n型器件的栅介质层1051和栅导体层1053，并对所淀积的栅导体层1053以及栅介质层1051进行回蚀。于是，栅堆叠绕沟道层外周形成，并且包括与桥接部分相对应的延伸部分。例如，栅介质层1051可以包括高k栅介质如hfo2；栅导体层1053可以包括金属栅导体。另外，在栅介质层1051和栅导体层1053之间，还可以形成功函数调节层。在形成栅介质层1051之前，还可以形成例如氧化物的界面层。

对于栅堆叠的延伸部分以及连接各有源区的外置保持层1045，也可以将它们至少部分地去除。因为对于p型器件区域而言，已经完成了器件制造，可以不再需要这些桥接部分来保持结构强度。例如，如图23(a)和23(b)(图23(a)是截面图，图23(b)是俯视图，其中aa′线示出了图23(a)的截面图的截取位置)所示，可以用光刻胶1055遮挡n型器件区域。在此，为了便于后继制造到栅堆叠的接触部，光刻胶1055还可以遮挡各p型器件的至少一条桥接部分(各p型器件目前有分别从四边向外延伸的四条桥接部分)。如图23(b)中的俯视图所示，在该示例中，光刻胶1055遮挡了p型器件右侧的桥接部分。然后，如图24(a)和24(b)(图24(a)是截面图，图24(b)是俯视图，其中aa′线示出了图24(a)的截面图的截取位置)所示，可以光刻胶1055为掩模，选择性刻蚀如rie(掩模层中的氧化物层1011以露出下方的位置保持层)保持保持层1045和栅堆叠。于是，在p型器件区域中，各器件的有源区之间不再相互连接，且栅堆叠包括一个延伸部分。之后，可以去除光刻胶1055。

另外，为了保护和刻蚀停止等目的，在p型器件区域中，可以形成一衬层。例如，如图25(a)-25(c)(分别对应于图10(e)中线aa′、bb′、cc′处的截面)所示，可以在图24(a)和24(b)所示的结构上淀积一层氮化物1057(厚度例如为约5-50nm)(在淀积氮化物之前，可选地可以形成一薄氧化物层，用作刻蚀停止层)。在该氮化物层1057上，可以形成遮蔽p型器件区域而露出n型器件区域的光刻胶1059。然后，如图26(a)-26(c)所示，可以光刻胶1059为掩模，选择性刻蚀如rie氮化物层1057，得到衬层。之后，可以去除光刻胶1059。

在此，衬层1057可以带应力，以进一步改进器件性能。例如，对于p型器件，衬层1057可以带拉应力，以在沟道层中产生压应力。

之后，可以对n型器件区域进行相同的处理。如图27(a)-27(c)所示，如上所述，在n型器件区域中，可以去除位置保持层1031，以露出预备沟道层1005的侧壁，在预备沟道层1005的侧壁上生长针对n型器件的沟道层1061，绕沟道层1061形成针对n型器件的栅堆叠(包括栅介质层1063和栅导体层1065)。

可以选择沟道层1061的材料，使得其有利于器件性能。例如，沟道层1061可以包括有益于增强器件开态电流和/或减小器件关态电流的半导体材料。例如，对于n型器件，器件开态下在沟道层1061中的电子浓度可以大于在预备沟道层1005中的电子浓度。另外，沟道层1061可以与缓冲层1003、预备沟道层1005和半导体层1007中至少之一形成异质结。沟道层1061的材料选择范围可以非常广泛，例如沟道层1049可以包括iv族半导体材料或iii-v族化合物半导体如sige、ge、sigesn、gesn、gaas、ingaas、inp、algaas、inalas、inas、inga、inalga、gan、insb、ingasb之一或它们的组合。

在本例(缓冲层1003包括si1-xgex，预备沟道层1005包括si1-ygey，半导体层1007包括si1-zgez)中，沟道层1061可以包括si1-cngecn(cn在0到1之间，且cn≤y)。沟道层1061中的ge浓度可以并非是均匀的，例如在开始生长时较大以减少缺陷，然后逐渐减小。于是，沟道层1061中的ge浓度可以从靠近第一半导体材料一侧的表面向着远离第一半导体材料一侧的表面逐渐减小。

然后，在n型器件区域中，也可以至少部分地去除栅堆叠的延伸部分以及连接各有源区的外置保持层1045。如图28(a)-28(c)所示，如上所述，在n型器件区域中，各器件的有源区之间可以不再相互连接，且栅堆叠包括一个延伸部分。

类似地，如图29(a)-29(c)所示，在n型器件区域中，也可以形成衬层1067。衬层1067也可以带应力。例如，对于n型器件，衬层1067可以带压应力，以在沟道层中产生拉应力。

然后，可以如图30(对应于图10(e)中线aa′处的截面)所示，在图29(a)-29(c)所示的结构上形成层间电介质层1069。例如，可以淀积氧化物并对其进行平坦化如cmp来形成层间电介质层1069。在层间电介质层1069中，对于p型器件区域，可以形成到栅导体层1053的接触部1023-1p、到源/漏区1041-2的接触部1023-2p以及到源/漏区1041-1的接触部1023-3p，并可以形成到阱区(经由体接触区1041-3)的接触部1023-4p。类似地，对于n型器件区域，可以形成到栅导体层1065的接触部1023-1n、到源/漏区1043-2的接触部1023-2n以及到源/漏区1043-1的接触部1023-3n，并可以形成到p型衬底1001(经由体接触区1043-3)的接触部1023-4n。这些接触部可以通过在层间电介质层1069以及应力衬层中刻蚀孔洞，并在其中填充导电材料如金属(例如，钨)来形成。在填充金属之前，可以在接触孔的内壁上形成阻挡层如tin。

在刻蚀接触孔时，对于层间电介质层1069的刻蚀，可以停止于衬层1057、1067，然后可以对基本上均匀厚度的衬层进行刻蚀。由于到源/漏区的接触部以及到栅导体层的接触部具有不同的高度，因此对于接触孔的刻蚀是困难的。而在该实施例中，由于衬层的存在，可以相对容易地控制接触孔刻蚀的停止。

由于栅导体层1053/1065延伸超出有源区外周(延伸部分对应于掩模的桥接部分)，从而可以容易地形成它的接触部1023-1p/1023-1n。另外，由于缓冲层1003中的掺杂区延伸超出有源区之外且至少在其一部分上方并不存在栅导体层，从而可以容易地形成它的接触部1023-3p/1023-3n。

如图中的点划线箭头所示，通过体接触区1041-3/1043-3、衬底1001中的阱区以及缓冲层1031(特别是源/漏区之外的部分)，可以向预备沟道层1005施加偏置，并因此改变器件的阈值电压。根据另一实施例，可以在半导体层1007中钻孔，以形成到预备沟道层1005中的体区的电接触部。

为了方便地施加偏置，缓冲层1003和/或半导体层1007中除了源/漏区之外的部分可以具有一定的掺杂(例如与体区相同类型的掺杂)。这种掺杂例如可以通过离子注入或者在生长时原位掺杂进行。对于源/漏区，仍然可以通过上述方式进行掺杂，以将它们掺杂为所需的导电类型和掺杂浓度。于是，预备沟道层1005或者说其中的体区可以与缓冲层1003和/或半导体层1007中除了源/漏区之外的部分形成欧姆接触。当然，缓冲层1003和/或半导体层1007中除了源/漏区之外的部分也可以不掺杂，相应本征半导体的电子或空穴浓度较高即可。

如图30所示，得到了根据本实施例的器件。在此示出了p型器件和n型器件。本领域技术人员应理解，也可以形成更多或更少器件，也可以形成相同导电类型的器件。

每一器件包括柱状(在该示例中，截面为方形或矩形的六面体柱)有源区。有源区可以包括缓冲层1003、预备沟道层1005、沟道层和半导体层1007。在有源区的上部和下部可以形成源/漏区。在该示例中，源/漏区可以分别基本上形成在缓冲层1003和半导体层1007中。沟道区可以基本上形成在沟道层中。源/漏区之间可以通过沟道区而连通。

沟道层内侧的预备沟道层1005可以形成体区。该体区可以掺杂或不掺杂(在掺杂的情况下，也可以称作阱区)。另外，体区可以与其相邻的至少一个半导体层，例如沟道层、缓冲层1003和半导体层1007中至少之一形成异质结结构，这有助于改善器件性能。另外，体区还可以与沟道层以及栅堆叠中的栅介质层构成量子阱结构，这有助于将载流子基本限制在沟道层中，从而改善器件性能。

图31至37示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。以下，将主要描述本实施例与上述实施例的不同之处。

在以上实施例中，在辅助图案的侧壁上形成第一或第二条状图案之后，即去除辅助图案，并在第一或第二条状图案的相对侧壁上形成第一或第二侧墙。本公开不限于此。例如，可以在保留辅助图案的情况下，在第一或第二图案的一侧侧壁上形成第一或第二侧墙。

如图31所示，可以提供衬底2001，并在衬底2001上设置缓冲层2003、预备沟道层2005和另一半导体层2007的叠层。关于这些层的详情，可以参见以上结合图1(a)和1(b)的描述。另外，可以通过sti2009来限定有源区的范围。

接下来，如图32(a)和32(b)(图32(a)是截面图，图32(b)是俯视图，其中aa′线示出了图32(a)的截面图的截取位置)所示，可以在图31所示的结构上形成预备掩模层。在此，预备掩模层可以包括氧化物2011-氮化物2013-氧化物2015的叠层。

在预备掩模层上，可以形成沿第一方向(例如，图中竖直方向)延伸的第一条状图案。为此，通过例如淀积形成辅助图案2017，如多晶硅或非晶硅。在辅助图案1017的侧壁上，可以通过侧墙形成工艺，形成侧墙形式的第一条状图案2019。关于这些材料层的详情，可以参见以上结合图2(a)和2(b)的描述。

与上述实施例中不同，在此，并不去除辅助图案2017，而是直接在第一条状图案2019的侧壁上形成第一侧墙2021。由于第一条状图案2019面向辅助图案2017一侧的侧壁被辅助图案2017所覆盖，因此仅在第一条状图案2019背对辅助图案2017一侧的侧壁上形成第一侧墙2021。例如，第一侧墙2021可以包括氮氧化物，宽度为约5-50nm。

之后，如图33(a)和33(b)(图33(a)是截面图，图33(b)是俯视图，其中aa′线示出了图33(a)的截面图的截取位置)所示，可以通过选择性刻蚀如rie，去除辅助图案2017。

然后，可以按照类似的方式来形成沿第二方向(例如，图中水平方向)延伸的第二条状图案和第二侧墙。

如图34(a)和34(b)(图34(a)是截面图，图34(b)是俯视图，其中aa′线示出了图34(a)的截面图的截取位置)所示，可以在图33(a)和33(b)所示的结构上通过例如淀积形成辅助图案2025，如多晶硅或非晶硅。辅助图案2025的厚度可以接近或超出第一侧墙2019之间间隔的1/2，以避免在后继侧墙形成工艺中出现不必要的侧墙(即，在第一侧墙2019之间不存在可能形成侧墙的陡峭侧壁)。或者，可以对辅助图案2025进行平坦化处理如cmp，从而其具有平坦表面。同样地，在形成辅助图案2025之前，可以通过例如淀积形成一层薄氧化层2023。关于这些层的详情，可以参见以上结合图4(a)、4(b)和4(c)的描述。

在辅助图案2025的侧壁上，可以通过侧墙形成工艺，形成侧墙形式的第二条状图案2027。例如，第二条状图案2027可以包括氮化物，宽度为约5-50nm。

同样地，可以不去除辅助图案2025，是直接在第二条状图案2027的侧壁上形成第二侧墙2029。因此，仅在第二条状图案2027背对辅助图案2025一侧的侧壁上形成第二侧墙2029。例如，第二侧墙2029可以包括氧化物，宽度为约5-50nm。

然后，如图35所示，可以通过选择性刻蚀如rie，去除辅助图案2025。另外，可以通过选择性刻蚀如rie，去除氧化层1023以露出下方的结构，特别是第一条状图案2019和第一侧墙2021。在对氧化物层进行rie时，预备掩模层顶部的氧化物层2015除了位于各条状图案和侧墙下方的部分之外，也可以被去除，露出下方的氮化物层2013。

可以第二条状图案和第二侧墙为掩模，对第一侧墙进行选择性刻蚀。如图36所示，可以对第一侧墙2021(在此，氮氧化物)进行选择性刻蚀如rie。于是，第一侧墙2021中留下与(第二条状图案2027+第二侧墙2029)相交的部分。然后，可以通过选择性刻蚀如rie，去除第二侧墙2029(在此，氧化物)。

于是，形成了网格状的图案。之后，可以将该图案转移到预备掩模层中，并用来限定有源区。

如图37所示，利用上述图案为掩模，对预备掩模层中的氮化物层2013进行构图。例如，可以通过选择性刻蚀如rie，对氮化物层2013进行构图。于是，可以将上述图案转移到氮化物层2013中。另外，在此第一侧墙2019和第二侧墙2027均为氮化物，它们也可被去除(第一侧墙2019与第二侧墙2017相交的部分可能残留，如上所述)。然后，可以通过选择性刻蚀如rie，去除第一侧墙2021(在此，为氮氧化物)。于是，得到了网格状的掩模层。之后，可以通过对氧化物进行选择性刻蚀如rie，露出下方的半导体层，从而利用该掩模层来限定有源区，并按照上述相同的工艺来制造半导体器件，在此不再赘述。

根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(ic)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(pc)、人工智能、可穿戴设备、移动电源等。

根据本公开的实施例，还提供了一种芯片系统(soc)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。