具有单一底部电极层的存储器装置的制作方法

本发明实施例涉及一种具有单一底部电极层的存储器装置。

背景技术：

许多现代电子装置含有被配置成存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器能够在无电力的情况下存储数据，而易失性存储器不能够。磁阻随机存取存储器(mram)和电阻式随机存取存储器(rram)归因于相对简单的结构和其与互补式金属氧化物半导体(cmos)逻辑制造工艺的兼容性而是下一代非易失性存储器技术的有前途候选者。

技术实现要素：

根据本发明一实施例，一种用于形成存储器装置的方法包括：在衬底上方形成层间介电(ild)层；在所述ild层上方的介电保护层内形成开口；在所述开口内和所述介电保护层上方形成底部电极层；对所述底部电极层执行化学机械平面化(cmp)工艺以形成底部电极结构，所述底部电极结构具有平面上表面和从所述底部电极结构的下表面向外突出到所述开口内的凸出部；在所述底部电极结构上方形成存储器元件；和在所述存储器元件上方形成顶部电极。

根据本发明一实施例，一种用于制造集成芯片的方法包括：在衬底上方的层间介电(ild)层内形成多个金属层；在所述ild层上方形成介电保护层，其中所述介电保护层具有上覆所述多个金属层中的一个金属层的开口；在所述介电保护层和所述开口上方形成保形钝化层；在所述保形钝化层上方和所述开口内沉积底部电极层；对所述底部电极层执行化学机械平面化(cmp)工艺以形成具有大体上平面的上表面的经平面化底部电极层，其中所述经平面化底部电极层具有底部电极通路(beva)区和底部电极区；在所述经平面化底部电极层上方形成电阻切换元件且在所述电阻切换元件上方形成顶部电极；和在所述电阻切换元件和所述顶部电极上方形成介电间隔层，其中所述介电间隔层具有间隔层侧壁。

根据本发明一实施例，一种集成电路包括：介电保护层，其经放置于ild层上方，其中所述介电保护层具有上覆被所述ild层围绕的金属层的开口；钝化层，其经放置于所述介电保护层上方和所述开口内；底部电极结构，其经放置于所述钝化层上方，其中所述底部电极结构包含底部电极通路(beva)区和底部电极区，其中所述底部电极区的高度从所述钝化层的上表面延伸到所述底部电极结构的顶部表面；和电阻切换元件，其经布置于所述底部电极结构上方；和顶部电极，其经布置于所述电阻切换元件上方。

附图说明

当结合附图阅读时，从以下实施方式最佳理解本揭露的方面。应注意，根据行业中的标准实践，各种装置未按比例绘制。事实上，为清楚论述，各个装置的尺寸可任意增大或减小。

图1绘示存储器装置的一些实施例的剖面图，所述存储器装置具有包括底部电极区和底部电极通路区的单一底部电极结构。

图2a绘示存储器装置的一些替代性实施例的剖面图，所述存储器装置具有包括底部电极区和底部电极通路区的单一底部电极结构。

图2b绘示存储器装置的一些其它实施例的剖面图，所述存储器装置具有单一底部电极结构。

图3a到3b绘示存储器装置的一些额外实施例的剖面图，所述存储器装置具有单一底部电极结构。

图4绘示集成电路(ic)的一些实施例的剖面图，所述集成电路具有存储器区和外围逻辑区。

图5到14绘示展示制造存储器装置的方法的一些实施例的剖面图，所述存储器装置具有包括底部电极区和底部电极通路区的单一底部电极结构。

图15绘示制造存储器装置的方法的一些实施例的流程图，所述存储器装置具有包括底部电极区和底部电极通路区的单一底部电极结构。

具体实施方式

相关申请案的参考

此申请案主张2016年9月30日申请的美国临时申请案第62/402,132号的优先权，所述案的全部内容以引用的方式并入本文中。

下列揭露提供用于实施经提供的主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本揭露。当然，这些仅仅是实例且并不意图是限制性的。例如，在以下描述中，在第二装置上方或上形成第一装置可包含其中所述第一装置和所述第二装置经形成而直接接触的实施例，且也可包含其中额外装置可形成于所述第一装置与所述第二装置之间，使得所述第一装置和所述第二装置可未直接接触的实施例。另外，本揭露可在各种实例中重复元件符号和/或字母。此重复是用于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。

此外，为便于描述，例如“底下”、“下方”、“下”、“上方”、“上”和类似者的空间相对术语可在本文中用来描述如图中绘示的一个元件或装置与另一(些)元件或装置的关系。除图中描绘的定向外，空间相对术语也既定涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或成其它定向)且可相应地同样解释本文中使用的空间相对描述词。

半导体制造中的趋势是在单一衬底上集成不同类型的装置以实现更高集成度。例如，可在单一衬底上形成逻辑区和存储器区。在一些实施例中，存储器区可包括磁性随机存取存储器(mram)装置或电阻式随机存取存储器(rram)装置。mram和rram装置包括存储器单元，所述存储器单元具有垂直布置于底部电极与顶部电极之间的后段工艺(beol)金属堆叠内的电阻元件。

为形成mram或rram存储器单元，底部电极通路层被过度填充到底层介电层中的开口中。所述开口通常具有高深宽比，这可在填充期间导致缺陷。例如，底部电极通路层中可存在间隙填充接缝和裸片生长限制缺陷。在填充之后，第一化学机械平面化(cmp)工艺可用于平面化底部电极通路层以在开口内形成底部电极通路(beva)。随后在beva上方形成底部电极层。接着对底部电极层执行第二cmp工艺以形成底部电极，随后在所述底部电极上形成存储器元件。

填充期间的缺陷可阻碍第一cmp工艺和第二cmp工艺为底部电极赋予平面上表面，借此导致减小良率且劣化ic性能的异常存储器元件接口。虽然特定导电材料(例如铜)可在填充期间不受缺陷影响，但这些材料是不合意的，这是由于其遭受等密度电镀问题和cmp腐蚀问题。此外，外围逻辑区可被存储器区内的cmp工艺损坏。例如，存储器区的底部电极层具有高于外围逻辑区内的金属互连线的结构完整性。当存储器区的底部电极层暴露于cmp工艺时，逻辑区的金属互连件也暴露。因为金属互连线在结构上比底部电极弱，因此对底部电极层执行cmp工艺可造成逻辑区中的金属互连线“凹陷”，进一步劣化所得ic的可靠性。

本揭露涉及存储器装置和相关制造方法，所述存储器装置具有包括单一层(例如，连续、无缝导电材料层)的底部电极区和底部电极通路区。为形成存储器装置，在介电保护层中形成开口。使用底部电极层过度填充所述开口。在开口中从底部电极层形成beva，且平面化底部电极层的过度填充以形成具有底部电极区和底部电极通路(beva)区的经平面化底部电极层。相应地，beva区与底部电极区之间的过渡是无缝的。在经平面化底部电极层上方形成存储器元件(例如，mtj或rram单元)。通过将beva区和底部电极区形成为一个层，平面化问题被减轻且制造方法被简化且更有效。因此，损坏下金属线的风险被减小，借此提供更可靠的读取/写入操作和/或更佳的性能。

图1绘示存储器装置的一些实施例的剖面图，所述存储器装置具有包括底部电极区和底部电极通路区的单一底部电极结构。

存储器装置114布置于衬底102上方。在一些实施例中，衬底102可包括半导体材料，例如，硅衬底。层间介电(ild)层104布置于衬底102上方。ild层104围绕包含金属线106a和金属通路106b的多个金属层106。多个金属层106可包括导电材料，例如铜。

介电保护层108布置于ild层104上方。介电保护层108包含开口108a，所述开口108a延伸穿过介电保护层108到多个金属层106的一个下方层。在各种实施例中，开口108a布置于金属线106a或金属通路106b(未展示)上方。钝化层110充当扩散势垒且包含钝化层110a和110b。在一些实施例中，钝化层110可包括氮化钽(tan)、氮化钛(tin)、介电材料(例如teos(原硅酸四乙酯))或其的组合。

钝化层110a围绕金属层106的至少一部分保形地放置。例如，钝化层110a可与金属线106a直接接触。钝化层110b保形地放置于介电保护层108上方且加衬于开口108a。在各种实施例中，介电保护层108可从开口108a向外延伸或可经限制于开口108a内。介电保护层108可包括碳化硅、氮化硅或其的组合。

底部电极结构112布置于钝化层110b上方。底部电极结构112过度填充开口108a且上覆钝化层110b。底部电极结构112包括底部电极通路(beva)区112a和底部电极区112b两个。beva区112a包括凸出部，所述凸出部从底部电极区112b的下表面向外延伸到被介电保护层108围绕的一位置。底部电极区112b延伸越过beva区112a的相对侧且包括平面上表面。beva区112a的高度从底部电极结构112的底部表面延伸到钝化层110b的顶部表面且底部电极区112b的高度在钝化层110b的顶部表面与底部电极结构112的顶部表面之间延伸。

存储器装置114进一步包括布置于底部电极区112b上方的存储器元件116和布置于存储器元件116上方的顶部电极118。在一些实施例中，底部电极结构112包括单一材料层，所述单一材料层从开口108a内的钝化层110b的表面连续延伸到存储器元件116的底部表面。例如，在一些实施例中，底部电极结构112可包括金属氮化物层(例如氮化钛(tin))，所述金属氮化物层从开口108a内的钝化层110b连续延伸以与存储器元件116的底部表面接触。在其它实施例中，底部电极结构112可包括钨(w)层，所述钨(w)层从开口108a内的钝化层110b连续延伸以接触存储器元件116的底部表面。

在一些实施例中，底部电极区112b的侧壁大体上是垂直的。在其它实施例中，底部电极区112b可具有平面的顶部表面和底部表面和倾斜侧壁。在一些实施例中，存储器元件116可包括磁阻随机存取存储器(mram)单元的磁隧穿结(mtj)。在其它实施例中，存储器元件116可包括电阻式随机存取存储器(rram)单元的介电数据存储层。

因为beva区112a和底部电极区112b包括于单一底部电极结构112内，因此无接缝接口和/或裸片边界定位于beva区112a与底部电极区112b之间，借此消除可另外劣化性能且减小存储器装置的可扩缩性的填充缺陷。此外，使用一个底部电极结构112简化制造工艺，这是因为beva区112a与底部电极区112b不需要单独的沉积和平面化工艺。因此，除改进存储器装置114的操作外，制造方法被简化且更有效。

图2a绘示存储器装置114的其它实施例的剖面图200，所述存储器装置114具有包括具有beva区112a和底部电极区112b的单一层的底部电极结构112。衬底102、ild层104、包含金属线106a和金属通路106b的金属层106、介电保护层108、钝化层110和底部电极结构112以如上文描述的类似方式操作。

在一些实施例中，顶部电极118包括上覆存储器元件116的一或多个导电层。在一些实施例中，顶部电极118可包括第一顶部电极层120和包括不同于第一顶部电极层120的材料的第二顶部电极层122。在一些额外实施例中，顶部电极118可进一步包括在第二顶部电极层122上方的硬掩模层124和在硬掩模层124上方的第三顶部电极层126。在一些实施例中，第一顶部电极层120、第二顶部电极层122和第三顶部电极层126可包括导电材料，例如氮化钛(tin)、氮化钽(tan)、钽(ta)和/或钛(ti)或其的组合。硬掩模层124可包括氮化硅(sin)。在一些实施例中，存储器装置114的上部分被介电间隔层128围绕。

图2b绘示存储器装置208的一些替代性实施例的剖面图250。

存储器装置208包括具有beva区112a和底部电极区112b的底部电极结构112。底部电极结构112布置于介电保护层108内和其上方，所述介电保护层108上覆布置于ild层104内的金属通路202。在一些实施例中，金属通路202可包括导电材料，例如铜。在一些实施例中，介电保护层108可包括碳化硅的单一层。在其它实施例中，介电保护层108可包括不同介电材料的堆叠。例如，在一些实施例中，介电保护层108可包括一堆叠，所述堆叠包括碳化硅层和放置于碳化硅层上的富硅氧化物层。

为防止导电材料在ild层104中扩散，金属通路202可通过扩散势垒层204与ild层104分离。扩散势垒层204可具有向外突出到上覆介电保护层108中的扩散势垒突部204a/204b。扩散势垒突部204a/204b导致分别侧向布置于扩散势垒突部204a/204b上方的介电保护层突部206a/206b和钝化突部208a/208b。钝化突部208a/208b使底部电极区112b在面向衬底102的下表面内具有凹部，而面向与下表面相反的方向的底部电极区112b的上表面大体上是平面的。

尽管图1、2a和2b绘示“轴上”beva，但应了解，所揭示的存储器装置也可包括“离轴”beva，使得beva区112a根据底部电极轴对准，而存储器元件116和顶部电极118根据具有相对于底部电极轴的水平偏移的顶部电极轴对准。

图3a到3b绘示具有电阻式切换元件的存储器装置114的各种实施例的剖面图300和310。

如在图3a的剖面图300中展示，存储器装置302布置于衬底102上方。存储器装置302包括从介电保护层108内延伸到上覆电阻切换层304的底部电极结构112。电阻切换层304包括布置于底部电极结构112与顶部电极118之间的介电数据存储层。顶部电极118进一步耦合到上覆上金属通路308，所述上金属通路308延伸穿过介电间隔层128。

介电数据存储层具有可变电阻值，其取决于包括氧空位的主链的导电细丝306，所述导电细丝306可延伸穿过介电数据存储层。在一些实施例中，介电数据存储层可包括高介电系数层。例如，在各种实施例中，介电数据存储层包含例如氧化镍(nio)、氧化钛(tio)、氧化铪(hfo)、氧化锆(zro)、氧化锌(zno)、氧化钨(wo3)、氧化铝(al2o3)、氧化钽(tao)、氧化钼(moo)和/或氧化铜(cuo)。

如在图3b的剖面图310中展示，存储器装置312布置于衬底102上方。存储器装置312包括从介电保护层108内延伸到上覆电阻切换层314的底部电极结构112，所述电阻切换层314包括垂直布置于底部电极结构112与顶部电极118之间的磁隧穿结(mtj)。mtj包括通过介电势垒层318垂直地分离的钉扎磁性层316和自由磁性层320。在一些实施例中，反铁磁层(未展示)布置于底部电极结构112与钉扎磁性层316之间。钉扎磁性层316的磁定向是静态的(即，固定的)，而自由磁性层320的磁定向能够在相对于钉扎磁性层316的平行配置与反向平行配置之间切换。平行配置提供将数据数字地存储为第一位值(例如，逻辑“0”)的低电阻值。反向平行配置提供将数据数字地存储为第二位值(例如，逻辑“1”)的高电阻值。

在一些实施例中，反铁磁层可包括铱锰(irmn)、铁锰(femn)、钌猛(rumn)、镍锰(nimn)和/或钯铂锰(pdptmn)。在一些实施例中，钉扎磁性层316可包括包含钴(co)、铁(fe)、硼(b)和/或钌(ru)的第一铁磁层。在一些实施例中，介电势垒层318可包括包含氧化锰(mgo)和/或氧化铝(al2o3)的隧穿势垒层。在一些实施例中，自由磁性层320可包括包含钴(co)、铁(fe)和/或硼(b)的第二铁磁层。

图4绘示集成电路(ic)的一些实施例的剖面图400，所述集成电路具有存储器区402和外围逻辑区404。存储器区402和外围逻辑区404布置于衬底102上方。存储器区402包括存储器装置114，所述存储器装置114具有布置于介电保护层108内的钝化层110上方的底部电极结构112，所述介电保护层108放置于金属通路106b上方。外围逻辑区404包括底部通路层408，所述底部通路层408从下金属层406延伸到从存储器装置114侧向偏移的中间金属线层410。在一些实施例中，底部通路层408从下金属层406延伸到与金属通路106b的顶部表面对准的一位置。第一上金属通路412耦合到存储器装置114，且第二上金属通路414耦合到中间金属线层410。在一些实施例中，上蚀刻终止衬层420和/或保护衬层422围绕上金属通路412、414的一部分放置。

在一些实施例中，底部通路层408具有大于金属通路106b的高度的高度。在一些实施例中，底部通路层408的较大高度使底部通路层408具有与钝化层110的顶部表面共面的上表面。因为底部电极结构112是单一导电层，因此单一cmp工艺可用于形成底部电极结构112的上表面。使用单一cmp工艺防止对外围逻辑区404的损坏(例如，底部通路层408的凹陷)，这将在使用单独cmp工艺以形成beva区112a的情况下发生。换句话说，通过从单一层形成beva区112a和底部电极区112b，无需额外beva平面化和/或图案化工艺。因为存储器区402的平面化和/或图案化工艺可劣化外围逻辑区404，因此减小平面化和/或图案化工艺的数量减小对外围逻辑区404的风险，借此提供更可靠的读取/写入操作和/或更佳的性能。

图5到14绘示展示形成具有单一层beva和底部电极的存储器装置的方法的剖面图的一些实施例。

如在图5的剖面图500中展示，在衬底102上方形成下ild层104。下ild层104包含多个金属层106，例如金属线106a和金属通路106b。在一些实施例中，通过在衬底102上方形成下ild层104(例如，氧化物、低介电系数电介质或超低介电系数电介质)而形成多个金属层106，接着进行镶嵌工艺以在下ild层104内形成开口且将金属材料(例如，铜、铝等)填充到开口中。接着可执行平面化工艺以移除过量金属材料以形成多个金属层106。

在下ild层104上方形成介电保护层108。在一些实施例中，介电保护层108可包括氮化硅(sin)、碳化硅(sic)或类似复合介电薄膜。在一些实施例中，介电保护层108可以是约30纳米厚。介电保护层108可通过一或多个沉积工艺(例如，物理气相沉积、化学气相沉积等)形成。

如在图6的剖面图600中展示，在介电保护层108上方形成且图案化掩模层602。透过掩模层602中的蚀刻开口606执行蚀刻工艺604以图案化介电保护层108。在一些实施例中，掩模层602可以是光阻剂层。在一些实施例中，蚀刻开口606容许干式蚀刻工艺(例如等离子蚀刻)到达介电保护层108。

如在图7的剖面图700中展示，移除在图6中展示的掩模层602，在介电保护层108中留下对应于图6中展示的蚀刻开口606的开口108a。开口108a可包括低深宽比开口。例如，在一些实施例中，开口108a可具有大于高度(垂直于衬底102的顶部表面的方向)的宽度(平行于衬底102的顶部表面的方向)。开口108a的低深宽比减少后续处理步骤期间的间隙填充问题。

如在图8的剖面图800中展示，钝化层110保形地沉积于介电保护层108上方和开口108a内。在一些实施例中，钝化层110可包括钽(ta)或氮化钽(tan)。在其它实施例中，钝化层110可包括氮化硅、原硅酸四乙酯(teos)、富硅氧化物(sro)或类似介电薄膜。

如在图9a的剖面图900中展示，底部电极层902沉积于钝化层110上方且沉积到上文相对于图7所论述的开口108a中。在一些实施例中，底部电极层902可经由单一、连续沉积工艺沉积。在其它实施例中，底部电极层902可经由原位执行的多个沉积工艺沉积(即，不破坏其中执行所述沉积工艺的沉积腔室的真空)。

在一些实施例中，底部电极层902包括导电材料，例如氮化钛(tin)或氮化钽(tan)、金属(例如，钛(ti)或钽(ta)铜)等。底部电极层902可形成为约50纳米的厚度。尽管未展示，但在一些实施例中，在沉积底部电极层902之前，可将扩散势垒层沉积于钝化层110上方。

在于图9b的剖面图904中展示的一些实施例中，扩散势垒层204可围绕下金属通路202沉积。在这些实施例中，扩散势垒层204可包括扩散势垒突部204a/204b，所述扩散势垒突部204a/204b在制造期间传播穿过一或多个上覆层。例如，介电保护层108可具有分别侧向布置于扩散势垒突部204a/204b上方的突部206a/206b。同样地，钝化层110可具有侧向布置于扩散势垒突部204a/204b和介电保护突部206a/206b上方的钝化突部208a/208b。因此，当底部电极层906沉积于钝化层110上方时，底部电极层906具有底部电极突部906a/906b。

如在图10a的剖面图1000中展示，平面化底部电极层902以移除过量导电材料，导致具有上覆于钝化层110的平面上表面1002u的经平面化底部电极层1002。在一些实施例中，可使用化学机械平面化(cmp)工艺来执行平面化。cmp工艺可以是被执行以将底部电极层902的厚度从约50纳米减小到30纳米的“光”cmp工艺的一形式。在一些实施例中，可通过按小于对ild层104执行的cmp工艺的压力的一压力使衬底与抛光垫接触而执行光cmp工艺。

如在图10b的剖面图1004中展示，钝化突部208a/208b通过cmp工艺移除，导致具有平面上表面1006u和带凹部的下表面的经平面化底部电极层1006。

如在图11的剖面图1100中展示，在经平面化底部电极层1002上方形成电阻切换层1102。在一些实施例中，电阻切换层1102可包括磁性隧穿结(mtj)结构，所述磁性隧穿结(mtj)结构具有通过介电势垒层垂直分离的钉扎磁性层和自由磁性层。在其它实施例中，电阻切换层1102可包括rram介电数据存储层。在一些实施例中，电阻切换层1102约3纳米厚。

在电阻切换层1102上方形成一或多个顶部电极层1104。一或多个顶部电极层1104包括一或多个导电层。在一些实施例中，一或多个顶部电极层1104包含第一导电层1106、第二导电层1108、第一硬掩模层1110和第三导电层1112。第一导电层1106、第二导电层1108和第三导电层1112可包括氮化钛(tin)或氮化钽(tan)、金属(例如，钛(ti)或钽(ta)铜)等。第一硬掩模层1110可包括氮化硅(sin)。在一些实施例中，第一导电层1106约15纳米厚，第二导电层1108约30纳米厚，第一硬掩模层1110约15纳米厚，且第三导电层1112约35纳米厚。

在一些实施例中，多个硬掩模层1114放置于一或多个顶部电极层1104上方。多个硬掩模层1114包含第二硬掩模层1116、第三硬掩模层1118和第四硬掩模层1120。多个硬掩模层1114可包括高级图案薄膜(apf)、氮氧化硅(sion)等的一或多者。第二硬掩模层1116约130纳米厚，第三硬掩模层1118约200纳米厚且第四硬掩模层1120约38纳米厚。

在多个硬掩模层1114上方形成至少一个图案化层1122。至少一个图案化层1122可包含底部抗反射涂布(barc)层1124和光阻剂层1126，所述光阻剂层1126已旋涂于barc层1124上方且使用双重图案化技术图案化。

如在图12的剖面图1200中展示，图案化一或多个顶部电极层1104以形成存储器装置114的顶部电极118且图案化电阻切换层1102以形成存储器元件116(即，电阻切换元件)。在一些实施例中，存储器元件116和顶部电极118的侧壁可倾斜且线性对准(例如，共面)。在一些实施例中，图案化工艺可包括干式蚀刻工艺，所述干式蚀刻工艺可具有包含cf4、ch2f2、cl2、bcl3和/或其它化学物质的蚀刻剂化学物。

如在图13的剖面图1300中展示，沿着包含经平面化底部电极层1002的存储器装置114的上表面形成介电间隔层128。介电间隔层128可包括氮化硅、原硅酸四乙酯(teos)、富硅氧化物(sro)或类似复合介电薄膜。在一些实施例中，介电间隔层128可通过气相沉积技术(例如，物理气相沉积、化学气相沉积等)形成。

如在图14的剖面图1400中展示，介电间隔层128经图案化且从存储器装置114移除。在一些实施例中，图案化包含移除非在存储器装置114下方的钝化层110和经平面化底部电极层1002的区域以形成底部电极结构112。相应地，钝化层110和底部电极结构112的侧壁可与介电间隔层128的侧壁共面。

尽管对应于图5到14的剖面图对应于存储器区，但所绘示的工艺也可影响ic的逻辑区。通过从底部电极层902形成beva区112a和底部电极区112b，无需额外beva平面化和/或图案化工艺，且其因此不影响逻辑区。

图15展示形成快闪存储器装置的方法1500的流程图的一些实施例。尽管相对于图5到14描述方法1500，但应了解，方法1500不限于图5到14中揭示的这些结构，而替代地，可不依赖于图5到14中揭示的所述结构独立。类似地，应了解，于图5到14中揭示的所述结构不限于方法1500，而替代地可独立作为不依赖于方法1500的结构。同样地，虽然所揭示的方法(例如，方法1500)在下文中绘示且描述为一系列动作或事件，但应了解，这些动作或事件的所绘示排序不应被解释为限制意义。例如，一些动作可以不同顺序发生和/或与除本文绘示和/或描述的动作或事件外的其它动作或事件同时发生。另外，可能无需所有所绘示的动作来实施本文描述的一或多个方面或实施例。此外，本文描绘的一或多个动作可在一或多个单独动作和/或阶段中执行。

在1502，在衬底上方形成层间介电(ild)层。在一些实施例中，ild层的形成之后进行镶嵌工艺以在下ild层内形成开口且使用金属材料(例如，铜、铝等)填充所述开口。

在1504，在ild层上方形成介电保护层。图案化介电保护层以具有对应于beva的形成的开口。图5到7绘示对应于动作1504的剖面图500、600、和700的一些实施例。

在1506，在介电保护层和介电保护层中的开口上方形成底部电极层。图9绘示对应于动作1506的剖面图900的一些实施例。

在1508，对底部电极层执行化学机械平面化(cmp)工艺，直到底部电极层大体上平面。beva区和底部电极区两个都从底部电极层形成。图10绘示对应于动作1508的剖面图1000的一些实施例。

在1510，在经平面化底部电极层上方形成电阻切换层。图11绘示对应于动作1510的剖面图1100的一些实施例。

在1512，在电阻切换层上方形成一或多个顶部电极层。图11绘示对应于动作1512的剖面图1100的一些实施例。

在1514，图案化电阻切换层和一或多个顶部电极层以形成电阻切换元件和顶部电极。图12绘示对应于动作1514的剖面图1200的一些实施例。

在1516，在电阻切换元件和顶部电极上方形成介电间隔层。介电间隔层具有间隔层侧壁。图13绘示对应于动作1516的剖面图1300的一些实施例。

在1518，对经平面化底部电极层执行蚀刻工艺以形成具有与间隔层侧壁共面的底部电极侧壁的底部电极结构。图14绘示对应于动作1518的剖面图1400的一些实施例。

应了解，虽然在贯穿此文件参考示范性结构来论述本文描述的方法论的方面，但所述方法论不受所呈现的对应结构限制。实情是，方法论(和结构)将视为彼此不依赖且能够独立且在不考虑图中描绘的任何特定方面的情况下实践。另外，本文描述的层可以任何适当方式形成，例如使用旋涂、喷溅、生长和/或沉积技术等。

同样地，所述领域的技术人员可基于对说明书和随附图式的阅读和/或理解想到等效更改和/或修改。本文的揭露包含这些修改和更改且一般不既定受此限制。例如，尽管本文中提供的图被绘示且描述为具有特定掺杂类型，但应了解，如一般技术人员将了解，可利用替代性掺杂类型。

在一些实施例中，本揭露涉及制造集成电路(ic)的方法。所述方法包括在衬底上方形成层间介电(ild)层。在ild层上方的介电保护层内形成开口，且在开口内和介电保护层上方形成底部电极层。对底部电极层执行化学机械平面化(cmp)工艺以形成底部电极结构，所述底部电极结构具有平面上表面和从底部电极结构的下表面向外突出到开口内的凸出部。在底部电极结构上方形成存储器元件且在存储器元件上方形成顶部电极。

在另一实施例中，本揭露涉及制造集成电路(ic)的方法。方法包括在衬底上方的层间介电(ild)层内形成多个金属层且在ild层上方形成介电保护层。介电保护层具有上覆多个金属层中的一个金属层的开口。在介电保护层和开口上方形成保形钝化层且在保形钝化层上方和开口内沉积底部电极层。对底部电极层执行化学机械平面化(cmp)工艺以形成具有大体上平面的上表面的经平面化底部电极层。经平面化底部电极层具有底部电极通路(beva)区和底部电极区。在底部电极层上方形成电阻切换元件且在电阻切换元件上方形成顶部电极。在电阻切换元件和顶部电极上方形成介电间隔层。介电间隔层具有间隔层侧壁。对经平面化底部电极层执行蚀刻工艺以形成具有与间隔层侧壁共面的底部电极侧壁的底部电极结构。

在又一实施例中，本揭露涉及集成电路(ic)。ic包含放置于ild层上方的介电保护层。介电保护层具有上覆被ild层围绕的金属层的开口。钝化层放置于介电保护层上方和开口内。底部电极结构放置于钝化层上方。底部电极结构包含底部电极通路(beva)区和底部电极区。底部电极区的高度从钝化层的上表面延伸到底部电极结构的顶部表面，且底部电极结构的下表面具有对应于钝化层中的突部的缺口。在底部电极结构上方布置电阻切换元件且在电阻切换元件上方布置顶部电极。

前文概述数种实施例的特征，使得所属领域的技术人员可更佳理解本揭露的方面。所属领域的技术人员应明白，其可容易将本揭露用作设计或修改用于实行本文中介绍的实施例的相同目的和/或实现相同优点的其它工艺和结构的基础。所属领域的技术人员还应认识到，这些等效构造并未脱离本揭露的精神和范围，且其可在不脱离本揭露的精神和范围的情况下在本文中进行各种改变、置换和更改。

符号说明

102衬底

104层间介电(ild)层

106金属层

106a金属线

106b金属通路

108介电保护层

108a开口

110钝化层

110a钝化层

110b钝化层

112底部电极结构

112a底部电极通路(beva)区

112b底部电极区

114存储器装置

116存储器元件

118顶部电极

120第一顶部电极层

122第二顶部电极层

124硬掩模层

126第三顶部电极层

128介电间隔层

200剖面图

202金属通路

204扩散势垒层

204a扩散势垒突部

204b扩散势垒突部

206a介电保护层突部

206b介电保护层突部

208存储器装置

208a钝化突部

208b钝化突部

250剖面图

300剖面图

302存储器装置

304电阻切换层

306导电细丝

308上金属通路

310剖面图

312存储器装置

314电阻切换层

316钉扎磁性层

318介电势垒层

320自由磁性层

400剖面图

402存储器区

404外围逻辑区

406下金属层

408底部通路层

410中间金属线层

412第一上金属通路

414第二上金属通路

420上蚀刻终止衬层

422保护衬层

500剖面图

600剖面图

602掩模层

604蚀刻工艺

606蚀刻开口

700剖面图

800剖面图

900剖面图

902底部电极层

904剖面图

906底部电极层

906a底部电极突部

906b底部电极突部

1000剖面图

1002经平面化底部电极层

1002u平面上表面

1004剖面图

1006经平面化底部电极层

1006u平面上表面

1100剖面图

1102电阻切换层

1104顶部电极层

1106第一导电层

1108第二导电层

1110第一硬掩模层

1112第三导电层

1114硬掩模层

1116第二硬掩模层

1118第三硬掩模层

1120第四硬掩模层

1122图案化层

1124底部抗反射涂布(barc)层

1126光阻剂层

1200剖面图

1300剖面图

1400剖面图

1500方法

1502步骤

1504步骤

1506步骤

1508步骤

1510步骤

1512步骤

1514步骤

1516步骤