本发明属于功率半导体器件技术领域，具体涉及一种具有混合导电模式的横向功率半导体器件及其制备方法。
背景技术：
横向绝缘栅双极晶体管(lateralinsulatedgatebipolartransistor，ligbt)是一种将横向功率mosfet和双极晶体管两者优点相结合而成的横向功率器件，同时具备输入阻抗高和导通压降低的特点，被广泛地应用在各种功率集成电路中。相比较传统的基于体硅技术的器件，采用soi技术制造的器件具有速度快、功耗低、集成密度高、抗闩锁能力强、成本低、抗辐照性能好等诸多优点。因此，基于soi材料的ligbt器件也具有绝缘性能好、衬底泄漏电流低、寄生电容小及集成度高等优点，并且其制作工艺与soi-cmos工艺相兼容，容易实现，因此已成为功率集成电路的核心部件之一。ligbt器件导通时由于漂移区内的电导调制效应，可以获得低的导通压降，但是在关断时，由于漂移区中存储的大量非平衡载流子的存在，使得关断时间长，关断损耗大。同时由于器件集电区pn结的存在，在器件正向导通时，在低集电极电压区，在相同的电流密度下，ligbt的导通压降较ldmos器件大，不利于器件损耗特性的减小。
技术实现要素：
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有混合导电模式的横向功率半导体器件及其制备方法。
为实现上述发明目的，本发明技术方案如下：
一种具有混合导电模式的横向功率器件，包括从下至上依次设置的p型衬底1，埋氧化层2和n型漂移区3；所述n型漂移区3内部一端设有p型基区4，另一端设有n型缓冲区8；所述p型基区4内部上方设有n型源区5和p型接触区6，所述n型缓冲区8内部上方设有p型集电极区9；所述p型接触区6和部分n型源区5上方具有发射极10；所述p型集电极区9部分上表面具有集电极12；所述p型基区4上方还设置有栅介质层7，所述栅介质层7上方具有栅电极11，所述栅介质层7和栅电极11组成的栅极结构的长度大于p型基区4表面的长度，栅极结构两端分别与n型源区5上表面和n型漂移区3上表面相接触；所述n型漂移区3表面具有n型条13和p型条14，所述n型条13和p型条14在器件漂移区表面垂直于沟道长度方向相间排列，所述n型条13和p型条14下方漂移区中具有p型resurf层16；所述n型条13、p型条14和p型resurf层16三者与n型缓冲区8之间具有介质槽结构17；所述n型条13在靠近介质槽结构17一侧上表面具有电极15，所述电极15与集电极12相连；所述n型条13和p型条14的浓度大于所述n型漂移区3的浓度；所述介质槽结构17的深度不小于n型条13、p型条14和p型集电极区9的深度。
与如图1所示的传统ligbt结构相比，本发明在器件漂移区表面垂直于沟道长度方向(z方向)引入相间排列的高浓度n/p条3维结构，并在其下方引入p型resurf层，在器件正向导通时，实现表面sj-ldmos与ligbt的混合导电，同时利用表面n/p条以及p型resurf层的3维resurf作用提高器件的击穿电压并利用耗尽层的三维扩展提高器件的关断速度，减小器件的关断损耗。本发明结构在正向导通过程中，随着集电极电压的增加，当从sj-ldmos导电机制向sj-ldmos与ligbt混合导电机制过渡的过程中由于介质沟槽结构和p型resurf层的隔离作用，不会出现常规rc-igbt的snapback效应。此外，本发明的制作工艺与传统ligbt工艺兼容，不会增加制作难度。
作为优选方式，所述p型resurf层16、n型条13和p型条14均不与p型基区4相接触，所述n型条13、p型条14的浓度不小于p型resurf层16的浓度。
作为优选方式，所述n型条13、p型条14二者与p型resurf层16之间还具有n型层18，所述n型层18的浓度大于所述n型漂移区3的浓度。
作为优选方式，所述p型resurf层16由浓度从左到右依次减小的第一子区域161、第二子区域162和第三子区域163组成.
作为优选方式，所述n型漂移区3由浓度从左到右依次增加的第一掺杂区31和第二掺杂区32组成。
作为优选方式，所述n型条13的宽度从左到右逐渐增加，p型条14的宽度从左到右逐渐减小；或者n型条13的浓度从左到右逐渐增加，p型条14的浓度从左到右逐渐减小。
作为优选方式，，器件的mos结构是沟槽型结构。
作为优选方式，器件的mos结构是平面结构和沟槽型结构共同组成的双栅复合结构。
作为优选方式，介质槽结构17直接与p型集电极区9相接触，n型缓冲区8仅在p型集电极区9下方，并且介质槽结构17的深度大于p型resurf层16和n型缓冲区8的深度。
为实现上述发明目的，本发明还提供一种上述具有混合导电模式的横向功率器件的制备方法，包括以下步骤：
第一步：选取绝缘体上硅材料，其中衬底厚度300～500微米，掺杂浓度为1014～1015个/cm3，位于衬底上的埋氧化层的厚度为0.5～3微米，soi层厚度为5～20微米；
第二步：光刻，在硅片表面右侧区域通过离子注入n型杂质并退火制作n型缓冲区8，形成的n型缓冲区8的厚度为2～4微米；
第三步：硅片表面热氧化并淀积栅电极材料，光刻，刻蚀部分栅电极材料和栅氧化层形成栅电极；
第四步：光刻，在硅片表面漂移区左侧通过离子注入p型杂质并退火制作p型基区，形成的p型基区的厚度为2～3微米；
第五步：光刻，在硅片表面漂移区中间通过高能离子注入p型杂质形成p型resurf层；
第六步：光刻，在硅片表面漂移区中间通过离子注入n型杂质并退火制作n条区，形成的n条区的宽度为0.5～1微米；
第七步：光刻，在硅片表面漂移区中间通过离子注入p型杂质并退火制作p条区，形成的p条区的宽度为0.5～1微米；
第八步：光刻，刻蚀并填充介质形成介质槽，形成的介质槽的深度不小于p型集电区的深度；
第九步：光刻，分别在硅片表面左侧区域通过离子注入n型杂质和p型杂质并退火制作n型源区和p型接触区，形成的n型源区和p型接触区的厚度约为0.2～0.3微米；
第十步：光刻，在硅片表面右侧区域通过离子注入p型杂质并退火制作p型集电区，形成的p型集电区的厚度为0.3～0.5微米；
第十一步：淀积并光刻、刻蚀介质层形成介质层；
第十二步：淀积并光刻、刻蚀金属在器件表面形成金属发射极、金属集电极；即制备得到具有混合导电模式的横向功率器件。
本发明的有益效果为：本发明在器件漂移区表面垂直于沟道长度方向引入相间排列的高浓度n/p条3维结构，并在其下方引入p型resurf层，并通过介质沟槽结构使n/p条3维结构与n-buffer区和p型集电区隔离。在器件处于阻断状态时，利用表面n/p条以及p型resurf层的3维resurf作用提高器件的击穿电压，同时提升表面n/p条、p型resurf层以及n型漂移区的掺杂浓度；在器件正向导通时，当集电极电压较低时，表面高浓度n/p条3维结构形成的超结mos结构导通，由于高的n条浓度，器件导通电阻小，当集电极电压达到并超过0.7v以后，ligbt和超结mos结构同时导通，在一定的集电极电压下具有大的导通电流，由于介质沟槽结构和p型resurf层的屏蔽作用，超结mos结构的存在不会影响ligbt的导通特性，不会出现常规rc-igbt的snapback效应；在器件关断时，由于表面n/p条以及p型resurf层的耗尽层的三维扩展，提高了器件的关断速度，减小了器件的关断损耗，同时由于超结mos结构的作用，在一定的导通电流密度下，器件n型漂移区3中注入的过剩载流子数减小，进一步提高了器件的关断速度，减小了器件的关断损耗；同时，本发明由于集成了超结mos结构，还具有逆导的功能。因此，相比较传统的soi-ligbt，本发明实现了表面sj-ldmos与ligbt的混合导电，可以获得更低的导通压降，更高的耐压，更快的开关速度，更低的关断损耗，并消除了snapback效应，大大提升了器件性能。
附图说明
图1为传统的soi-ligbt元胞结构示意图。
图2为本发明实施例1的具有混合导电模式的横向功率器件元胞结构示意图。
图3为本发明实施例1的具有混合导电模式的横向功率器件元胞结构沿aa’线的界面图。
图4为本发明实施例2的具有混合导电模式的横向功率器件元胞结构示意图。
图5为本发明实施例2的具有混合导电模式的横向功率器件元胞结构沿aa’线的界面图。
图6为本发明实施例3的具有混合导电模式的横向功率器件元胞结构示意图。
图7为本发明实施例4的具有混合导电模式的横向功率器件元胞结构示意图。
图8为本发明实施例5的具有混合导电模式的横向功率器件元胞结构示意图。
图9为本发明实施例6的具有混合导电模式的横向功率器件元胞结构示意图。
其中，1为p型衬底，2为埋氧化层，3为n型漂移区，4为p型基区，5为n+源区，6为p+接触区，7为栅介质层，8为n型缓冲区，9为p型集电区，10为栅电极，11为栅电极，12为集电极，13为n型条，14为p型条，15为电极，16为p型resurf层，17为介质槽结构，18为n型层，161为p型resurf层第一子区域、162为p型resurf层第二子区域、163为p型resurf层第三子区域，31为n型漂移区第一掺杂区、32为n型漂移区第一掺杂区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种具有混合导电模式的横向功率器件，元胞结构及沿aa’线的截面图分别如图2及图3所示，包括从下至上依次设置的p型衬底1，埋氧化层2和n型漂移区3；所述n型漂移区3内部一端设有p型基区4，另一端设有n型缓冲区8；所述p型基区4内部上方设有n型源区5和p型接触区6，所述n型缓冲区8内部上方设有p型集电极区9；所述p型接触区6和部分n型源区5上方具有发射极10；所述p型集电极区9部分上表面具有集电极12；所述p型基区4上方还设置有栅介质层7，所述栅介质层7上方具有栅电极11，所述栅介质层7和栅电极11组成的栅极结构的长度大于p型基区4表面的长度，栅极结构两端分别与n型源区5上表面和n型漂移区3上表面相接触；所述n型漂移区3表面具有n型条13和p型条14，所述n型条13和p型条14在器件漂移区表面垂直于沟道长度方向相间排列，所述n型条13和p型条14下方漂移区中具有p型resurf层16；所述n型条13、p型条14和p型resurf层16三者与n型缓冲区8之间具有介质槽结构17；所述n型条13在靠近介质槽结构17一侧上表面具有电极15，所述电极15与集电极12相连；所述n型条13和p型条14的浓度大于所述n型漂移区3的浓度；所述介质槽结构17的深度不小于n型条13、p型条14和p型集电极区9的深度。n型漂移区3的厚度为5～20微米；p型resurf层离表面的深度为1～4微米，厚度为0.5～2微米；n型条13和p型条14的宽度为0.5～1微米；所述p型resurf层16、n型条13和p型条14与p型基区4相距0.5～5微米。
本例的工作原理为：
阻断状态时：当集电极加正偏压，发射极和栅极接零电位时，器件处于阻断工作模式。利用表面n/p条以及p型resurf层的3维resurf作用，在器件击穿前使表面n/p条、p型resurf层以及n型漂移区全耗尽，从而优化漂移区电场，在一定的漂移区长度下获得更高的器件耐压，并提高表面n/p条、p型resurf层以及n型漂移区的掺杂浓度。同时，由于表面引入的mos结构降低了p型集电区/n型漂移区/p型基区寄生pnp晶体管的增益，进一步提高了器件的击穿电压。
正向导通状态时：发射极接零电位，当栅极所加电压大于器件阈值电压时，使得栅极下面p型基区表面的半导体发生反型，器件沟道导通，集电极加正偏压，此时介质沟槽17左边表面高浓度n/p条3维结构形成的横向超结mosfet导通，由于高的n条浓度，器件导通电阻小，具有大的电流。当集电极所加电压大于pn结的开启电压后，p型集电区9向n型漂移区3注入空穴，此时ligbt结构开始导通，并在n型漂移区3中形成电导调制效应。此时，ligbt和超结mos结构同时导通，在一定的集电极电压下具有大的导通电流，由于介质沟槽结构和p型resurf层的屏蔽作用，超结mos结构的存在不会影响ligbt的导通特性，不会出现常规rc-igbt的snapback效应。
关断状态时：当栅极电压从正向导通时的电压开始降低时，器件开始关断。由于器件正向导通时可以让sj-mosfet结构和ligbt结构同时导通，则导通状态时存储在漂移区的空穴变少，可以使得关断更快，关断损耗更小；而且由于表面n/p条以及p型resurf层的耗尽层的三维扩展，加速漂移区的耗尽，使得载流子的抽取速度更快，器件的关断性能更加优异进一步提高了器件的关断速度，减小了器件的关断损耗。
反向导通状态：由于表面sj-mosfet结构的形成，当发射极接高电位，集电极接低电位时，表面sj-mosfet结构的体二极管开始导通，可以实现反向导通，实现逆导功能。
因此，相比较传统的soi-ligbt，本发明实现了表面sj-ldmos与ligbt的混合导电，可以获得更低的导通压降，更高的耐压，更快的开关速度，更低的关断损耗，并消除了snapback效应，大大提升了器件性能。
所述p型resurf层16、n型条13和p型条14均不与p型基区4相接触，所述n型条13、p型条14的浓度不小于p型resurf层16的浓度。
实施例2
如图4和图5所示，本例与实施例1的区别在于，所述n型条13、p型条14二者与p型resurf层16之间还具有n型层18，所述n型层18的浓度大于所述n型漂移区3的浓度。与实施例1相比，本实施例可进一步提高横向mosfet的电流导通能力。
实施例3
如图6所示，本例与实施例1的区别在于，所述p型resurf层16由浓度从左到右依次减小的第一子区域161、第二子区域162和第三子区域163组成。与实施例1相比，本实施例可进一步提高器件的击穿电压。
实施例4
如图7所示，本例与实施例3的区别在于，所述n型漂移区3由浓度从左到右依次增加的第一掺杂区31和第二掺杂区32组成。与实施例3相比，本实施例可进一步提高器件的击穿电压，并提高器件的关断速度，减小关断损耗。
实施例5
如图8所示，本例与实施例4的区别在于，器件的mos结构是沟槽型结构。与实施例4相比，本实施例可进一步减小器件的导通压降。在本实施例中，还可采用平面mos结构和沟槽型mos结构组成的双栅复合结构。
实施例6
如图9所示，本例与实施例5的区别在于，介质槽结构17直接与p型集电极区9相接触，n型缓冲区8仅在p型集电极区9下方，并且介质槽结构17的深度大于p型resurf层16和n型缓冲区8的深度。与实施例5相比，本实施例可进一步减小器件的面积。
实施例7
上述6个实施例中所述具有混合导电模式的横向功率器件的制备方法，包括以下步骤：
第一步：选取绝缘体上硅材料，其中衬底厚度300～500微米，掺杂浓度为1014～1015个/cm3，位于衬底上的埋氧化层的厚度为0.5～3微米，soi层厚度为5～20微米；
第二步：光刻，在硅片表面右侧区域通过离子注入n型杂质并退火制作n型缓冲区8，形成的n型缓冲区8的厚度为2～4微米；
第三步：硅片表面热氧化并淀积栅电极材料，光刻，刻蚀部分栅电极材料和栅氧化层形成栅电极；
第四步：光刻，在硅片表面漂移区左侧通过离子注入p型杂质并退火制作p型基区，形成的p型基区的厚度为2～3微米；
第五步：光刻，在硅片表面漂移区中间通过高能离子注入p型杂质形成p型resurf层；
第六步：光刻，在硅片表面漂移区中间通过离子注入n型杂质并退火制作n条区，形成的n条区的宽度为0.5～1微米；
第七步：光刻，在硅片表面漂移区中间通过离子注入p型杂质并退火制作p条区，形成的p条区的宽度为0.5～1微米；
第八步：光刻，刻蚀并填充介质形成介质槽17，形成的介质槽的深度不小于p型集电区的深度；
第九步：光刻，分别在硅片表面左侧区域通过离子注入n型杂质和p型杂质并退火制作n型源区和p型接触区，形成的n型源区和p型接触区的厚度约为0.2～0.3微米；
第十步：光刻，在硅片表面右侧区域通过离子注入p型杂质并退火制作p型集电区，形成的p型集电区的厚度为0.3～0.5微米；
第十一步：淀积并光刻、刻蚀介质层形成介质层；
第十二步：淀积并光刻、刻蚀金属在器件表面的适当位置形成金属发射极、金属集电极；即制备得到具有混合导电模式的横向功率器件。
此外，作为优选方式，所述n型条13的宽度从左到右逐渐增加，对应p型条14的宽度从左到右逐渐减小；或者n型条13的浓度从左到右逐渐增加，p型条14的浓度从左到右逐渐减小。
需要申明的是：本发明的技术方案仅以n沟道器件为例进行说明，仅需对各区的掺杂类型进行互换，本发明同样适用于p沟道器件。本发明介质材料不局限于二氧化硅，还包括：氮化硅(si3n4)、二氧化铪(hfo2)、三氧化二铝(al2o3)等介质材料。所述半导体材料可以硅，还可以是碳化硅、氮化镓、金刚石等宽禁带材料。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。