半导体装置的形成方法与流程

本公开实施例通常涉及半导体装置的制造，且特别涉及在具有高深宽比(aspectratio)的开口中，使用原子层沉积(atomiclayerdeposition，ald)工艺形成介电层。

背景技术

由于各种电子元件(例如：晶体管、二极管、电阻器、电容器等)的集成密度不断的提升，半导体产业已经历快速成长。在大多数情况下，集成密度的提升来自于最小部件深宽的不断缩小，其使得更多的元件能被整合至指定的面积内。

随着晶体管深宽缩小，每一部件的深宽也跟着缩小。一个此类部件为浅沟槽隔离(shallowtrenchisolation，sti)，其用于有源区之间，以隔离一个半导体装置与另一半导体装置，且另一部件为在栅极结构之间的层间介电层(inter-layerdielectric，ild)。部件深宽的缩小常常导致深宽比(aspectratio)增加，因为开口的宽度变小，但深度可能与先前的一样。对于具有高深宽比例如深宽比为8:1或更大的先进技术的开口而言，用来填充具有较低深宽比的开口(例如，基底中的浅沟槽隔离或栅极结构之间的层间介电层)的技术可能会有较差的填充结果。

通过使用可流动的介电材料，可流动的化学气相沉积(flowablechemicalvapordeposition，fcvd)工艺改善填充结果。可流动的介电材料，顾名思义，可流动以填入间隙中的孔洞。通常会添加各种化学成分至含硅的前驱物中，使沉积的膜能够流动。在沉积可流动的膜之后，将其硬化，然后退火，以移除添加的化学成分，形成介电层，例如氧化硅。通常在高温下，例如大于600℃或大于1000℃，将可流动的膜硬化及退火，以获得期望的机械性质(mechanicalproperty)。然而，半导体装置的热预算(thermalbudget)可能无法容许如此高的温度。当在较低温下(例如在300℃和700℃之间)硬化时，可流动的膜的机械性质，例如湿蚀刻速率(wetetchrate，wer)退化(例如湿蚀刻速率增加)，其对于后续工艺可能有不利的影响。本公开所属技术领域亟需低温沉积法，其能填充高深宽比的开口。

技术实现要素：

根据一些实施例，半导体装置的形成方法包含执行原子层沉积工艺，以沉积介电材料于基底上，使用紫外光将沉积的介电材料硬化，以及在硬化之后，将沉积的介电材料退火。

根据另一些实施例，半导体装置的形成方法包含使用原子层沉积工艺，将绝缘材料填入基底上的凹陷中，以及执行后处理，以降低绝缘材料的蚀刻速率。

根据又一些实施例，鳍式场效晶体管的形成方法包含形成突出于基底上的鳍，执行原子层沉积工艺，以沉积氧化物膜于邻近鳍的凹陷中，其中原子层沉积工艺的执行包含供应包含前驱物和氧化剂的气体至具有基底的沉积腔，以形成氧化物膜的第一层，从沉积腔移除气体，以及执行等离子体工艺，以处理氧化物膜的第一层。此方法还包括使用紫外光将氧化物膜硬化，以及使用蒸气退火工艺将氧化物膜退火。

附图说明

为了更完整的理解本公开实施例及其优点，以下配合所附附图作详细说明。

图1为鳍式场效晶体管(finfield-effecttransistor，finfet)的三维示意图。

图2、图3、图4a、图5a、图6a、图7a和图8-图16是根据一些实施例，绘示鳍式场效晶体管在各个制造阶段的剖面图。

图4b、图5b、图6b和图7b是根据一些实施例，分别绘示图4a、图5a、图6a和图7a所绘示的绝缘材料的化学键。

图17是根据一些实施例，绘示半导体结构的制造方法的流程图。

附图标记说明：

30、100鳍式场效晶体管；

32、50基底；

34隔离区；

36鳍；

38、66、96栅极介电层；

40、98栅极电极；

42、44、80源极/漏极区；

52垫氧化物层；

56垫氮化物层；

58、70掩模；

60t、62t、64t顶面；

60半导体条；

61沟槽；

62隔离区(浅沟槽隔离区)；

63、69、71、73、75、77绝缘材料；

64半导体鳍；

65区域；

68栅极；

71ao-si-o-sih3键；

72栅极密封间隔物；

73ao-si-oh键；

75ao-si-o键；

77asi-o-sih3键；

86栅极间隔物；

90、104层间介电层；

92、102接触；

810紫外光硬化工艺；

910退火工艺；

1000方法；

1010、1020、1030步骤；

w宽度；

h深度；

a-a、b-b、c-c剖面。

具体实施方式

以下公开内容提供了许多不同实施例或范例，以实现本公开实施例的不同部件。以下描述各部件及其排列方式的具体范例，以简化本公开实施例。当然，这些仅仅是范例，而不在于限定本公开实施例的保护范围。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本公开实施例可在各个范例中重复参考标号及/或字母。此重复是为了简单和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。

再者，在此可以使用空间相关用语，例如“在…底下”、“在…下方”、“下”、“在…上方”、“上”和类似用语，以易于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。除了图中所示的方位外，空间相关用语可涵盖装置在使用或操作中的不同方位。装置可以采用其他方位定向(旋转90度或在其他方位上)，并且在此使用的空间相关描述可以同样地作出相应的解释。

本公开的实施例是描述在特定的背景中，特别是在鳍式场效晶体管(finfield-effecttransistor，finfet)的浅沟槽隔离区中形成氧化物层。这些实施例为非限定的示范例。本领域技术人员可以理解的是，本公开实施例所公开的方法可用于形成其它材料或层(例如层间介电层)，及/或可应用于其它半导体装置(例如平面式晶体管)的制造中。

图1绘示三维示意图中鳍式场效晶体管30的示范例。鳍式场效晶体管30包含在基底32上的鳍36。基底32包含隔离区34，且鳍36从相邻的隔离区34之间突出且在相邻的隔离区34之上。栅极介电层38沿着鳍36的侧壁且在鳍36的顶面上，且栅极电极40在栅极介电层38上。相关于栅极介电层38和栅极电极40，源极/漏极区42和44设置于鳍36的相对两侧。图1进一步说明用于后续附图的基准剖面。剖面b-b跨过鳍式场效晶体管30的沟道、栅极介电层38和栅极电极40。剖面c-c平行于剖面b-b，且跨过源极/漏极区42。剖面a-a垂直于剖面b-b且沿着鳍36的纵轴，并且在例如源极/漏极区42和44之间的电流方向上。为了清楚明暸，后续附图提及这些基准剖面。

根据一些实施例，图2-图4b、图5a、图6a、图7a、图8和图9-图14绘示鳍式场效晶体管100在各个制造阶段的剖面图。除了多个鳍以外，鳍式场效晶体管100类似于图1的鳍式场效晶体管30。图2-图3、图4a、图5a、图6a、图7a和图8-图11绘示鳍式场效晶体管100沿着剖面b-b的剖面图。图12和图13绘示说明沿着剖面c-c的剖面图，图14和图15绘示沿着剖面a-a的剖面图。

图2绘示基底50。基底50可为半导体基底，例如整体半导体、绝缘体上的半导体(semiconductor-on-insulator，soi)基底或类似基底，且基底可被掺杂(例如，用p型或n型的掺杂物)或不掺杂。基底50可为晶片，例如硅晶片。基本上，绝缘体上的半导体(soi)基底包含在绝缘层上形成的半导体材料层。绝缘层例如可为埋藏氧化物(buriedoxide，box)层、氧化硅层或类似绝缘层。提供绝缘层于基底上，基底通常为硅或玻璃基底。也可使用其它基底，例如多层或梯度基底(gradientsubstrate)。在一些实施例中，基底50的半导体材料可包含硅；锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包含sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或前述的组合。

基底50可包含集成电路装置(未绘示)。如本领域技术人员所了解的，可于基底50之中和/或之上形成各式各样的集成电路装置，例如晶体管(transistor)、二极管(diode)、电容器(capacitor)、电阻器(resistor)、类似的装置或前述的组合，以产生用于鳍式场效晶体管的设计的结构和功能要求。可使用任何合适的方法形成集成电路装置。

参阅图3，使用例如光刻技术将图2所示的基底50图案化。例如，于基底50上形成掩模层，掩模层例如为垫氧化物层52和上方垫氮化物层56。垫氧化物层52可为薄膜，其包含例如使用热氧化工艺形成的氧化硅。垫氧化物层52可作为基底50和上方垫氮化物层56之间的粘着层。在一些实施例中，垫氮化物层56由氮化硅、氮氧化硅、碳化硅、氮碳化硅、类似材料或前述的组合形成，且可使用低压化学气相沉积(low-pressurechemicalvapordeposition，lpcvd)或等离子体增强化学气相沉积(plasmaenhancedchemicalvapordeposition，pecvd)形成垫氮化物层56，作为示范例。

可使用光刻技术将掩模层图案化。通常光刻技术使用光致抗蚀剂材料(未绘示)，并将光致抗蚀剂材料沉积、照辐射(曝光)和显影，以移除部分的光致抗蚀剂材料。剩余的光致抗蚀剂材料保护下方材料，例如在此示范例中的掩模层，使其免于后续的工艺步骤的伤害，例如蚀刻。在此示范例中，光致抗蚀剂材料用来将垫氧化物层52和垫氮化物层56图案化，以形成图案化的掩模58，如图3所绘示。

图案化的掩模58接着用来将基底50露出的部分图案化，以形成沟槽61，藉此在相邻的沟槽61之间定义出半导体条60，如图3所绘示。在一些实施例中，通过在基底50中蚀刻出沟槽，形成半导体条60。蚀刻可为任何可接受的蚀刻工艺，例如反应离子蚀刻(reactiveionetch，rie)、中性束蚀刻(neutralbeametch，nbe)，类似蚀刻或前述的组合。蚀刻可为异向性。如以下将会讨论的，接着用介电材料(例如氧化硅)填充沟槽61，相邻于半导体条60形成隔离区，例如浅沟槽隔离(shallowtrenchisolation，sti)区。在一些实施例中，沟槽61可为彼此平行的条状(从顶部看)且紧密地与彼此隔开。在一些实施例中，沟槽61可为连续的且围绕半导体条60。在半导体条60形成之后，可通过蚀刻或任何合适的方法移除图案化的掩模58。

如同下文将更详细地讨论，在沟槽61中形成绝缘材料63(见图8)，且之后将绝缘材料63凹陷，以形成浅沟槽隔离区62(见图10)。在本公开实施例中，半导体条60的上部从相邻的浅沟槽隔离区62之间突出，且称为半导体鳍或鳍。

在先进的半导体工艺技术中，沟槽61可具有小于10nm的宽度w和大于20的深宽比(深度h和宽度w的比)。对例如旋转涂布工艺或可流动的化学气相沉积的方法而言，填充具有如此高深宽比的沟槽或间隙可为例如旋转涂布(spin-on)工艺或可流动的化学气相沉积(flowablechemicalvapordeposition，fcvd)工艺的方法的挑战。例如，如果使用旋转涂布工艺或可流动的化学气相沉积(fcvd)工艺填充沟槽61，可能需要高温(例如高于600℃)退火工艺将沉积的可流动介电材料转变为氧化物(例如氧化硅)，并获得氧化物期望的物理性质(例如湿蚀刻速率和/或硬度)。

然而，旋转涂布工艺或可流动的化学气相沉积工艺所需的高温退火工艺可能会产生一些问题，例如损失临界深宽(criticaldimension，cd)和/或鳍弯曲。损失临界深宽和鳍弯曲可起因于在高温(例如高于600℃)下，沉积的介电材料(例如可流动的介电材料)的分布不均和沉积的介电材料的高收缩因子(shrinkagefactor)。例如，由于半导体装置的特定设计，少量(例如体积)的介电材料可沉积于半导体鳍的第一侧上，且大量的介电材料可沉积于相对于第一侧的鳍的第二侧上。当沉积的介电材料在高温下退火时，因为在鳍的第一侧和第二侧的介电材料的体积不同，将会在鳍的第一侧和第二侧施加不同大小的压力。压力的不平衡因介电材料在高温下的高收缩因子而更恶化，可能导致鳍弯曲。鳍弯曲可能伤害鳍，导致所制造的半导体装置的效能降低或故障。压力的不平衡也可能导致半导体装置的部件的位置，例如鳍，发生偏移，因此改变部件的深宽和导致临界深宽的损失。如同下文将更详细地描述，原子层沉积工艺之后进行紫外光硬化工艺和热退火工艺(例如蒸汽退火工艺)，所有工艺皆在低温(例如低于450℃)下执行，以填充具有高深宽比的间隙，并避免或减少临界深宽的损失和鳍弯曲的问题。

图4a至图7b绘示用于形成绝缘材料63(见图8的标号)的原子层沉积工艺。图4a、图5a、图6a和图7a绘示在绝缘材料63的形成工艺的过程中，鳍式场效晶体管100的剖面图。为了清楚，在图4a、图5a、图6a和图7a中只绘示两个半导体条60。图4b、图5b、图6b和图7b分别对应图4a、图5a、图6a和图7a，并绘示在绝缘材料63的形成工艺的过程中所形成的化学键。为了简洁，在图4b、图5b、图6b和图7b中只绘示一个半导体条60(例如：在图4a、图5a、图6a和图7a的右侧的半导体条60)。

参阅图4a，将鳍式场效晶体管100放置于沉积腔(未绘示)中，且执行原子层沉积工艺，以在鳍式场效晶体管100上沉积绝缘材料71。在一些实施例中，使用sih3n(c3h7)2(也称为lto520)作为前驱物，执行原子层沉积工艺。在一些实施例中，前驱物lto520和o3一起供应至沉积腔。前驱物lto520可为气态，且o3可为等离子体态。在一些示例性实施例中，以前驱物lto520的流速在50标准立方公分每分钟(standardcubiccentimeterperminute，sccm)和100sccm之间，例如：75sccm；o3的流速在约4000和8000sccm之间，例如6000sccm；压力在约1.5torr和约2.2torr之间，例如1.6torr；以及温度在约350℃和约450℃之间，例如400℃，执行原子层沉积工艺。可根据沉积的绝缘材料的目标厚度调整沉积时间。例如，约20分钟至约60分钟的原子层沉积工艺时间可用于沉积约的绝缘材料71。在一些实施例中，原子层沉积工艺包含多个沉积循环，每一沉积循环沉积约至约的绝缘材料71。

在一些实施例中，半导体条60和基底50包含硅，且引入沉积腔的lto520吸附至半导体条60和基底50的表面上，形成o-sih3n(c3h7)2键。此外，由于与o3(例如o3等离子体)发生化学反应，在半导体条60和基底50的表面形成o-si-o-h键。在一些实施例中，lto520倾向与在半导体条60和基底50的表面的o-si-o-h键反应，通过化学吸附(chemisorption)形成o-si-o-sih3键。lto520的吸附和/或化学吸附形成一层绝缘材料71，如图4a所绘示。lto520的化学吸附的公式如以下式(1)所提供：

o-si-o-h+sih3n(c3h7)2＝o-si-o-sih3+nh(c3h7)2(1)

图4b说明绝缘材料71的o-si-o-sih3键71a。

参阅图5a，o3可与lto520一起被导入沉积腔中，将lto520和绝缘材料71氧化。在一些实施例中，o3作为氧化剂并与o-sih3键和/或o-sih3n(c3h7)2键反应(例如氧化)，以形成o-si-oh键，藉此将那层绝缘材料71转变为绝缘材料73。图5b说明绝缘材料73的o-si-oh键73a。值得注意的是，虽然图4a和图5a以两个分开的步骤绘示绝缘材料71的形成和绝缘材料71的氧化(变为绝缘材料73)，但绝缘材料71的形成和绝缘材料71的氧化可在沉积腔中同时发生，因为lto520和o3可以采用lto520和o3的混合物一起被导入沉积腔中。

接着，从沉积腔抽出(例如用帮浦)沉积腔内的气体，其可包含未反应的lto520、o3和化学反应的副产物。在一些实施例中，气体抽出之后，沉积腔内的压力在约1.5torr和约2.2torr之间。

再来，气体抽出之后，以等离子体工艺处理绝缘材料73，如图6a所示。在一些实施例中，通过将o2等离子体导入沉积腔执行等离子体工艺。在一些示例性实施例中，用以o2等离子体的流速在约50sccm和约100sccm之间，例如75sccm；压力在约1.5torr和约2.2torr之间，例如1.6torr；以及温度在约350℃和约450℃之间，例如400℃，执行等离子体工艺。在靠近半导体条60的顶面的地方(例，靠近半导体条60的远离基底50的上表面的表面)，o2等离子体与绝缘材料73的o-si-oh键反应，且在半导体条60的顶面附近形成o-si-o键，藉此将绝缘材料73的顶部部分转变为绝缘材料75(例：氧化硅)。图6b绘示绝缘材料75的o-si-o键75a和绝缘材料73的o-si-oh键73a。在后续的原子层沉积循环中，绝缘材料75的o-si-o键可减缓lto520的吸附/化学吸附。绝缘材料75和绝缘材料73可统称为绝缘材料63的第一层，其通过原子层沉积工艺的第一沉积循环形成。虽然未绘示，在o2等离子体工艺之后，且在原子层沉积工艺的第二沉积循环之前，可执行抽气工艺(evacuationprocess)，以排出沉积腔内的气体。

图4a至图6b绘示原子层沉积的沉积循环。在一些实施例中，原子层沉积工艺包含执行多个沉积循环，每一沉积循环重复图4a至图6b所示的工艺，并形成绝缘材料63的一额外的层(例，绝缘材料63的第二层、绝缘材料63的第三层，等等)，直到绝缘材料63达到目标厚度或沟槽61被绝缘材料63填满。

图7a说明原子层沉积工艺的第二沉积循环的起始，在此形成第二层绝缘材料77，类似于图4a的绝缘材料71。值得注意的是，由于o-si-o键靠近半导体条60的上表面，lto520的吸附/化学吸附受到阻碍，因此绝缘材料77在第一层绝缘材料63上且沿着沟槽61的侧壁和底部形成。沿着宽度w的方向(见图3)测量，绝缘材料77的厚度沿着从半导体条60的远离基底50的上表面至基底50的方向增加。例如，绝缘材料77的靠近半导体条60的上表面的第一厚度小于绝缘材料77的靠近构槽61底部的第二厚度。在说明的示范例中，绝缘材料77的上表面形成v形。图7b绘示绝缘材料77的si-o-sih3键77a和绝缘材料75的o-si-o键75a。

图8绘示原子层沉积工艺完成后的鳍式场效晶体管100。如图8所绘示，绝缘材料63，其可包含多层具有o-si-o键和o-si-oh键的绝缘材料，填入沟槽61。值得注意的是，原子层沉积工艺为顺应性沉积工艺，因此对具有宽开口的区域而言(例如宽度大于0.1μm的开口)，原子层沉积可不完全填满宽开口，在这情形下，可使用传统沉积工艺，例如物理气相沉积(physicalvapordeposition，pvd)或化学气相沉积(chemicalvapordeposition，cvd)，以填满宽开口没被原子层沉积工艺填满的部分。例如，图8显示绝缘材料69填入凹陷没被绝缘材料63填入的部分，且绝缘材料63由原子层沉积工艺所形成。绝缘材料69可为氧化物，例如氧化硅、氮化物、类似材料或前述的组合，并可通过化学气相沉积、物理气相沉积或其它合适的形成方法形成。在一些实施例中，原子层沉积工艺完全填满所有的开口，且省略绝缘材料69。为了简洁，在后续的工艺中未绘示绝缘材料69。

进一步在图8中，平坦化工艺，例如化学机械研磨(chemicalmechanicalpolish，cmp)，可移除任何过多的绝缘材料63，使得绝缘材料63的顶面和半导体条60的顶面为共平面。

继续参阅图8，原子层沉积工艺后，执行紫外光硬化工艺810，以硬化沉积的绝缘材料63。可在沉积腔中或者在与沉积腔不同的腔中，执行紫外光硬化工艺810。在一些实施例中，使用波长在约200nm和约400nm之间的紫外光，执行紫外光硬化工艺810。例如，市售的h+灯泡可作为紫外光源。紫光外硬化工艺的时间间隔可在约1分钟和约4分钟之间，但其它数值也有可能。在一些实施例中，紫光外硬化工艺的温度在约10℃和约450℃之间。在一些实施例中，紫外光硬化工艺将未转变的键(例如o-sih3键)转变为o-si-悬键(danglingbond)，因此改善绝缘材料63的物理性质(例如湿蚀刻速率和/或硬度)。

没有紫外光硬化工艺810，绝缘材料63的区域65(例如相邻的半导体条60之间的中央区域)可能具有比绝缘材料63的其它区域还差的物理性质(例如较快的湿蚀刻速率和/或较软)，这是因为例如未转变的前驱物吸附在原子层沉积工艺的最后沉积循环的过程中所形成的绝缘材料层的表面。这些差的区域65如果置之不理，可能会对鳍式场效晶体管的后续工艺造成负面的影响(例如导致鳍的高度损失)。有紫外光硬化工艺810，在绝缘材料63的区域65中未转变的键会转变为o-si-o键，因此避免或减少上述的问题。

接着，参阅图9，对鳍式场效晶体管100执行退火工艺910。在一些实施例中，退火工艺910进一步将未转变的键(例如o-si-oh键)转变为o-si-o键，因此改善绝缘材料63的物理性质(例如湿蚀刻速率和/或硬度)。在一些示例性实施例中，退火工艺910为蒸气退火(steamanneal)工艺。可在不同于沉积腔或紫外光硬化腔的退火腔中执行退火工艺910。在一些示例性实施例中，在温度约350℃和约450℃之间执行蒸气退火工艺。在各种实施例中，蒸气退火工艺的时间间隔为约30分钟和约120分钟之间，但其它数值也有可能。

在紫外光硬化工艺810和退火工艺910之后，绝缘材料63转变成氧化物(例如氧化硅)，因此绝缘材料63也可称为介电材料或氧化物膜。在一些实施例中，从绝缘材料63的上表面63u至下表面63l，绝缘材料63具有一致的湿蚀刻速率。在绘示的实施例中，绝缘材料63的湿蚀刻速率和热氧化硅的湿蚀刻速率的比值小于约1.5。值得注意的是，由于在较低的温度(例如低于约450℃)下执行原子层沉积工艺、紫外光硬化工艺和退火工艺，所以可避免或减少上述讨论的有关高温退火(例如高于约600℃)的问题，例如鳍弯曲和损失临界深宽。

图10绘示将绝缘材料63凹陷，例如形成浅沟槽隔离(shallowtrenchisolation，sti)区(也称为隔离区)62。凹陷出隔离区62，使得半导体条60的上部部分从相邻的隔离区62之间突出，并形成半导体鳍64。隔离区62的顶面可具有如图绘示的平坦表面、外凸表面、内凹表面(例如碟状)或前述的组合。通过合适的蚀刻，可形成隔离区62的顶面为平坦、外凸和/或内凹。可使用可接受的蚀刻工艺，例如对隔离区62的材料有选择性的蚀刻，凹陷出隔离区62。例如，可使用化学氧化物移除，其利用蚀刻或appliedmaterialssiconi设备或稀释氢氟酸(dhf)。

图2至图10绘示形成半导体鳍64的实施例，但可在各种不同工艺中形成半导体鳍。在一些示范例中，可通过在基底中蚀刻出沟槽以形成半导体条；可用介电层填入沟槽；以及可将介电层凹陷，使得半导体条从介电层突出，以形成半导体鳍。在另一些示范例中，可在基底的顶面上形成介电层；可穿过介电层蚀刻出沟槽；可在沟槽中外延成长同质外延结构；以及可将介电层凹陷，使得同质外延结构从介电层突出，以形成半导体鳍。在又一些示范例中，异质外延结构可用于半导体鳍。例如，可将半导体条凹陷，以及在凹陷处中外延成长与半导体条不同的材料。在一些更进一步的实施例中，可在基底的顶面上形成介电层；可穿过介电层蚀刻出沟槽；可使用与基底不同的材料在沟槽中外延成长异质外延结构；以及可将介电层凹陷，使得异质外延结构从介电层突出，形成半导体鳍。在外延成长同质外延或异质外延结构的实施例中，成长的材料可在成长过程中进行原位(insitu)掺杂，其可免除之前或后续的注入，虽然原位和注入掺杂可一起使用。再者，在nmos区中外延成长与pmos区的材料不同的材料可能是有好处的。在各种实施例中，半导体鳍可包含硅锗(sixge1-x，其中x可介于大约0和1之间)、碳化硅、纯或大致上纯的锗、第iii-v族化合物半导体、第ii-vi族化合物半导体或类似材料。例如，用于形成第iii-v族化合物半导体的可用材料包含，但不限于，inas、alas、gaas、inp、gan、ingaas、inalas、gasb、alsb、alp、gap及类似材料。

图11绘示在半导体鳍64上形成栅极结构。在半导体鳍64和隔离区62上形成介电层(未绘示)。介电层例如可为氧化硅、氮化硅、多层的前述材料或类似材料，且根据可接受的技术，可沉积或热成长介电层。在一些实施例中，介电层可为高介电常数介电材料，且在这些实施例中，介电层可具有大于约7.0的介电常数，且可包含hf、al、zr、la、mg、ba、ti、pb的金属氧化物或硅酸盐、多层的前述材料和前述的组合。介电层的形成方法可包含分子束沉积(molecular-beamdeposition，mbd)、原子层沉积(atomiclayerdeposition，ald)、等离子体增强化学气相沉积(plasma-enhancedcvd，pecvd)和类似方法。

在介电层上形成栅极层(未绘示)，且在栅极层上形成掩模层(未绘示)。可在介电层上沉积栅极层，然后将栅极层平坦化，例如利用化学机械研磨。掩模层可沉积于栅极层上。栅极层例如可由多晶硅形成，但其它材料也可使用。在一些实施例中，栅极层可包含含金属的材料，例如tin、tan、tac、co、ru、al、前述的组合或多层的前述材料。掩模层可由，例如氮化硅或类似材料形成。

在这些层形成之后，使用可接受的光刻和蚀刻技术将掩模层图案化，以形成掩模70。然后，通过可接受的蚀刻技术，将掩模70的图案转移至栅极层和介电层，以形成栅极68和栅极介电层66。栅极68和栅极介电层66覆盖半导体鳍64各自的沟道区。栅极68也可具有与各自的半导体鳍64的纵向方向大致垂直的纵向方向。

图12和图13绘示鳍式场效晶体管100沿着剖面c-c的剖面图。参阅图12，在隔离区62、半导体鳍64、栅极68和掩模70的露出的表面上形成栅极密封间隔物72(未绘示于图12中，请见图14)。热氧化或沉积工艺可形成栅极密封间隔物72。在一些实施例中，栅极密封间隔物72可由氮化物形成，例如氮化硅、氮氧化硅、碳化硅、氮碳化硅、类似材料或前述的组合。然后移除栅极密封间隔物72在栅极结构的侧壁以外的部分。在一些实施例中，可使用异向性蚀刻工艺，例如干蚀刻工艺，移除栅极密封间隔物72在栅极结构的侧壁以外的部分。

接着，通过鳍移除工艺，移除半导体鳍64在栅极结构以外的部分。在移除部分的半导体鳍64的过程中，栅极结构可作为掩模。在一些实施例中，移除半导体鳍64在栅极结构以外的部分为多步骤的移除工艺。在一些实施例中，多步骤的移除工艺包含第一干蚀刻工艺和第二湿蚀刻工艺。在一些实施例中，通过鳍移除工艺，移除半导体鳍64和半导体条64的顶部部分，使得半导体条60的剩余部分的顶面60t在隔离区62的顶面62t的下方延伸，如图12所绘示。在另一些实施例中，在鳍移除工艺之后，留下半导体鳍64的底部部分，这情况下，半导体鳍64的剩余底部部分的顶面64t(在图12中以虚线绘示)在隔离区62的顶面62t的上方延伸。为了有助于以下的讨论，半导体鳍64/60指的是鳍移除工艺之后，半导体鳍64和/或半导体条60的剩余部分。

接着，如图12所绘示，在半导体鳍64/60上方形成源极/漏极区80。源极/漏极区80由外延成长材料而形成，例如通过金属有机化学气相沉积(metal-organiccvd，mocvd)、分子束外延(molecularbeamepitaxy，mbe)、液相外延(liquidphaseepitaxy，lpe)、气相外延(vaporphaseepitaxy，vpe)、选择性外延成长(selectiveepitaxialgrowth，seg)、类似方法或前述的组合。

在图12的示范例中，邻近的半导体鳍64/60的源极/漏极区80不会合并在一起，而维持分开的源极/漏极区80。在另一些实施例中，如图13所绘示，由于隔离区62在相邻的半导体鳍64/60之间的阻挡，先在半导体鳍64/60上的凹陷中(例如鳍移除工艺产生的凹陷)垂直地成长源极/漏极区80，在此时，不会水平地成长源极/漏极区80。在凹陷完全填满后，垂直且水平地成长源极/漏极区80，以形成小切面(facet)。在图13所绘示的实施例中，相邻的半导体鳍64/60的源极/漏极区80合并，形成连续的外延源极/漏极区80。

在产生的鳍式场效晶体管为n型鳍式场效晶体管的一些示例性实施例中，源极/漏极区80包含碳化硅(sic)、磷化硅(sip)、掺杂磷的碳化硅(sicp)或前述的类似材料。在产生的鳍式场效晶体管为p型鳍式场效晶体管的另一些示例性实施例中，源极/漏极区80包含sige和p型杂质，例如硼或铟。

可将掺杂物注入外延源极/漏极区80，以形成源极/漏极区80，之后执行退火。注入工艺可包含形成及将掩模图案化，掩模例如为光致抗蚀剂，以覆盖鳍式场效晶体管被保护而免于注入工艺的区域。源极/漏极区80可具有范围为约10e19cm^-3至约10e21cm^-3的杂质浓度。在一些实施例中，在外延成长工艺的过程中，外延源极/漏极区80可在原位(insitu)掺杂，在这情况下，可不需要注入工艺。

图14绘示在形成外延源极/漏极区80之后，沿着图1的剖面a-a的鳍式场效晶体管100。如图14所绘示，外延源极/漏极区80可具有从半导体鳍64各自的表面升起的表面(例如升起至半导体鳍64的非凹陷部分之上)且可具有小切面。图14进一步绘示栅极间隔物86，其位于沿着栅极结构的侧壁的栅极密封间隔物72上。可通过顺应性地沉积材料并接着将材料异向性蚀刻，形成栅极间隔物86。栅极间隔物86的材料可为氮化硅、硅碳氮(sicn)、前述的组合或类似材料。可在外延源极/漏极区80之前或之后，形成栅极间隔物86。在一些实施例中，在外延源极/漏极区80的外延工艺之前，于栅极密封间隔物72上形成虚设栅极间隔物，然后，在外延源极/漏极区80形成之后，移除虚设栅极间隔物并用栅极间隔物86取代。

可执行鳍式场效晶体管装置的后续工艺，例如形成一或更多的层间介电层，以及形成接触(contact)，在此不讨论以上的细节。

在一些实施例中，可使用栅极后(gate-last)工艺(有时称为取代栅极(replacementgate)工艺)。在那些实施例中，栅极68和栅极介电层66可被视为虚设结构，且在后续的工艺过程中，会被移除并用有源栅极和有源栅极介电层取代。

图15和图16绘示根据一些实施例的栅极后结构工艺的中间阶段的剖面图。图15和图16为沿着图1的剖面a-a的剖面图。

图15绘示图14的工艺之后的结构，但有执行额外的步骤。这些额外的步骤包含在图14所绘示的结构上形成层间介电层(interlayerdielectric，ild)90，移除栅极68(在此实施例中，有时称为虚设栅极)、栅极密封间隔物72和栅极介电层66(在此实施例中，有时称为虚设栅极介电层)位于栅极68正下方的部分。

在一些实施例中，层间介电层90由介电材料形成，例如磷硅酸盐玻璃(phosphosilicateglass、psg)、硼硅酸盐玻璃(borosilicateglass，bsg)、掺杂硼的磷硅酸盐玻璃(boron-dopedphosphosilicateglass，bpsg)、无掺杂的硅酸盐玻璃(undopedsilicateglass，usg)或类似材料，并且可通过合适的方法，例如化学气相沉积、等离子体增强化学气相沉积或可流动的化学气相沉积来沉积介电材料。

根据一些实施例，在蚀刻步骤中移除栅极68、栅极介电层66和栅极密封间隔物72，因此形成凹陷。每一凹陷露出各自的半导体鳍64的沟道区。每一沟道区设置于相邻的一对外延源极/漏极区80之间。在移除的期间，当蚀刻虚设栅极时，虚设栅极介电层可作为蚀刻停止层(etchstoplayer)。在移除虚设栅极之后，可接着移除虚设栅极介电层和栅极密封间隔物72。

此外，在图15中，形成栅极介电层96和栅极电极98作为取代栅极(replacementgate)。栅极介电层96顺应性地沉积于凹陷中，例如在半导体鳍64的顶面和侧壁上，在栅极间隔物86的侧壁上，以及在层间介电层90的顶面上。根据一些实施例，栅极介电层96包含氧化硅、氮化硅或多层的前述材料。在另一些实施例中，栅极介电层96包含高介电常数介电材料，且在这些实施例中，栅极介电层96可具有大于约7.0的介电常数，且可包含hf、al、zr、la、mg、ba、ti、pb的金属氧化物或硅酸盐，或前述的组合。栅极介电层96的形成方法可包含分子束沉积、原子层沉积、等离子体增强化学气相沉积和类似方法。

接着，栅极电极98分别沉积于栅极介电层96上，且填入凹陷的剩余部分。栅极电极98可由含金属的材料制成，例如tin、tan、tac、co、ru、al、前述的组合或多层的前述材料。在用栅极电极98填满后，可执行平坦化工艺，例如化学机械研磨，以移除栅极介电层96和栅极电极98的材料的过多部分，其中过多部分在层间介电层90的顶面上。栅极电极98和栅极介电层96的材料产生的剩余部分因此而形成所产生的鳍式场效晶体管的取代栅极。

在图16中，层间介电层104沉积于层间介电层90上。在图16中进一步绘示，穿过层间介电层104和层间介电层90形成接触92，且穿过层间介电层104形成接触接触102。在一些实施例中，层间介电层104为可流动的膜，其通过可流动的化学气相沉积法形成。在一些实施例中，层间介电层104由介电材料形成，例如磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺杂硼的磷硅酸盐玻璃(bpsg)、无掺杂的硅酸盐玻璃(usg)或类似材料，并且可通过任何合适的方法，例如化学气相沉积或等离子体增强化学气相沉积来沉积介电材料。穿过层间介电层90和104形成接触92的开口。穿过层间介电层104形成接触102的开口。这些开口可全部在同一工艺中同时形成，或在分开的工艺中形成。使用可接受的光刻和蚀刻技术形成这些开口。在开口中形成导电材料和衬层，例如扩散阻挡层、粘着层或前述类似层。衬层可包含钛、氮化钛、钽、氮化钽或前述类似材料。导电材料可为铜、铜合金、银、金、钨、铝、镍或前述类似材料。可执行平坦化工艺，例如化学机械研磨，从层间介电层104的表面移除过多的材料。剩余的衬层和导电材料在开口中形成接触92和102。可执行退火工艺，在外延源极/漏极区80和接触92的界面分别形成硅化物。接触92与外延源极/漏极区80物理性地和电性地耦合，且接触102与栅极电极98物理性地和电性地耦合。

图17说明根据一些实施例，半导体结构的制造方法1000的流程图。应了解的是，图17所示的实施例方法仅为许多可能的实施例方法中的一个示范例。本领域技术人员将可理解，许多变动、替代或修饰皆可使用。例如，可增加、移除、取代、重新安排和重复图17所述的各种步骤。

参阅图17，在步骤1010，执行原子层沉积工艺，沉积介电材料于基底上。在步骤1020，使用紫外光将沉积的介电材料硬化。在步骤1030，硬化之后，将沉积的介电材料退火。

实施例可达成许多优点。本文公开的实施例方法使用原子层沉积工艺，接着执行紫外光硬化工艺，且在低温(例如低于约450℃)下执行退火工艺(例如蒸气退火工艺)，以形成绝缘材料63。由于使用低温工艺，可避免或减少鳍弯曲和损失临界深宽。此外，紫外光硬化将未转变的键转变成o-si-o键，藉此，绝缘材料63不会有弱区域。通过本文公开的方法形成的绝缘材料63对后续工艺而言，具有改善的物理性质(例如低湿蚀刻速率和一致的湿蚀刻速率)，因此产生较佳的半导体装置效能。

在一些实施例中，半导体装置的形成方法包含执行原子层沉积工艺，以沉积介电材料于基底上，使用紫外光将沉积的介电材料硬化，以及在硬化后，将沉积的介电材料退火。

在另一些实施例中，原子层沉积工艺的执行包含供应包含sih3n(c3h7)2和o3的气体至具有基底的沉积腔。

在又一些实施例中，sih3n(c3h7)2的流速介于约50标准立方公分每分钟(standardcubiccentimeterperminute，sccm)和约100sccm之间，且o3的流速介于约4000sccm和约8000sccm之间。

在又一些实施例中，原子层沉积工艺在约1.5torr和约2.2torr之间的压力下执行。

在又一些实施例中，原子层沉积工艺的执行还包括在供应气体之后，供应o2等离子体至沉积腔。

在又一些实施例中，上述方法还包括在供应气体之后且在供应o2等离子体之前，从沉积腔移除一或更多气体。

在另一些实施例中，紫外光的波长在约200nm和约400nm之间。

在又一些实施例中，硬化在约10℃和450℃之间的温度下执行。

在又一些实施例中，执行硬化的时间间隔为约1分钟和约4分钟之间。

在另一些实施例中，退火工艺包含蒸气退火工艺。

在又一些实施例中，蒸气退火工艺在低于约450℃的温度下执行。

在一些实施例中，半导体装置的形成方法包含使用原子层沉积工艺，将绝缘材料填入基底上的凹陷中，以及执行后处理，以减少绝缘材料的蚀刻速率。

在另一些实施例中，原子层沉积工艺包含第一沉积循环，此第一沉积循环包含使用包含sih3n(c3h7)2和o3的气体形成绝缘材料的第一层，以及使用o2等离子体处理第一层。

在又一些实施例中，原子层沉积工艺还包括在第一沉积循环之后的第二沉积循环，其中第二沉积循环在绝缘材料的第一层上形成绝缘材料的第二层。

在另一些实施例中，后处理的执行包含：使用紫外光将绝缘材料硬化，以及在硬化之后，对绝缘材料执行退火工艺。

在又一些实施例中，退火工艺为蒸气退火工艺。

在又一些实施例中，在低于约450℃的温度下，执行硬化和退火工艺。

在一些实施例中，鳍式场效晶体管的形成方法包含形成突出于基底上的鳍，以及执行原子层沉积工艺，以沉积氧化物膜于邻近鳍的凹陷中。原子层沉积工艺的执行包含供应包含前驱物和氧化剂的气体至具有基底的沉积腔，以形成氧化物膜的第一层，从沉积腔移除气体，以及执行等离子体工艺，以处理氧化物膜的第一层。此方法还包括使用紫外光将氧化物膜硬化，以及使用蒸气退火工艺将氧化物膜退火。

在另一些实施例中，前驱物为sih3n(c3h7)2且氧化剂为o3，且其中使用o2等离子体执行等离子体工艺。

在又一些实施例中，在低于约450℃的温度下，执行硬化和退火。

以上概述了数个实施例的部件，使得本领域技术人员可以更加理解本公开实施例的各方面。本领域技术人员应该理解，他们可以容易地使用本公开实施例作为基础，来设计或修改用于实施与在此所介绍实施例相同的目的及/或达到相同优点的其他工艺和结构。本领域技术人员也应该理解，这些等效的构造并不背离本公开的构思和范围，并且在不背离本公开的构思和范围的情况下，在此可以做出各种改变、取代或其他选择。因此，本公开的保护范围当视后附的权利要求所界定为准。