半导体结构及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

金属-氧化物-半导体场效应晶体管(mosfet)是现代集成电路中最重要的元件之一。随着半导体技术的发展，传统的平面式的mosfet对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(finfet)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖所述鳍部的部分顶部表面和侧壁的栅极，位于栅极两侧的鳍部中的源漏掺杂区。与平面式的mosfet相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。

然而，无论是平面晶体管或是鳍式场效应晶体管的集成度仍然较低。为了进一步提高半导体结构的集成度，提出了一种垂直全包围栅结构(veticalgateallaround，gaa)的mosfet。

然而，现有技术中的垂直全包围栅结构的mosfet的性能有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，能够提高所形成半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有牺牲柱；在所述牺牲柱部分侧壁表面形成第一导电结构，所述第一导电结构顶部表面低于所述牺牲柱顶部表面；在所述第一导电结构顶部形成栅极，所述栅极位于所述牺牲柱部分侧壁表面，所述栅极顶部表面低于所述牺牲柱顶部表面；在所述栅极顶部形成支撑结构，所述支撑结构覆盖所述牺牲柱侧壁表面，且所述支撑结构暴露出所述牺牲柱顶部；形成所述支撑结构之后，去除所述牺牲柱，在所述第一导电结构中形成第一开口，在所述栅极中形成第二开口，在所述支撑结构中形成第三开口；在所述第一开口中形成第一掺杂层，并通过第一原位掺杂在所述第一掺杂层中掺入第一掺杂离子；在所述第二开口中形成沟道层；在所述第三开口中形成第二掺杂层，并通过第二原位掺杂在所述第二掺杂层中掺入第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相同或相反。

可选的，所述牺牲柱包括：鳍部柱和位于所述鳍部柱上的掩膜层；形成所述牺牲柱的步骤包括：提供初始衬底；在所述初始衬底上形成图形化的掩膜层；以所述掩膜层为掩膜对所述初始衬底进行刻蚀，形成衬底和位于所述衬底上鳍部柱。

可选的，所述掩膜层的材料为氮化硅或氮氧化硅；所述鳍部柱的材料为硅、锗、硅锗、碳化硅或iii-v族元素材料的单晶体。

可选的，去除所述牺牲柱的步骤包括：去除所述掩膜层；去除所述掩膜层之后，去除所述鳍部柱。

可选的，去除所述掩膜层的工艺包括：湿法刻蚀工艺；去除所述鳍部柱的工艺包括：干法刻蚀工艺或湿法刻蚀工艺中的一种或两种组合。

可选的，所述第一掺杂层的材料为硅、锗、硅锗或碳化硅；所述第二掺杂层的材料为硅、锗、硅锗或碳化硅；所述沟道层的材料为硅、锗、硅锗或碳化硅。

可选的，形成第一掺杂层的工艺包括：化学气相沉积外延工艺或固相外延工艺；形成第一掺杂层的工艺包括：化学气相沉积外延工艺或固相外延工艺；形成第一掺杂层的工艺包括：化学气相沉积外延工艺或固相外延工艺。

可选的，所述第一掺杂层中第一掺杂离子的浓度大于1e21atoms/com³；所述第二掺杂层中第二掺杂离子的浓度大于1e21atoms/com³。

可选的，所述第一掺杂层沿垂直于所述衬底表面方向上的尺寸为3nm～7nm；所述沟道层沿垂直于所述衬底表面方向上的尺寸为15nm～25nm；所述第二掺杂层沿垂直于所述衬底表面方向上的尺寸为3nm～7nm。

可选的，形成所述栅极之前，还包括：在所述第一导电结构顶部形成第一隔离层，所述第一隔离层顶部表面低于所述牺牲柱顶部表面；所述栅极位于所述第一隔离层顶部表面。

可选的，形成第二掺杂层之后，还包括：去除部分所述支撑结构，形成第二隔离层，所述第二隔离层顶部表面低于所述第二掺杂层顶部表面；在所述第二隔离层顶部形成第二导电结构，所述第二导电结构位于所述第二掺杂层侧壁表面。

可选的，所述支撑结构包括：位于所述栅极上的第三隔离层，所述第三隔离层顶部表面低于所述牺牲柱顶部表面；位于所述第三隔离层顶部的第三导电结构，所述第三导电结构位于所述牺牲柱侧壁表面。

可选的，形成栅极之前，形成第一导电层之后，还包括：形成覆盖所述牺牲柱侧壁表面的栅介质层；所述栅极覆盖所述栅介质层侧壁。

可选的，去除所述牺牲柱之后，还包括：去除部分栅介质层，使所述栅介质层顶部表面低于所述支撑结构顶部表面。

可选的，形成所述第二掺杂层之前，去除部分栅介质层；或者，形成第二掺杂层之后，所述形成方法还包括：去除部分支撑结构，形成第二隔离层，所述第二隔离层暴露出所述栅介质层侧壁；形成所述第二隔离层之后，去除部分栅介质层，使所述栅介质层顶部表面低于第二掺杂层顶部表面。

可选的，所述栅介质层的材料包括氧化硅和高k介质材料中的一种或两种组合；所述栅介质层的厚度为1nm～2nm。

可选的，去除所述牺牲柱之前，形成栅极之后，去除部分栅介质层，使所述栅介质层顶部表面低于所述牺牲柱顶部表面；去除部分栅介质层之后，形成支撑结构之前，所述形成方法还包括在所述牺牲柱侧壁表面形成第一侧墙；去除所述牺牲柱之后，还包括：去除所述第一侧墙。

可选的，所述第一侧墙的材料为氮化硅或氮氧化硅。

可选的，还包括：通过第三原位掺杂在所述沟道层中掺入第三掺杂离子；当所述第二掺杂离子与第一掺杂离子导电类型相同时，所述第三掺杂离子与第一掺杂离子的导电类型相反；当第二掺杂离子与第一掺杂离子导电类型相反时，所述第三掺杂离子与第一掺杂离子的导电类型相同，或者所述第三掺杂离子与第二掺杂离子的导电类型相同。

本发明技术方案还提供一种由上述的形成方法形成的半导体结构。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体结构的形成方法中，形成所述第一开口、第二开口和第三开口之后，通过第一原位掺杂在所述第一掺杂层中掺入第一掺杂离子，通过第二原位掺杂在所述第二掺杂层中掺入第二掺杂离子。第一原位掺杂有利于控制所述第一掺杂层中第一掺杂离子的浓度，并能够使所述第一掺杂层中第一掺杂离子的浓度较均匀；第二原位掺杂有利于控制所述第二掺杂层中第二掺杂离子的浓度，并能够使所述第二掺杂层中第二掺杂离子的浓度较均匀。因此，所述形成方法能够改善所形成半导体结构的性能。此外，形成所述第一导电结构和栅极之后，形成第一掺杂层、沟道层和第二掺杂层，能够防止在形成第一导电结构和栅极的过程中引起第二掺杂层、沟道层和第一掺杂层的损耗，从而改善所形成半导体结构的性能。

进一步，去除所述牺牲柱之后，去除部分栅介质层，则去除所述牺牲柱的过程中，所述栅介质层能够作为去除牺牲柱的停止层，从而能够减少第二隔离层的损耗。

进一步，形成第二掺杂层之前，形成所述第三开口之后，去除部分所述栅介质层，能够增加所述第三开口沿平行于所述衬底表面方向上的尺寸，从而能够增加所述第二掺杂层沿平行于所述衬底表面方向上的尺寸，增加第二掺杂层侧壁表面的面积，进而能够增加第二导电结构与第二掺杂层之间的接触面积，降低第二导电结构与第二掺杂层之间的接触电阻。因此，所述形成方法能够改善所形成半导体结构的性能。

附图说明

图1至图3是一种半导体结构的形成方法各步骤的结构示意图；

图4至图18是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

现有技术的半导体结构存在诸多问题，例如：所形成半导体结构的性能较差。

现结合一种半导体结构，分析现有的半导体结构的性能较差的原因：

图1至图3是一种半导体结构的形成方法各步骤的结构示意图。

请参考图1，提供衬底100，所述衬底100上具有鳍部柱101，所述鳍部柱101包括底部区i；位于所述底部区i上的沟道区ii；位于所述沟道区ii上的顶部区iii，所述鳍部柱201上具有掩膜层203。

继续参考图1，形成覆盖所述鳍部柱101顶部区iii和沟道区ii的侧墙111；以所述侧墙111为掩膜对所述鳍部柱101进行第一离子注入，在所述鳍部柱101底部区i中形成第一掺杂区261。

请参考图2，所述第一离子注入之后，在所述鳍部柱101底部区i表面形成第一导电结构131，所述第一导电结构131环绕所述牺牲柱底部区i；形成第一导电结构131之后，去除所述侧墙111(如图1所示)；去除所述侧墙111之后，在所述第一导电结构131顶部形成第一隔离层120；在所述第一隔离层120顶部形成栅极结构122，所述栅极结构122位于所述牺牲柱沟道区ii侧壁表面；在所述栅极结构122顶部形成第二隔离层143，所述第二隔离层143暴露出鳍部柱101顶部区iii侧壁。

请参考图3，形成第二隔离层143之后，对所述鳍部柱101进行第二离子注入，在所述鳍部柱101顶部区iii中形成第二掺杂区162。

后续在所述第二隔离层143顶部形成第二导电结构，所述第二导电结构位于所述鳍部柱101顶部区iii表面。

其中，通过第一离子注入在所述鳍部柱101底部区i中形成第一掺杂区161；通过第二离子注入在所述鳍部柱101顶部区iii中形成第二掺杂区162。通过离子注入的方法形成第一掺杂区161和第二掺杂区162的工艺简单。然而，由于所述第一掺杂区161和第二掺杂区262通过对所述鳍部柱101侧壁进行离子注入工艺形成，因此，所述第一离子注入和第二离子注入的注入角度大于0，所述注入角度为离子注入方向与衬底100表面法线之间的夹角。由于相邻鳍部柱101对第一离子注入和第二离子注入的投影效应，容易导致掺杂离子很难到达所述鳍部柱101底部，从而使第一掺杂区161和第二掺杂区162中掺杂离子的浓度不均匀，所述第一掺杂区161和第二掺杂区162中掺杂离子的浓度难以控制。因此，所述形成方法形成的半导体结构的性能较差。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述栅极上形成支撑结构，所述支撑结构暴露出所述牺牲柱顶部；形成支撑结构之后，去除牺牲柱，在所述第一导电结构中形成第一开口，在所述支撑结构中形成第三开口；在所述第一开口中形成第一掺杂层，并通过第一原位掺杂在所述第一掺杂层中掺入第一掺杂离子；在所述第三开口中形成第二掺杂层，并通过第二原位掺杂在所述第二掺杂层中掺入第二掺杂离子。所述形成方法能够改善半导体结构性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图18是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

需要说明的是，本实施例中，所形成半导体结构为mos晶体管。在其他实施例中，本发明的形成方法还可以用于形成隧穿场效应晶体管。

请参考图4，提供衬底200，所述衬底200上具有牺牲柱。

所述牺牲柱包括：底部区c，位于所述底部区c上的沟道区b以及位于所述沟道区b上的顶部区a。

所述牺牲柱的形状为柱体。具体的，所述牺牲柱的形状为圆柱体或方柱体。

本实施例中，所述牺牲柱包括：鳍部柱201和位于所述鳍部柱201上的掩膜层203。在其他实施例中，所述牺牲柱可以仅包括所述鳍部柱。

本实施例中，形成所述衬底200和牺牲柱的步骤包括：提供初始衬底；在所述初始衬底上形成图形化的掩膜层203；以所述掩膜层203为掩膜对所述初始衬底进行刻蚀，形成衬底200和位于所述衬底200上的牺牲柱。

形成所述掩膜层203之前，形成鳍部柱的步骤还包括：在所述初始衬底上形成粘附层202。

所述粘附层202用于改善掩膜层203与初始衬底之间接触面的粘附作用。

在其他实施例中，牺牲柱仅包括所述鳍部柱。对所述初始衬底进行刻蚀之后，形成所述牺牲柱的步骤还包括：去除所述掩膜层和粘附层。

本部实施例中，所述初始衬底的材料为硅、锗、硅锗或iii-v族元素材料的单晶体。所述掩膜层203的材料为氮化硅或氮氧化硅。所述粘附层202的材料为氧化硅。

本实施例中，所述衬底200和鳍部柱201的材料为硅、锗、硅锗或碳化硅。在其他实施例中，所述衬底和鳍部柱的材料为iii-v族元素材料的单晶体。

对所述初始衬底进行刻蚀的工艺包括干法刻蚀工艺。干法刻蚀工艺具有很好的线宽控制作用，容易控制牺牲柱的尺寸，且形成的牺牲柱与衬底200表面的垂直性好。在其他实施例中，对所述初始衬底进行刻蚀的工艺包括湿法刻蚀。

本实施例中，所述牺牲柱的底部区c用于后续形成第一开口，从而为后续形成第一掺杂层提供空间；所述牺牲柱的沟道区c用于后续形成第二开口，从而为后续形成沟道层提供空间；所述牺牲柱的顶部区a用于后续形成第三开口，从而为后续形成第二掺杂层提供空间。

本实施例中，所述牺牲柱的个数为两个。在其他实施例中，所述鳍部柱的个数还可以为一个或大于两个。

如果所述牺牲柱的高度过小，容易导致后续形成的第一掺杂层、第二掺杂层或沟道层沿垂直于所述衬底200表面方向上的尺寸过小，从而影响所形成半导体结构的性能；如果所述牺牲柱的高度过大，容易增加工艺难度。具体的，本实施例中，所述牺牲柱的高度为6nm～65nm。

后续在所述衬底200上形成第一导电结构，所述第一导电结构覆盖所述牺牲柱部分侧壁表面，所述第一导电结构表面低于所述牺牲柱顶部表面。

本实施例中，所述第一导电结构顶部表面齐平于所述底部区c顶部表面。

具体的，本实施例中，形成所述第一导电结构的步骤如图5至图9所示。

后续形成覆盖所述牺牲柱沟道区b和顶部区a侧壁的第二侧墙。

本实施例中，形成所述第二侧墙的步骤如图5至图7所示。

请参考图5，在所述衬底200上形成牺牲层250，所述牺牲层250表面与所述底部区c顶部表面齐平。

所述牺牲层250用于防止后续在所述底部区c表面形成侧墙层，从而能够使后续去除所述牺牲层250之后，所述牺牲层250表面不具有侧墙层。

本实施例中，所述牺牲层250的材料为氧化硅。在其他实施例中，所述牺牲层的材料为氮化硅或氮氧化硅。

本实施例中，形成所述牺牲层250的步骤包括：在所述衬底200上形成初始牺牲层，所述初始牺牲层表面高于所述牺牲柱底部区c顶部表面；对所述初始牺牲层进行刻蚀，形成牺牲层250，所述牺牲层250表面齐平于所述底部区c顶部表面。

本实施例中，所述初始牺牲层的材料为氧化硅，形成所述初始牺牲层的工艺包括流体化学气相沉积工艺。流体化学气相沉积工艺形成的初始牺牲层的间隙填充能力好，能够充分填充相邻牺牲柱之间的间隙。

在其他实施例中，所述初始牺牲层的材料为有机介质材料，形成所述初始牺牲层的工艺包括旋涂工艺。

请参考图6，形成覆盖所述牺牲层250表面、以及牺牲柱沟道区b和顶部区a侧壁的侧墙层210，所述侧墙层210与所述牺牲层250的材料不相同。

本实施例中，所述侧墙层210用于后续形成第二侧墙。

所述侧墙层210与所述牺牲层250的材料不相同能够使后续去除所述牺牲层250的过程中，避免第二侧墙被去除。

本实施例中，所述牺牲层250的材料为氧化硅，所述侧墙层210的材料为氮化硅。在其他实施例中，所述牺牲层的材料为氮化硅，所述侧墙层的材料为氧化硅或氮氧化硅。

形成所述侧墙层210的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

所述侧墙层210还位于所述掩膜层203上。

请参考图7，去除所述牺牲层250和所述牺牲层250上的侧墙层210，形成第二侧墙211。

所述第二侧墙211用于后续形成第一金属化物的过程中，隔离第一金属层与牺牲柱沟道区b，从而防止第一金属层与沟道区b反应，进而改善所形成半导体结构的性能。

本实施例中，去除所述牺牲层250和所述牺牲层250上的侧墙层210的步骤包括：通过湿法刻蚀对所述牺牲层250进行剥离，去除所述牺牲层250和牺牲层250上的侧墙层210。

具体的，本实施例中，对所述牺牲层250进行剥离的工艺包括湿法刻蚀工艺。湿法刻蚀具有很好的选择性，从而不容易损耗所述牺牲柱沟道区b和顶部区a的侧墙层210。

所述湿法刻蚀的工艺参数包括：刻蚀液为氢氟酸和氟化铵的混合溶液，其中，氟化铵与氢氟酸的体积比值为5～7。

对所述牺牲层250进行剥离之后，所述牺牲层250上的侧墙层210也被去除。

对所述牺牲层250进行剥离能够在去除所述牺牲层250的过程中，去除所述牺牲层250上的侧墙层210，从而能够简化工艺流程。

在其他实施例中，去除所述牺牲层和所述牺牲层上的侧墙层的步骤包括：对所述侧墙层进行各向异性刻蚀，去除所述牺牲层上的侧墙层，形成第二侧墙；所述各向异性刻蚀之后，去除所述牺牲层。所述各向异性刻蚀的工艺包括各向异性干法刻蚀工艺。去除所述牺牲层的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。

如果所述第二侧墙211沿垂直于所述衬底200表面方向上的尺寸过大，容易导致后续形成的第一金属化物沿垂直于所述衬底200表面方向上的尺寸过小，从而容易增加第一金属化物与第一掺杂层之间的接触电阻；如果所述第二侧墙211沿垂直于所述衬底200表面方向上的尺寸过小，容易使后续形成的栅极或第二金属化物沿垂直于衬底200表面方向上的尺寸过小，从而容易影响所形成半导体结构的性能。具体的，本实施例中，所述第二侧墙211沿垂直于所述衬底200表面方向上的尺寸为6nm～70nm。

如果所述第二侧墙211的厚度过小，不利于后续隔离第一金属层220与所述牺牲柱沟道区b，从而容易导致后续第一金属层材料原子穿过所述第二侧墙211与牺牲柱201反应，从而在栅极与牺牲柱之间形成第一金属化物，进而不利于改善所形成半导体结构的性能；如果所述第二侧墙211的厚度过大，容易增加后续去除所述第二侧墙211的工艺难度。具体的，本实施例中，所述第二侧墙211的厚度为2nm～20nm。

在后续所述衬底200上形成第一导电层，所述第一导电层位于所述牺牲柱底部区c和所述第二侧墙211侧壁表面。

请参考图8，在所述牺牲柱底部区c表面形成第一金属化物221。

具体的，本实施例中，所述第一金属化物221位于所述第一掺杂层261表面。所述第一金属化物221环绕所述牺牲柱底部区c。

本实施例中，形成所述第一金属化物221的步骤包括：在所述牺牲柱底部区c和第二侧墙211侧壁表面形成第一金属层220；对所述第一金属层220进行第一退火处理，使所述第一金属层220与第一掺杂层261反应形成第一金属化物221。

所述第一金属层220用于与第一掺杂层261反应形成第一金属化物221。

所述第一金属层220的材料为镍、钴或钛。

形成所述第一金属层220的工艺包括电镀工艺或物理气相沉积工艺。

本实施例中，第一退火处理之前，所述第一金属层220还位于所述衬底200表面和所述掩膜层203上。

由于所述牺牲柱底部区c和衬底200能够在所述第一退火过程中与第一金属层220反应，则所述第一金属化物221位于所述衬底200和牺牲柱底部区c表面。所述第二侧墙211和掩膜层203不与第一金属层220反应，因此所述第一退火处理之后，所述第二侧墙211和掩膜层203上仍具有所述第一金属层220。

在其他实施例中，第一退火处理之后，后续形成初始插塞之前，形成第一导电层的步骤还包括：去除剩余的金属层。

继续参考图8，形成覆盖所述第一金属化物221和所述第二侧墙211侧壁的初始插塞230。

所述初始插塞230用于实现第一金属化物221与外部电路的电连接。

具体的，本实施例中，所述初始插塞230位于所述第一金属化物221表面和第一金属层220表面。在其他实施例中，形成初始插塞之前，形成第一导电层的步骤还包括：去除所述第一金属层，则所述初始插塞位于所述第一金属化物和第一侧墙表面。

本实施例中，所述初始插塞230的材料为钨。

形成所述初始插塞230的工艺包括有机金属化学气相沉积工艺或电镀工艺。

请参考图9，对初始插塞230进行刻蚀，形成第一插塞231，所述第一插塞231顶部表面低于或齐平于所述沟道区b顶部表面。

所述第一插塞231用于实现后续形成的第一掺杂层与外部电路的电连接。

本实施例中，对第一初始插塞230进行刻蚀之后，还包括：去除剩余的第一金属层220(如图8所示)。

本实施例中，对所述初始插塞230进行刻蚀之后，去除剩余的第一金属层220。在其他实施例中，在第一退火处理之后，形成初始插塞之前，去除剩余的第一金属层。

本实施例中，去除所述第一金属层220的工艺包括湿法刻蚀工艺。对所述初始插塞230进行刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

本实施例中，所述第一导电结构环绕所述牺牲柱底部区c。

继续参考图9，形成第一导电结构之后，去除所述第二侧墙211。

去除所述第二侧墙211用于使所述牺牲柱沟道区b暴露出来，从而使后续形成的栅极与牺牲柱沟道区b表面接触。

本实施例中，去除所述第二侧墙211的工艺包括湿法刻蚀工艺。在其他实施例中，去除所述第二侧墙的工艺包括各向同性干刻蚀工艺。

去除所述第二侧墙211的工艺参数包括：刻蚀液包括磷酸；刻蚀温度为720℃～880℃。

请参考图10，在所述第一导电结构上形成第一隔离层222。

所述第一隔离层222用于实现第一导电结构与后续形成的栅极之间的电隔离。

本实施例中，所述第一隔离层222的材料为氧化硅。氧化硅具有很好的隔离性能。在其他实施例中，所述第一隔离层的材料还可以为氮化硅、氮氧化硅或低k(k小于3.9)介质材料，所述低k介质材料为多孔材料。

形成所述第一隔离层222的步骤包括：在所述第一导电结构上形成第一初始隔离层，所述第一初始隔离层表面高于所述牺牲柱顶部表面；对所述第一初始隔离层进行刻蚀，形成第一隔离层222，所述第一隔离层222表面低于所述沟道区b顶部表面。

形成所述第一初始隔离层的工艺包括流体化学气相沉积工艺。流体化学气相沉积工艺形成的第一初始隔离层的间隙填充能力好。

第一隔离层222的厚度为第一隔离层222沿垂直于衬底200表面方向上的尺寸。

如果所述第一隔离层222的厚度过小，不利于实现第一导电结构与后续形成的栅极之间的电隔离；如果所述第一隔离层222的厚度过大，容易使后续形成的栅极或第二掺杂层的尺寸过小，从而影响所形成半导体结构的性能。具体的，本实施例中，所述第一隔离层222的厚度为2nm～5nm。

请参考图11，形成所述第一导电结构之后，形成覆盖所述牺牲柱侧壁和顶部表面的栅介质层。

本实施例中，所述栅介质层位于所述第一隔离层222上。

所述栅介质层的材料包括氧化硅和高k介质层中的一种或两种组合。

具体的，本实施例中，所述栅介质层包括：覆盖所述牺牲柱侧壁的氧化层240；覆盖所述氧化层240侧壁表面的高k介质层241。在其他实施例中，所述栅介质层可以仅包括高k介质层。

所述氧化层240用于改善高k介质层241与后续形成的沟道层262之间的界面态。

所述氧化层240的材料为氧化硅。

形成所述氧化层240的工艺包括：热氧化工艺或原位水汽生成工艺。

所述高k介质层241的材料为高k(k大于3.9)介质材料，例如：hfo2、la2o3、hfsion、hfalo2、zro2、al2o3或hfsio4。

形成所述高k介质层241的工艺包括：原子层沉积工艺或化学气相沉积工艺。

如果所述栅介质层的厚度过小，不利于实现后续形成的栅极与沟道层之间的电隔离，且不利于在后续去除牺牲柱的过程中保护第二初始隔离层；如果所述栅介质层的厚度过大，容易增加后续去除所述栅极暴露出的栅介质层的工艺难度。具体的，本实施例中，所述栅介质层的厚度为1nm～2nm。

后续在所述第一导电结构上形成栅极，所述栅极覆盖所述牺牲柱部分侧壁表面，所述栅极表面低于所述牺牲柱顶部表面，所述栅极覆盖所述栅介质层侧壁。

本实施例中，形成所述栅极的步骤如图12和图13所示。

请参考图12，在所述第一导电结构上形成初始栅极242，所述初始栅极242表面高于或齐平于所述牺牲柱顶部表面。

所述初始栅极242的材料为金属，例如：al、cu、ag、au、ni、ti、w、wn或wsi。

形成所述初始栅极242的工艺包括：有机化学气相沉积工艺或电镀工艺。

请参考图13，去除部分初始栅极242(如图12所示)，形成栅极243，所述栅极243顶部表面低于所述牺牲柱顶部表面。

所述栅极243用于控制所述牺牲柱中的电场，从而控制后续沟道层中电子穿过第一掺杂层与沟道层之间的势垒、或者后续形成的第二掺杂层与沟道层之间势垒的几率，从而控制所形成晶体管的开启和关断。

本实施例中，所述栅极243表面与所述牺牲柱沟道区b顶部表面齐平。

去除部分初始栅极242的工艺包括：干法刻蚀工艺。在其他实施例中，去除部分初始栅极的工艺包括湿法刻蚀工艺。

所述栅极243的厚度为所述栅极243在沿垂直于衬底200表面方向上的尺寸。

如果栅极243的厚度过大，容易导致后续形成的第二掺杂层沿垂直于衬底200表面方向上的尺寸过小，从而影响所形成半导体结构的性能；如果栅极243的厚度过小，不利于增加栅极243与后续形成的沟道层的接触面积，不利于增加栅极243对沟道层中电场的控制作用。具体的，本实施例中，所述栅极243的厚度为15nm～25nm。

需要说明的是，所述栅极243环绕所述牺牲柱沟道区b。所述栅极243环绕所述牺牲柱沟道区b，则所述栅极243与牺牲柱沟道的各侧面接触，栅极243能够自牺牲柱沟道区b的各侧面控制牺牲柱中的电场，从而能够增加栅极243对牺牲柱中电子的控制作用，改善所形成半导体结构的性能。

请参考图14，在所述栅极243顶部形成支撑结构250，所述支撑结构250覆盖所述牺牲柱侧壁表面，且所述支撑结构250暴露出所述牺牲柱顶部。

所述支撑结构用于后续围成第三开口283的侧壁。

本实施例中，所述支撑结构250顶部表面齐平于所述牺牲柱顶部表面。在其他实施例中，所述支撑结构表面可以低于所述牺牲柱顶部表面。

本实施例中，所述支撑结构250的材料为氧化硅。氧化硅具有很好的隔离性能。在其他实施例中，所述支撑结构的材料还可以为氮化硅、氮氧化硅或低k(k小于3.9)介质材料，所述低k介质材料为多孔材料。

形成所述支撑结构250的工艺包括：流体化学气相沉积工艺。流体化学气相沉积工艺形成的支撑结构250的间隙填充能力好。在其他实施例中，所述支撑结构的材料为低k介质材料，形成所述支撑结构的工艺包括旋涂工艺。

请参考图15，形成所述支撑结构250之后，去除所述牺牲柱，在所述第一导电结构中形成第一开口281，在所述栅极243中形成第二开口282，在所述支撑结构250中形成第三开口283。

所述第一开口281用于后续容纳第一掺杂层，所述第二开口282用于后续容纳沟道层，所述第三开口283用于后续容纳第二掺杂层。

本实施例中，去除所述牺牲柱的步骤包括：去除所述掩膜层203；去除所述掩膜层203之后，去除所述鳍部柱201。

去除所述掩膜层203之后，去除所述鳍部柱201之前还包括去除所述粘附层202。

本实施例中，去除所述掩膜层203的工艺包括：湿法刻蚀工艺；去除所述掩膜层203的工艺参数包括刻蚀液包括磷酸。

去除所述鳍部柱201的工艺包括：干法刻蚀工艺。

具体的，去除所述鳍部柱201的工艺参数包括：刻蚀气体包括：cf4、ch3f、hbr、cl2、ar、n2或o2中的一种或多种组合；刻蚀气体的流量为50sccm～1000sccm。

请参考图16，在所述第一开口281(如图15所示)中形成第一掺杂层261，并通过第一原位掺杂在所述第一掺杂层261中掺入第一掺杂离子；在所述第二开口282(如图15所示)中形成沟道层262；在所述第三开口283(如图15所示)中形成第二掺杂层263，并通过第二原位掺杂在所述第二掺杂层263中掺入第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相同或相反。

本实施例中，所述第一掺杂层261用做所形成晶体管的源区，所述第二掺杂层263用做所形成晶体管的漏区；或者，所述第一掺杂层261用做所形成晶体管的漏区，所述第二掺杂层263用做所形成晶体管的源区。

形成所述第一开口281、第二开口282和第三开口283之后，通过第一原位掺杂在所述第一掺杂层261中掺入第一掺杂离子，通过第二原位掺杂在所述第二掺杂层263中掺入第二掺杂离子。第一原位掺杂有利于控制所述第一掺杂层261中第一掺杂离子的浓度，并能够使所述第一掺杂层261中第一掺杂离子的浓度较均匀；第二原位掺杂有利于控制所述第二掺杂层263中第二掺杂离子的浓度，并能够使所述第二掺杂层263中第二掺杂离子的浓度较均匀。因此，所述形成方法能够改善所形成半导体结构的性能。

此外，形成所述第一导电结构和栅极243之后，形成第一掺杂层261、沟道层262和第二掺杂层263，能够防止在形成第一导电结构和栅极243的过程中使第二掺杂层263、沟道层262和第一掺杂层261产生损耗，从而改善所形成半导体结构的性能。

当所形成半导体结构为pmos晶体管时，所述第一掺杂层261和第二掺杂层263的材料为硅锗或硅。所述第一掺杂层261和第二掺杂层263的材料为硅锗，则第一掺杂层261和第二掺杂层263能够为pmos晶体管沟道提供压应力，从而能够增加所形成pmos晶体管的沟道中载流子的迁移速率。所述沟道层262的材料为硅或者硅锗，硅锗具有较高的电子迁移率，能够改善所形成pmos晶体管的性能。

当所形成半导体结构为nmos晶体管时，所述第一掺杂层261和第二掺杂层263的材料为碳化硅或硅。所述第一掺杂层261和第二掺杂层263的材料为碳化硅，则第一掺杂层261和第二掺杂层263能够为nmos晶体管沟道提供拉应力，从而能够增加所形成nmos晶体管的沟道中载流子的迁移速率。所述沟道层262的材料为硅或者硅锗。

当所形成半导体结构为pmos晶体管时，所述第一掺杂离子为p型离子，例如硼离子。当所形成半导体结构为nmos晶体管时，所述第一掺杂离子为n型离子，例如磷离子或砷离子。

本实施例中，通过第一外延生长形成所述第一掺杂层261；通过第二外延生长形成沟道层262；通过第三外延生长形成所述第二掺杂层263。

所述第一掺杂层261沿垂直于衬底200表面方向上的尺寸为第一掺杂层261的厚度。

如果所述第一掺杂层261的厚度过大，容易使所述第二掺杂层263或沟道层262的厚度过小，从而影响所形成半导体结构的性能；如果所述第一掺杂层261的厚度过小，容易使第一掺杂层261与第一导电结构之间的接触面积较小，从而导致第一掺杂层261与第一导电结构之间的接触电阻过大。具体的，所述第一掺杂层261的厚度为3nm～7nm。

如果所述第一掺杂层261中第一掺杂离子的浓度过小，容易增加第一导电结构与所述第一掺杂层261之间的接触电阻。具体的，本实施例中，所述第一掺杂层261中第一掺杂离子的浓度大于1e21atoms/cm³。

本实施例中，在第二外延生长过程中，对所述沟道层262进行第三原位掺杂，在所述沟道层262中掺入第三掺杂离子；当所述第二掺杂离子与第一掺杂离子导电类型相同时，所述第三掺杂离子与第一掺杂离子的导电类型相反；当第二掺杂离子与第一掺杂离子导电类型相反时，所述第三掺杂离子与第一掺杂离子的导电类型相同，或者所述第三掺杂离子与第二掺杂离子的导电类型相同。

本实施例中，所形成半导体结构为mos晶体管，所述第一掺杂离子和第二掺杂离子的导电类型相同，所述第三掺杂离子与第一掺杂离子导电类型相反，且所述第三掺杂离子与第二掺杂离子的导电类型相反。所述第三掺杂离子能够降低所述沟道层262的电阻。

在其他实施例中，所形成半导体结构为隧穿场效应晶体管，所述第一掺杂离子与第二掺杂离子导电类型相反，所述沟道层中可以不具有第三掺杂离子，或者所述第三掺杂离子与第一掺杂离子的导电类型相同，或者所述第三掺杂离子与第二掺杂离子的导电类型相同。

具体的，当所形成半导体结构为nmos晶体管时，所述第三掺杂离子为p型离子，例如硼离子。当所形成半导体结构为pmos晶体管时，所述第三掺杂离子为n型离子，例如磷离子或砷离子。

如果所述沟道层262的厚度过大，容易使所述第二掺杂层263或第一掺杂层261的厚度过小，从而影响所形成半导体结构的性能；如果所述沟道层262的厚度过小，容易使沟道层262与栅极243之间的接触面积较小，从而导致栅极243对沟道层262中载流子的控制作用较小。具体的，所述沟道层261的厚度为15nm～25nm。

如果所述沟道层262中第三掺杂离子的浓度过低，不利于降低沟道层262的电阻；如果所述沟道层262中第三掺杂离子的浓度过高，容易增加第三掺杂离子对载流子的散射作用，从而容易降低沟道层262中载流子的迁移速率。因此，本实施例中，所述沟道层262中第三掺杂离子的浓度为1e16atoms/cm³～1e18atoms/cm³。

当所形成半导体结构为pmos晶体管时，所述第二掺杂离子为p型离子，例如硼离子。当所形成半导体结构为nmos晶体管时，所述第二掺杂离子为n型离子，例如磷离子或砷离子。

如果所述第二掺杂层263的厚度过大，容易使所述第一掺杂层261或沟道层262的厚度过小，从而影响所形成半导体结构的性能；如果所述第二掺杂层263的厚度过小，容易使第二掺杂层263与后续形成的第二导电结构之间的接触面积较小，从而导致第二掺杂层263与第二导电结构之间的接触电阻过大。具体的，所述第二掺杂层263的厚度为15nm～25nm。

如果所述第二掺杂层263中第二掺杂离子的浓度过小，容易增加后续形成的第二导电结构与所述第二掺杂层263之间的接触电阻。具体的，本实施例中，所述第二掺杂层263中第二掺杂离子的浓度大于1e21atoms/cm³。

需要说明的是，本实施例中，所形成半导体结构为mos晶体管，则所述第一掺杂离子与第二掺杂离子的导电类型相同。在其他实施例中，所形成半导体结构为隧穿场效应晶体管，则所述第一掺杂离子与第二掺杂离子的导电类型相反。

本实施例中，所述第一掺杂层261、第二掺杂层263和沟道层262的材料相同。所述第一掺杂层261、第二掺杂层263和沟道层262的材料相同能够简化形成第一掺杂层261、沟道层262以及第二掺杂层263的工艺流程。在其他实施例中，所述第一掺杂层、第二掺杂层和沟道层的材料可以不相同。

具体的，本实施例中，所形成半导体结构为pmos晶体管，所述第一掺杂层261、第二掺杂层263和沟道层262的材料为硅锗。在其他实施例中，所形成半导体结构为nmos晶体管，所述第一掺杂层、第二掺杂层和沟道层的材料为硅或碳化硅。

本实施例中，所述第一外延生长、第二外延生长和第三外延生长的工艺包括化学气相沉积外延工艺。在气体实施例中，所述第一外延生长、第二外延生长和第三外延生长的工艺包括固相外延工艺。

本实施例中，形成所述第一掺杂层261的工艺参数包括：反应气体包括第一硅源气体、第一锗源气体和第一离子源气体，所述第一硅源气体包括sih4、二氯甲硅烷和si2h6中的一种或多种组合。

本实施例中，所形成半导体结构为pmos晶体管，所述第一离子源气体包括b2h6或bcl3。

在其他实施例中，当所形成半导体结构为nmos晶体管时，所述第一离子源气体包括ash3或ph3。

在其他实施例中，当所述第一掺杂层的材料为硅时，形成所述第一掺杂层的工艺参数包括：反应气体包括所述第一硅源气体和所述第一离子源气体。

本实施例中，形成所述沟道层262的工艺参数包括：反应气体包括第二硅源气体、第二锗源气体和第二离子源气体，所述第二硅源气体包括sih4、二氯甲硅烷和si2h6中的一种或多种组合。所述第二锗源气体包括geh4。

本实施例中，所形成半导体结构为pmos晶体管，形成所述沟道层262的第二离子源气体包括ash3或ph3。在其他实施例中，当所形成半导体结构为nmos晶体管时，所述第二离子源气体包括b2h6或bcl3。

在其他实施例中，当所述沟道层的材料为硅时，形成所述沟道层的工艺参数包括：反应气体包括所述第二离子源气体和所述第二硅源气体。

本实施例中，形成所述第二掺杂层263的工艺参数包括：反应气体包括第三硅源气体、第三锗源气体和第三离子源气体，所述第三硅源气体包括sih4、二氯甲硅烷和si2h6中的一种或多种组合，所述第三锗源气体包括geh4。

本实施例中，所形成半导体结构的pmos晶体管，所述第三离子源气体包括b2h6或bcl3。在其他实施例中，当所形成半导体结构的nmos晶体管时，所述第三离子源气体包括ash3或ph3。

在其他实施例中，当所述第二掺杂层的材料为硅时，形成所述第二掺杂层的工艺参数包括：反应气体包括所述第三硅源气体和第三离子源气体。

需要说明的是，本实施例中，所述第一硅源气体、第二硅源气体和第三硅源气体的材料相同，且第一硅源气体、第二硅源气体和第三硅源气体的流量相同。所述第一锗源气体、第二锗源气体和第三锗源气体的材料相同，且第一锗源气体、第二锗源气体和第三锗源气体的流量相同。具体的，形成所述第一掺杂层261、沟道层262和第三掺杂层263的步骤包括：向所述第一开口281、第二开口282和第三开口283中通入第一硅源气体、第一锗源气体，并向所述第一开口281中通入第一离子源气体；形成所述第一掺杂层261之后，停止通入所述第一离子源气体，向所述第二开口282中通入第二离子源气体；形成所述沟道层262之后，停止通入所述第二离子源气体，并向所述第三开口283中通入第三离子源气体。

本实施例中，向所述第一开口281、第二开口282和第三开口283中通入的第一硅源气体的流量为1sccm～2000sccm，第一锗源气体的流量为1sccm～2000sccm；所述第一离子源气体的流量为1sccm～2000sccm；所述第二离子源气体的流量为0.5sccm～1000sccm；所述第三离子源气体的流量为1sccm～2000sccm。

请参考图17，形成所述第二掺杂层263之后，去除部分所述支撑结构250(如图16所示)，形成第二隔离层251，所述第二隔离层251顶部表面低于所述第二掺杂层263顶部表面。

去除部分所述支撑结构250用于使栅介质层侧壁暴露出来，从而有利于后续去除部分栅介质层。

去除部分所述支撑结构250的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

第二隔离层251的厚度为第二隔离层251沿垂直于衬底200表面方向上的尺寸。

如果第二隔离层251的厚度过小，不利于实现后续形成的第二导电结构与栅极243之间的电隔离；如果第二隔离层251的厚度过大，容易使后续形成的第二导电结构的尺寸过小，从而影响所形成半导体结构的性能。具体的，本实施例中，第二隔离层251的厚度为2nm～5nm。

本实施例中，去除所述牺牲柱之后，去除部分栅介质层，则去除所述牺牲柱的过程中，所述栅介质层能够作为去除牺牲柱的停止层，从而能够减少第二隔离层251的损耗。

继续参考图17，形成所述第二隔离层251之后，去除部分栅介质层，使所述栅介质层顶部表面低于所述第二掺杂层263顶部表面。

去除部分栅介质层用于使所述第二掺杂层侧壁暴露出来，从而使后续形成的第二导电层能够与第二掺杂层263实现电连接。

本实施例中，去除部分栅介质层的步骤包括：以所述第二隔离层251为掩膜，对所述栅介质层进行刻蚀，去除所述第二隔离层251暴露出的栅介质层。

对所述栅介质层进行刻蚀的工艺包括各向同性干法刻蚀工艺或湿法刻蚀工艺。

需要说明的是，本实施例是在形成所述第二隔离层之后，去除部分栅介质层。在其他实施例中，可以在去除所述牺牲柱之后，形成第二掺杂层之前，去除部分栅介质层，降低所述栅介质层顶部表面的高度。形成第二掺杂层之前，形成所述第三开口之后，去除部分所述栅极介质层，能够增加所述第三开口沿平行于所述衬底表面方向上的尺寸，从而能够增加所述第二掺杂层沿平行于所述衬底表面方向上的尺寸，能够增加第二掺杂层侧壁的面积，进而增加第二导电结构与第二掺杂层之间的接触面积，降低第二导电结构与第二掺杂层之间的接触电阻，改善所形成半导体结构的性能。

在另一实施例中，去除所述牺牲柱之前，去除部分栅介质层，使所述栅介质层顶部表面低于所述牺牲柱顶部表面；形成所述栅介质层和栅极之后，在所述牺牲柱侧壁表面形成第一侧墙；去除所述牺牲柱之后，还包括：去除所述第一侧墙。所述第一侧墙的材料为氮化硅或氮氧化硅。形成所述第二掺杂层之前，去除所述第一侧墙，或者在形成所述第二隔离层之后，后续形成第二导电结构之前，去除所述第一侧墙。

请参考图18，在所述第二隔离层251上形成第二导电结构，所述第二导电结构覆盖所述第二掺杂层263侧壁表面。

所述第二导电结构环绕所述第二掺杂层263。

所述第二导电结构包括：位于所述牺牲柱顶部区a表面的第二金属化物270；覆盖所述第二金属化物270的第二插塞271。具体的，所述第二金属化物270位于所述第二掺杂层263侧壁和顶部表面。

本实施例中，形成所述第二导电结构的步骤包括：在所述第二掺杂层263侧壁和顶部表面形成第二金属化物270；在所述第二隔离层251上形成第二插塞271，所述第二插塞271覆盖所述第二金属化物270。

形成所述第二金属化物270的步骤包括：在所述第二掺杂层263顶部和侧壁表面以及所述第二隔离层251上形成第二金属层；对所述第二金属层进行第二退火处理，使所述第二金属层270与所述第二掺杂层263反应，形成第二金属化物271。

本实施例中，形成第二插塞271之前，第二退火处理之后，形成所述第二导电结构的步骤还包括：去除所述第二隔离层251上的第二金属层。去除所述第二金属层能够减小第二金属层对第二隔离层251隔离性能的影响。在其他实施例中，还可以不去除剩余的第二金属层。

所述第二金属层的材料为镍或钴。

形成所述第二金属层的工艺包括电镀工艺或物理气相沉积工艺。

所述第二插塞271的材料为钨。

形成所述第二插塞271的工艺包括：电镀工艺或有机金属气相化学沉积工艺。

需要说明的是，本实施例是在形成所述第二导电结构之前，形成所述支撑结构250；形成第二导电结构之前，去除部分支撑结构，形成第二隔离层251。由于所述支撑结构250的材料为非金属材料。在形成所述第一掺杂层261、沟道层262和第二掺杂层263的过程中，所述支撑结构250材料原子不容易扩散，从而不容易影响所述第一掺杂层261、沟道层262和第二掺杂层263的导电性能。

在其他实施例中，所述支撑结构包括：位于所述栅极上的第三隔离层，所述第三隔离层顶部表面低于所述牺牲柱顶部表面；位于所述第三隔离层顶部的第三导电结构，所述第三导电结构位于所述牺牲柱侧壁表面。

还需要说明的是，本实施例中，形成所述第二掺杂层之后，形成第二导电结构。由于所述牺牲柱包括掩膜层，且所述支撑结构顶部表面与所述牺牲柱顶部表面齐平，则所述支撑结构覆盖所述掩膜层侧壁。去除所述牺牲柱之后，形成第三开口，部分第三开口与掩膜层所占据的空间重叠。部分所述第二掺杂层占据所述掩膜层的空间，形成第二金属化物之后，所述第二金属化物位于所述第二掺杂层表面，因此，形成第二掺杂层之后，形成第二导电结构能够增加第二导电结构与第二掺杂层的接触面积，进而降低第二导电结构与第二掺杂层之间的接触电阻。

继续参考图18，本发明实施例还提供一种由上一实施例的形成方法形成的半导体结构。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。