技术总结
本实用新型揭露了一种版图布局优化的集成电路，其包括:信号单元组，其包括多个相邻的信号单元；地单元组，其排布于所述信号单元组的第一侧；电源单元组，其排布于所述信号单元组的第二侧；电源传递单元组，其排布于所述信号单元组的第三侧，其通过第一主电源线与电源单元组相连，通过第二主电源线与信号单元中的P型二极管以及PMOS驱动单元的次电源线相连；地传递单元组，其排布于所述信号单元组的第四侧，其通过第一主地线与地单元组相连，通过第二主地线与信号单元中的N型二极管以及NMOS驱动单元的次地线相连。这样，可以使得地单元、电源单元和信号单元可以集中打键合线，从而减少总的电源/地单元数，降低成本，同时集中打键合线的方式可以提高封装良率。
技术研发人员：孔亮;刘亚东;庄志青;职春星
受保护的技术使用者：灿芯半导体（上海）有限公司
文档号码：201720217468
技术研发日：2017.03.07
技术公布日：2017.09.29