本发明涉及半导体器件及其制造技术，涉及适用于使用例如两种直径的导线的半导体器件及其组装的有效技术。
背景技术：
作为半导体器件中的引线框架组装体，如下构造例如被日本特开2003-209132号公报(专利文献1)公开，所述构造为：在各引线端子的焊盘部的导出部侧的二分之一区域形成有由以镍为主成分的金属构成的第1电镀面，在焊盘部的靠近支承板的缘部的二分之一区域形成有由以银为主成分的金属构成的第2电镀面。
另外，在引线框架组装体中如下构造例如被日本特开2007-294530号公报(专利文献2)公开，所述构造为：在五条引线端子的焊盘部的前端面上形成有镀银面，在引线端子之一上连接有铝细线及金细线，铝细线与镀镍面连接，金细线与镀银面连接。
另外，在具有包含功率mosfet或功率双极型晶体管的半导体芯片的半导体器件中，如下构造例如被日本特表2000-503491号公报(专利文献3)公开，所述构造为：上述mosfet或双极型晶体管在半导体芯片的表面具有对称配置的两个输出端，该输出端经由两条相同的接合导线而对称地连接在电路板上。
另外，在半导体器件中如下构造例如被日本特开平3-198356号公报(专利文献4)公开，所述构造为：使将半导体元件和没有半导体元件搭载部的引线框架的内部引线连接起来的金属细线中的至少一条金属细线比其他金属细线粗，另外以最短路径进行连接，从而将半导体元件固定在内部引线上。
另外，在半导体器件中如下构造例如被日本实开平3-109818号公报(专利文献5)公开，所述构造为：具有散热板、多条一组的引线、和固定在散热板上的半导体芯片，多条引线中的一条引线与散热板连结，半导体芯片上的电极和其他引线通过导线而电连接。
现有技术文献
专利文献
专利文献1：日本特开2003-209132号公报
专利文献2：日本特开2007-294530号公报
专利文献3：日本特表2000-503491号公报
专利文献4：日本特开平3-198356号公报
专利文献5：日本实开平3-109818号公报
技术实现要素：
在使用引线框架而组装的半导体封装(半导体器件)中，为了谋求性能提高，需要不改变半导体封装的外观尺寸地增加输出引线的条数。
即，随着半导体封装的高性能化，存在要求维持相同封装尺寸而仅增加输出引线(输出管脚)的条数的情况。例如，公知在一个封装内混合搭载有mos(metaloxidesemiconductor)ic(integratedcircuit)和控制ic、且输出引线为例如五条的功率器件。
在这样的半导体封装中，为了减少接通电阻，对于输出侧(mos侧)用的内部连接布线，为了减少抵抗电阻而流通大电流，谋求使用尽可能粗(直径大)的导线，但由于控制侧ic只能流通信号程度的微弱电流，所以可以使用细(直径小)的导线。
即，在一个封装内，根据流过电流的大小而使用两种直径的导线(以后，称作细导线及粗导线等)。
但是，为了在一个半导体封装内实现粗导线和细导线的使用，导线接合中的2nd侧(引线侧)的导线接合部(以后，也称作针脚式接合(stitch)部)的电镀层类别、电镀层形成方法及针脚式接合部的形状受到限制，导致技术方面的困难度高，所以降低成本十分困难。
因此，在上述那样的半导体封装的情况下，通常，作为细导线大多使用au导线，另一方面，作为粗导线大多使用al导线，在该情况下，作为对各引线的针脚式接合部实施的电镀，为了以共用方式应对两种导线类别，大多实施膜厚较厚的au镀层(例如，厚度为1μm左右)以免受到基底cu镀层和基底ni镀层的影响。
然而，当采用膜厚较厚的au镀层时，由于近年来au价上涨而导致半导体器件的成本上升，存在半导体器件的低成本化更加困难的技术课题。
本申请所公开的实施方式的目的在于提供一种能够谋求半导体器件的低成本化的技术。
其他技术课题和新型特征可以从本说明书的记载及附图得以明确。
一个实施方式的半导体器件，包括：芯片焊盘；搭载在芯片焊盘上的半导体芯片；多条引线；将半导体芯片的第1电极焊盘和多条引线中的第1引线连接起来的第1导线；和直径比第1导线粗且将半导体芯片的第2电极焊盘和多条引线中的第2引线连接起来的第2导线。而且，关于上述半导体器件，多条引线的导线接合部包括最表面被实施了第1电镀层的第1区域、和最表面被实施了与第1电镀层不同的第2电镀层的第2区域，导线接合部中的第2区域配置在芯片焊盘侧，第1区域配置在比第2区域远离芯片焊盘的位置。
发明效果
根据上述一个实施方式，能够谋求半导体器件的低成本化。
附图说明
图1是表示实施方式的半导体器件的构造的一例的立体图。
图2是表示图1的半导体器件的表面侧的构造的一例的俯视图。
图3是表示图1的半导体器件的侧面侧的构造的一例的侧视图。
图4是表示图1的半导体器件的背面侧的构造的一例的仰视图。
图5是透过封固体而示出图1的半导体器件的构造的一例的俯视图。
图6是表示沿图5的a-a线剖切得到的构造的一例的剖视图。
图7是表示沿图5的b-b线剖切得到的构造的一例的剖视图。
图8是表示沿图5的c-c线剖切得到的构造的一例的剖视图。
图9是表示沿图5的d-d线剖切得到的构造的一例的剖视图。
图10是表示沿图5的e-e线剖切得到的构造的一例的剖视图。
图11是表示图5的a-a线处的引线截面构造和电镀层构造的一例的局部剖视图及局部放大剖视图。
图12是表示图5的b-b线处的引线截面构造和电镀层构造的一例的局部剖视图及局部放大剖视图。
图13是表示图1的半导体器件的组装顺序的一例的流程图。
图14是表示在图13的组装中使用的引线框架的电镀层形成方法的一例的生产流程图。
图15是表示在图13的组装中使用的引线框架的构造的一例的局部俯视图。
图16是表示图1的半导体器件的组装的粗导线的导线接合工序中的夹持区域的一例的局部放大俯视图。
图17是表示按压图16的夹持区域而对粗导线进行导线接合的状态的一例的局部放大俯视图。
图18是表示实施方式的第1变形例的半导体器件的构造的剖视图。
图19是表示实施方式的第1变形例的半导体器件的构造的剖视图。
图20是透过封固体而示出实施方式的第2变形例的半导体器件的构造的俯视图。
图21是表示在图20的半导体器件的组装中使用的引线框架的构造的局部俯视图。
图22是表示图20的半导体器件中的粗导线的接合状态的局部放大俯视图。
附图标记说明
1半导体芯片
1a表面(主面)
1b背面
1c电极焊盘
1ca第1电极焊盘
1cb第2电极焊盘
2半导体芯片
2a表面(主面)
2b背面
2c电极焊盘
3引线框架
3a芯片焊盘
3aa上表面
3ab下表面
3ac第1边
3ad第2边
3ae第3边
3af第4边
3ag切缺部
3ah、3ai突起部
3aj凹部
3aja突起部
3akv槽
3am接合部
3b内引线
3ba第1引线
3baa、3bab中心线
3bb第2引线
3bba延伸部
3bbb倾斜部
3bc针脚式接合部(导线接合部)
3bd第1区域
3be第2区域
3c外引线
3d悬垂引线
3e散热板
3f系杆
4封固体
4a背面
5芯片焊接材料
6导线
6aau导线(第1导线)
6bal导线(第2导线)
7封装(半导体器件)
8ani镀层(第2电镀层)
8bag镀层(第1电镀层)
9外装电镀层
10、11遮蔽胶带
12夹持器
13、14封装(半导体器件)
具体实施方式
在以下实施方式中，除特别需要时以外，原则上不重复相同或同样部分的说明。
而且，在以下实施方式中，为方便起见，必要时分成多个部分或实施方式进行说明，但是，除特别明示的情况以外，它们之间并不是毫无关系的，而是一方为另一方的部分或全部变形例、详细、补充说明等关系。
另外，在以下实施方式中，在涉及到要素的数等(包含个数、数值、量、范围等)的情况下，除特别明示的情况以及原理上明确限定为特定数的情况等，不限于该特定数，可以是特定数以上也可以是特定数以下。
另外，在以下实施方式中，其结构要素(还包含要素步骤等)除特别明示的情况以及原理上明确是必须的情况等，当然不必是必须的。
另外，在以下实施方式中，关于结构要素等，当涉及到“由a组成”、“由a构成”、“具有a”、“包括a”时，除特别明示仅为该要素的情况等，当然不排除除此以外的要素。同样地，在以下实施方式中，当涉及到结构要素等的形状、位置关系等时，除特别明示的情况以及原理上明确不成立的情况等，还包含实质上与其形状等近似或类似的情况等。关于这一点，上述数值及范围等也是同样的。
以下，基于附图详细说明实施方式。此外，在用于说明实施方式的全部附图中，对具有相同性能的部件标注相同附图标记，并省略其重复的说明。另外，存在为了易于理解附图而在俯视图中也标注了剖面线的情况。
(实施方式)
图1是表示实施方式的半导体器件的构造的一例的立体图，图2是表示图1的半导体器件的表面侧的构造的一例的俯视图，图3是表示图1的半导体器件的侧面侧的构造的一例的侧视图，图4是表示图1的半导体器件的背面侧的构造的一例的仰视图，图5是透过封固体而示出图1的半导体器件的构造的一例的俯视图。另外，图6是表示沿图5的a-a线剖切得到的构造的一例的剖视图，图7是表示沿图5的b-b线剖切得到的构造的一例的剖视图，图8是表示沿图5的c-c线剖切得到的构造的一例的剖视图，图9是表示沿图5的d-d线剖切得到的构造的一例的剖视图。而且，图10是表示沿图5的e-e线剖切得到的构造的一例的剖视图，图11是表示图5的a-a线处的引线截面构造和电镀层构造的一例的局部剖视图及局部放大剖视图，图12是表示图5的b-b线处的引线截面构造和电镀层构造的一例的局部剖视图及局部放大剖视图。
图1～图5所示的本实施方式的半导体器件是使用引线框架而组装的树脂封固型的半导体封装(以后，仅称作封装)7，针对半导体芯片与引线的电连接使用了粗细(直径)两种大小的导线(细线)。
在本实施方式中，作为上述封装7的一例，列举设有七条输出管脚(输出引线)的ipd(智能功率器件)进行说明。ipd是主要用作车载用等的功率器件用的封装7，但在封装7中，为了减少接通电阻，对于输出侧(mos侧)用的内部连接布线，也为了减少电阻而流通大电流，使用尽可能粗(直径大)的导线，另一方面，由于控制电路侧仅能流通信号程度的微弱电流，所以使用细(直径小)的导线。
即，在本实施方式的封装7中，使用了：对控制电路用的信号等使用的细(直径小)的第1导线、和与输出侧(mos侧)的内部连接布线连接并流过大电流的粗(直径大)的第2导线。
说明图1～图5所示的封装7的构造，包括：形成有半导体元件(mos和其控制电路等半导体集成电路)的半导体芯片1；搭载有半导体芯片1的芯片焊盘3a；在芯片焊盘3a的侧旁并列配置的多条(在此为七条)引线；以及将半导体芯片1的电极焊盘1c和多条引线电连接的多条导线6。
此外，如图5所示，在半导体芯片1的表面1a(参照图6、7)设有多个电极焊盘1c，这些多个电极焊盘1c包含多个第1电极焊盘1ca和多个第2电极焊盘1cb。
另外，多条引线分别包含内引线3b、和与该内引线3b一体形成且构成输出管脚(外部端子)的外引线3c，而且，多条内引线3b包含第1引线3ba和第2引线3bb。
另外，多条导线6包含直径小的(细的)第1导线即au导线6a、和直径比au导线6a大的(粗的)第2导线即al导线6b。在此，au导线6a是以au为主成分的导线，作为一例为au-pd导线，但也可以使用cu导线等。au导线6a的直径为例如23μm左右。另一方面，al导线6b的直径为例如300μm左右。
此外，半导体芯片1、多条第1引线3ba和第2引线3bb、多条au导线6a和al导线6b、以及芯片焊盘3a的一部分被由封固用树脂构成的封固体4封固。
另外，芯片焊盘3a如图6、7所示那样具有上表面3aa和其相反侧的下表面3ab，半导体芯片1隔着芯片焊接材料5而搭载在芯片焊盘3a的上表面3aa。芯片焊接材料5为例如焊锡。
另外，芯片焊盘3a的上表面3aa如图5所示那样为大致四边形，包括：与多条内引线3b的引线列相对的第1边3ac；与第1边3ac交叉并且彼此相对的第2边3ad及第4边3af；和与第1边3ac相对的第3边3ae。
此外，芯片焊盘3a在其第1边3ac上与悬垂引线3d一体形成，由此，被悬垂引线3d支承。悬垂引线3d配置在多条内引线3b的引线列的中央。
另外，芯片焊盘3a在其第3边3ae上与散热板3e一体形成，如图2～图5所示，散热板3e从封固体4露出。而且，如图4所示，芯片焊盘3a的下表面3ab也在封固体4的背面4a露出。
像这样，由于设有从封固体4露出的散热板3e，并且芯片焊盘3a的下表面3ab也在封固体4的背面4a露出，所以能够将由半导体芯片1产生的热从散热板3e和芯片焊盘3a的下表面3ab散放出，从而能够提高封装7的散热性。
另外，半导体芯片1具有表面(主面)1a和其相反侧的背面1b，在表面1a如图5所示那样形成有多个电极焊盘1c。因此，如图6所示，半导体芯片1以其背面1b与芯片焊盘3a的上表面3aa相对的方式隔着芯片焊接材料5而搭载在芯片焊盘3a上。
此外，关于在半导体芯片1的表面1a形成的多个电极焊盘1c中的图5所示的第2电极焊盘1cb，由于要流过大电流，所以其面积也确保得较大，另一方面，多个第1电极焊盘1ca与第2电极焊盘1cb相比分别为极小面积的焊盘。
因此，半导体芯片1的多个电极焊盘1c中的第1电极焊盘1ca和多条内引线3b中的第1引线3ba经由细的au导线6a而电连接。
另一方面，半导体芯片1的多个电极焊盘1c中的第2电极焊盘1cb和多条内引线3b中的第2引线3bb通过粗的al导线6b而电连接。
另外，关于与第1引线3ba和第2引线3bb分别相连的多条外引线3c，除与悬垂引线3d相连的外引线3c以外，如图1及图3所示那样鸥翼状地弯曲成形，而且，全部外引线3c的表面(前端的切断面除外)如图6～图8所示那样施加有外装电镀层9。外装电镀层9为例如100％的镀锡(sn)层，同样的外装电镀层9还施加在芯片焊盘3a的下表面3ab和散热板3e的表面等、从封固体4露出的部分。
此外，芯片焊盘3a、各引线(内引线3b、外引线3c)、悬垂引线3d及散热板3e由例如铜(cu)合金或铁(fe)类合金等的板材构成。
另外，封固体4由例如环氧类热固性树脂等构成。
在本实施方式的封装7中，多条内引线3b分别如图5所示那样在芯片焊盘3a侧的前端具有导线接合部即针脚式接合部3bc，而且，各针脚式接合部3bc包括对最表面施加了第1电镀层的第1区域3bd、和对最表面施加了与第1电镀层不同的第2电镀层的第2区域3be。
而且，针脚式接合部3bc中的第2区域3be配置在芯片焊盘3a侧，另一方面，第1区域3bd配置在比第2区域3be远离芯片焊盘3a的位置。
即，在各针脚式接合部3bc，在芯片焊盘3a侧形成有对最表面施加了第2电镀层的第2区域3be，在封固体4的周缘部侧形成有对最表面施加了第1电镀层的第1区域3bd。
另外，在针脚式接合部3bc的第1区域3bd电连接有au导线6a，另一方面，在第2区域3be电连接有al导线6b。
因此，在第1区域3bd的最表面，如图11所示，作为第1电镀层，为了确保与au导线6a的连接良好而施加ag镀层8b，另一方面，在芯片焊盘3a侧的第2区域3be的最表面，如图12所示，作为第2电镀层，为了确保与al导线6b的连接良好而施加ni镀层8a。
此外，在各内引线3b上，如图11及图12的各自放大剖视图所示，在针脚式接合部3bc的第1区域3bd层叠有ag镀层(第1电镀层)8b和ni镀层(第2电镀层)8a，在ag镀层8b的下层配置有ni镀层8a。而且，ni镀层8a在第1区域3bd和第2区域3be双方范围内配置，在芯片焊盘3a侧的第2区域3be，为仅形成有ni镀层8a的构造。
即，在各内引线3b的针脚式接合部3bc，第1区域3bd为由下层的ni镀层8a和上层的ag镀层8b构成的双层电镀构造，与之相对，第2区域3be为仅包含ni镀层8a的单层电镀构造，ni镀层8a为形成在第1区域3bd和第2区域3be上的构造。
但是，第1区域3bd不必为双层电镀构造，只要在最表面形成有ag镀层8b则也可以为单层电镀构造。
由此，在各针脚式接合部3bc，能够在芯片焊盘3a侧的区域(第2区域3be)的最表面配置ni镀层8a，在封固体4的周缘部侧的区域(第1区域3bd)的最表面配置ag镀层8b。
此外，ag镀层8b及ni镀层8a在引线框架形成阶段的通过冲压而形成芯片焊盘3a及多条引线(内引线3b及外引线3c)之前通过条纹电镀方法而形成在后述的图15所示的引线框架3上。通过采用条纹电镀方法，能够以低成本应对al导线6b和au导线6a。
由此，如图7及图12所示，在连接粗的al导线6b的第2引线3bb的针脚式接合部3bc，由于在其前端侧配置有ni镀层8a，所以能够确保楔形接合下的有效连接区域，从而能够提高粗导线即al导线6b的导线接合的连接可靠性，并且能够确保连接可靠性。
此外，由于细的au导线6a采用球形接合，所以即使在配置于针脚式接合部3bc的封固体4的周缘部侧的ag镀层8b的区域(第1区域3bd)，如图6及图11所示，也能够朝向引线上方一边形成导线环一边进行导线接合，所以能够不与前端侧的ni镀层8a接触地形成导线环。
像这样，在各针脚式接合部3bc，能够对第2区域3be实施最适于al导线6b的ni镀层8a，并且能够对第1区域3bd实施最适于au导线6a的ag镀层8b，因此，能够提高各个导线6的连接可靠性。
另外，如图5所示，在多条内引线3b的各针脚式接合部3bc，第2区域3be的俯视观察下的面积大于第1区域3bd的俯视观察下的面积。
因此，在进行2nd接合(2ndbonding：二次接合)的各针脚式接合部3bc，能够使位于芯片焊盘侧的ni镀层8a的区域的俯视观察下的面积形成得比位于封固体4的周缘部侧的ag镀层8b的区域大。
其结果为，由于能够充分确保粗的al导线6b的2nd侧的楔形接合下的有效连接区域，所以能够进一步提高楔形接合下的连接性。
接下来，说明本实施方式的封装7的构造中的其他特征部分。
如图5所示，第2引线3bb的针脚式接合部3bc的芯片焊盘3a侧的第2区域3be具有比第1引线3ba的针脚式接合部3bc的第2区域3be向接近芯片焊盘3a的方向延伸的延伸部3bba。
像这样，通过在第2引线3bb的针脚式接合部3bc的第2区域3be设置延伸部3bba，能够在对al导线6b进行楔形接合时作为通过后述的图17的夹持器12按压第2引线3bb时的夹持区域而使用，从而能够充分确保导线接合(楔形接合)时的夹持区域。
另外，芯片焊盘3a在与该第2引线3bb的延伸部3bba相对的位置具有切缺部3ag。该切缺部3ag根据与其相对配置的第2引线3bb的延伸部3bba的形状在俯视观察下将芯片焊盘3a的上表面3aa的角部倾斜地切缺而成。
此外，芯片焊盘3a的切缺部3ag在芯片焊盘3a的上表面3aa以不会对其芯片搭载能力带来影响的程度将芯片焊盘3a切缺而成。在此，不会对芯片焊盘3a的芯片搭载能力带来影响的程度是指，在俯视观察时半导体芯片1不会从芯片焊盘3a突出的程度。
像这样，通过与第2引线3bb的延伸部3bba的形状对应地在芯片焊盘3a的角部形成切缺部3ag，能够避免第2引线3bb与芯片焊盘3a的接触。
另外，如图5所示，在本实施方式的封装7中，由多条内引线3b组成的引线列和芯片焊盘3a的第1边3ac相对配置。即，七条内引线3b全部与芯片焊盘3a的一条边即第1边3ac相对，且排列成一列地配置。这是为了在使相邻引线间的间隔尽可能紧凑的状态下配置七条内引线3b，其结果为，成为能够不增大封装尺寸地增加输出引线的条数而谋求实现高性能化的构造。
另外，在封装7中，在由多条内引线3b组成的引线列的中心配置有支承芯片焊盘3a的悬垂引线3d，而且关于第1引线3ba的针脚式接合部3bc的第1区域3bd，第1区域3bd的宽度方向的中心线3baa比第1引线3ba的宽度方向的中心线3bab位于悬垂引线3d侧。
即，第1引线3ba随着从封固体4的周缘部侧趋向于芯片焊盘3a侧而呈在俯视观察下向悬垂引线3d侧弯曲的形状，其结果为，第1引线3ba的第1区域3bd的中心线3baa在俯视观察下比第1引线3ba的宽度方向的中心线3bab位于悬垂引线3d侧。也就是说，在悬垂引线3d的两侧，各第1引线3ba的各自第1区域3bd靠近芯片焊盘3a侧而配置。
由此，能够使连接粗的al导线6b的针脚式接合部3bc的第2区域3be的面积在引线的宽度方向上形成得较大。尤其在由七条内引线3b组成的引线列中，两条第2引线3bb分别配置在上述引线列的两端。
由此，在上述引线列的两端，在各个单侧没有配置相邻引线，因此，能够使针脚式接合部3bc相对于引线的宽度方向形成得较大。
其结果为，在针脚式接合部3bc的第2区域3be，能够提高粗的al导线6b与针脚式接合部3bc的第2区域3be的连接可靠性。
另外，在本实施方式的封装7中，如图9所示，在芯片焊盘3a的第1边3ac侧的侧面和第3边3ae侧的侧面设有突起部3ah。而且，如图10所示，在芯片焊盘3a的第2边3ad侧的侧面和第4边3af侧的侧面设有突起部3ai。
像这样，通过在芯片焊盘3a的各侧面设置突起部3ah、突起部3ai，能够提高与封固用树脂(封固体4)的啮合，从而能够抑制或防止芯片焊盘3a从封固体4脱落。
另外，在图5所示的与散热板3e的接合部3am，如图6及图7所示，设有凹部3aj和v槽3ak，而且在凹部3aj内形成有突起部3aja，其中，散热板3e与芯片焊盘3a的第3边3ae侧的侧面相连。
像这样，通过在连接芯片焊盘3a和散热板3e的接合部3am设置凹部3aj和v槽3ak，能够提高与封固用树脂(封固体4)的啮合，从而能够抑制或防止芯片焊盘3a及散热板3e向引线延伸方向的移动。而且，通过在凹部3aj内形成突起部3aja，能够抑制或防止散热板3e从封固体4偏离或脱落。
接下来，按照图13所示的组装流程来说明本实施方式的半导体器件(封装7)的组装。
图13是表示图1的半导体器件的组装顺序的一例的流程图，图14是表示在图13的组装中使用的引线框架的电镀层形成方法的一例的生产流程图。而且，图15是表示在图13的组装中使用的引线框架的构造的一例的局部俯视图，图16是表示图1的半导体器件的组装的粗导线的导线接合工序中的夹持区域的一例的局部放大俯视图，图17是表示按压图16的夹持区域而对粗导线进行导线接合的状态的一例的局部放大俯视图。
首先，使用图14说明向本实施方式的引线框架3的ni镀层8a和ag镀层8b的形成方法。
关于在本实施方式的半导体器件(封装7)的组装中使用的引线框架3，在通过冲压形成芯片焊盘3a和多条引线(内引线3b及外引线3c)之前，通过条纹电镀方法在期望部位形成ni镀层8a及ag镀层8b。
此外，条纹电镀方法为，在引线材料(引线框架3)的表面，以规定宽度沿引线材料的长度方向带状地局部形成电镀层的方法。
首先，进行图14的步骤s101所示的遮蔽胶带贴付。在此，引线框架3线圈状地卷绕，对线圈状地卷绕状态下的引线框架3进行电镀层形成。此时，在不施加电镀层的部位贴付遮蔽胶带10。也就是说，以使要施加电镀层的部位开口的方式在引线框架3上贴付遮蔽胶带10。
然后，进行步骤s102所示的ni镀层形成。在此，在没有贴付遮蔽胶带10的开口部形成ni镀层8a。
然后，进行步骤s103所示的遮蔽胶带贴付。在此，以仅使ni镀层8a上的要形成ag镀层8b的部位开口的方式在ni镀层8a的一部分上和遮蔽胶带10上贴付遮蔽胶带11。
然后，进行步骤s104所示的ag镀层形成。在此，在没有贴付遮蔽胶带10和遮蔽胶带11的ni镀层8a上的开口部形成ag镀层8b。
由此，成为在ni镀层8a的一部分上形成有ag镀层8b的状态。
然后，进行步骤s105所示的遮蔽胶带剥离。在此，从引线框架3将遮蔽胶带10和遮蔽胶带11全部剥离。由此，在引线框架3上的期望部位形成ni镀层8a且在ni镀层8a的一部分的上层形成ag镀层8b。
然后，进行步骤s106所示的冲压，从而形成图15所示那样的形成有芯片焊盘3a和多条引线(内引线3b、外引线3c及悬垂引线3d等)的引线框架3。
此时，如图15所示，呈如下状态：在各内引线3b的各自的针脚式接合部3bc的第1区域3bd的最表面形成有ag镀层8b，另一方面，在针脚式接合部3bc的第2区域3be的最表面形成有ni镀层8a。由此，准备了如下引线框架3，该引线框架3包括具有上表面3aa的芯片焊盘3a、和在芯片焊盘3a的侧旁并列配置且分别在芯片焊盘3a侧的前端具有针脚式接合部(导线接合部)3bc的多条引线(内引线3b及外引线3c)，而且在各针脚式接合部3bc形成有ni镀层8a和ag镀层8b。
另一方面，在与形成引线框架3不同的工序中进行图13的步骤s1所示的晶片贴付，然后，进行步骤s2的晶片切割，从而获取合格的半导体芯片1。
然后，进行步骤s3的芯片焊接。在此，如图5及图6所示，将具有表面1a和在表面1a形成的多个电极焊盘1c的半导体芯片1搭载在芯片焊盘3a的上表面3aa。
此时，隔着焊锡等芯片焊接材料5将半导体芯片1搭载在芯片焊盘3a上。
然后，实施步骤s4的al导线接合。在此，通过al导线6b将半导体芯片1的多个电极焊盘1c中的第2电极焊盘1cb和多条内引线3b中的第2引线3bb电连接。
此外，多条内引线3b各自的针脚式接合部3bc包括配置在芯片焊盘3a侧的第2区域3be、和配置在比第2区域3be远离芯片焊盘3a的位置的第1区域3bd，而且在各针脚式接合部3bc的第1区域3bd的最表面形成有ag镀层8b，另一方面，在各针脚式接合部3bc的第2区域3be的最表面形成有ni镀层8a。
另外，第2引线3bb的针脚式接合部3bc的第2区域3be具有比第1引线3ba的针脚式接合部3bc的第2区域3be向接近芯片焊盘3a的方向延伸的延伸部3bba。
因此，在通过al导线6b将半导体芯片1的第2电极焊盘1cb和第2引线3bb电连接时，如图17所示在通过夹持器12按压图16所示的第2引线3bb的针脚式接合部3bc的第2区域3be的延伸部3bba的状态下进行连接。
详细而言，在如图17所示那样通过夹持器12分别按压图16所示的第2引线3bb的针脚式接合部3bc的第2区域3be的延伸部3bba的夹持区域a(网状线部)、和第1区域3bd的夹持区域b(网状线部)的状态下，通过楔形接合对al导线6b进行连接。此外，图16及图17所示的区域c为在接合时被楔形工具(wedgetool)按压的部位。
由此，由于也能够对al导线6b施加充分的超声波，所以能够提高al导线6b与第2引线3bb的连接可靠性。
然后，实施步骤s5的au导线接合。在此，如图5及图6所示，通过au导线6a将半导体芯片1的多个电极焊盘1c中的第1电极焊盘1ca、和多条内引线3b中的第1引线3ba的第1区域3bd电连接。此时的导线接合为球形接合。
即，通过球形接合经由au导线6a将半导体芯片1的第1电极焊盘1ca和第1引线3ba的针脚式接合部3bc的第1区域3bd电连接。也就是说，在2nd侧，使au导线6a与第1引线3ba的针脚式接合部3bc的第1区域3bd的ag镀层8b连接。
在导线接合后，进行步骤s6的树脂封入(树脂模塑)。在此，通过封固用树脂将多条内引线3b、悬垂引线3d、芯片焊盘3a的一部分、半导体芯片1、多条第1引线3ba及第2引线3bb封入而形成封固体4。
然后，进行步骤s7所示的高温保管。在此，通过烘烤(bake)处理使封固体4固化。
然后，进行步骤s8所示的系杆切断(tie-barcut)。在此，切断图15所示的引线框架3的系杆3f而使外引线3c各自分离。
然后，进行步骤s9所示的电镀层形成，在从封固体4突出的多条外引线3c的表面形成外装电镀层9，而且在电镀层形成后，进行步骤s10所示的单片分离而切断各外引线3c及悬垂引线3d，并且使各外引线3c鸥翼状地弯曲成形。
然后，进行步骤s11所示的特性筛选。在此，对组装好的封装7进行电特性检查，并进行合格品、不合格品的判断。
在特性筛选后，对判断成合格品的封装7进行步骤s12所示的盖章。在此，在图1所示的封固体4的表面，对例如产品的型号等信息进行标记(盖章)。
在盖章后，通过步骤s13的自动外观进行封装7的外观检查。
然后，进行步骤s14所示的卷带，之后进行步骤s15所示的卷带外观而进行卷带状态的外观检查。
然后，进行步骤s16所示的特性检查，之后进行步骤s17所示的包装。在包装后，进行步骤s18所示的包装检查及步骤s19所示的入库，然后出货。
根据本实施方式的半导体器件(封装7)及其制造方法，能够得到以下效果。即，多条内引线3b的各针脚式接合部3bc包括对最表面施加了ag镀层8b的第1区域3bd、和对最表面施加了ni镀层8a的第2区域3be。而且，第2区域3be配置在芯片焊盘3a侧，并且第1区域3bd配置在位于比第2区域3be远离芯片焊盘3a的位置(封固体4的周缘部侧)，因此，能够使粗的al导线6b连接到第2引线3bb的第2区域3be上，使细的au导线6a连接到第1引线3ba的第1区域3bd上。
也就是说，在多条内引线3b各自的针脚式接合部3bc，能够通过第1区域3bd和第2区域3be区分对最表面施加的电镀层种类。即，在本实施方式中，在各针脚式接合部3bc，在芯片焊盘3a侧的第2区域3be施加有ni镀层8a，在封固体4的周缘部侧施加有ag镀层8b，像这样，能够根据导线6的种类来区分在引线的针脚式接合部3bc的第1区域3bd和第2区域3be施加的电镀层种类。
其结果为，作为在各针脚式接合部3bc形成的电镀层，能够避免仅使用au镀层这一种情况，因此，能够谋求封装7的低成本化。
另外，多条引线各自的针脚式接合部3bc包括配置在芯片焊盘3a侧的第2区域3be、和配置在远离芯片焊盘3a的位置(封固体4的周缘部侧)的第1区域3bd，第2引线3bb的第2区域3be具有比第1引线3ba的第2区域3be向接近芯片焊盘3a的方向延伸的延伸部3bba。
由此，在将粗的al导线6b楔形接合到第2引线3bb的第2区域3be时，能够在延伸部3bba上确保被夹持器12按压的夹持区域。
因此，也能够对粗的al导线6b稳定地进行导线接合，从而能够确保焊接接合性。
其结果为，能够提高封装7的可靠性。
另外，即使是使用两种直径(粗细)的导线6的封装7，也能够不改变封装尺寸地增加输出引线的条数，从而能够谋求高性能化。
上述内容为用于解决以下所示的技术课题的对策。
即，在使用细导线和粗导线这两种粗细(直径)的导线的功率类半导体器件中，为了实现高性能化，需要不改变封装尺寸地增加输出引线的条数，但该情况下，若增加引线的数量，则导致一条条引线的导线接合部(针脚式接合部)的大小缩小(变窄)。
该情况下，必须对缩窄后的有限大小的针脚式接合部接合(楔形接合)粗导线，无法充分确保用于稳定地进行接合的夹持区域(楔形接合时被按压的区域)，从而产生导线接合不稳定的技术课题。
也就是说，在将粗导线楔形接合到引线的针脚式接合部时，需要施加与导线的粗细相应大的超声波，但若不能通过夹持器牢固地按压针脚式接合部，则超声波的大能量无法充分地传递到粗导线，从而导线接合的接合性变得不稳定的可能性较高。
为此，在用于连接粗导线的引线的针脚式接合部，必须充分确保能够通过夹持器进行按压程度的夹持区域。
因此，在本实施方式的半导体器件的组装工序的导线接合(楔形接合)时，通过在第2引线3bb的针脚式接合部3bc的第2区域3be设置延伸部3bba，能够通过该延伸部3bba确保夹持区域，其结果为，也能够对粗的al导线6b稳定地进行导线接合。
由此，能够确保焊接接合性，从而能够提高封装7的可靠性。
而且，如上所述，即使是使用两种直径(粗细)的导线6的封装7，也能够不改变封装尺寸地增加输出引线的条数，从而能够谋求高性能化。
接下来说明本实施方式的变形例。
图18是表示实施方式的第1变形例的半导体器件的构造的剖视图，图19是表示实施方式的第1变形例的半导体器件的构造的剖视图。而且，图20是透过封固体而示出实施方式的第2变形例的半导体器件的构造的俯视图，图21是表示在图20的半导体器件的组装中使用的引线框架的构造的局部俯视图，图22是表示图20的半导体器件中的粗导线的接合状态的局部放大俯视图。
图18～图19所示的第1变形例为在半导体芯片1的上部层叠有半导体芯片2的构造的封装13。即，为混合搭载有两个半导体芯片1、2的封装13，例如，半导体芯片1为mosic，另一方面，半导体芯片2为控制mosic的控制ic。
在封装13中，在半导体芯片1上搭载有半导体芯片2，半导体芯片2的背面2b隔着薄膜状的粘结材料等芯片焊接材料5而与半导体芯片1的表面1a接合。
在封装13中，各个芯片间通过多条细导线(直径细的)au导线6a而电连接。
另外，如图18所示，关于上层的半导体芯片2，在其表面(主面)2a形成的电极焊盘2c经由细的au导线6a而与第1引线3ba(内引线3b)的针脚式接合部3bc的封固体4的周缘部侧的第1区域3bd电连接。另一方面，如图19所示，关于下层的半导体芯片1，其表面1a的电极焊盘1c经由粗的al导线6b而与第2引线3bb(内引线3b)的针脚式接合部3bc的芯片焊盘3a侧的第2区域3be电连接。
即，与封装7同样地，半导体芯片2的电极焊盘2c和第1引线3ba的针脚式接合部3bc的第1区域3bd的ag镀层8b通过细的au导线6a而电连接，另一方面，半导体芯片1的电极焊盘1c和第2引线3bb的针脚式接合部3bc的第2区域3be的ni镀层8a通过粗的al导线6b而电连接。
在这样的封装13中，也能够得到与封装7相同的效果。
即，在各针脚式接合部3bc，在芯片焊盘3a侧的第2区域3be施加有ni镀层8a，在封固体4的周缘部侧施加有ag镀层8b，像这样，能够根据导线6的种类来区分在引线的针脚式接合部3bc的第1区域3bd和第2区域3be施加的电镀层种类。
其结果为，作为在各针脚式接合部3bc形成的电镀层，能够避免仅使用au镀层这一种情况，从而能够谋求封装13的低成本化。
另外，多条引线的各针脚式接合部3bc包括配置在芯片焊盘3a侧的第2区域3be、和配置在远离芯片焊盘3a的位置(封固体4的周缘部侧)的第1区域3bd，第2引线3bb的第2区域3be具有比第1引线3ba的第2区域3be向接近芯片焊盘3a的方向延伸的图16的延伸部3bba。
由此，在将粗的al导线6b楔形接合到第2引线3bb的第2区域3be时，能够在延伸部3bba确保被夹持器12按压的夹持区域。
因此，与封装7同样地，也能够对粗的al导线6b稳定地进行导线接合，从而能够确保焊接接合性。
其结果为，能够提高封装13的可靠性。
而且，即使是使用两种直径(粗细)的导线6的封装13，也能够不改变封装尺寸地增加输出引线的条数，从而能够谋求高性能化。
接下来，图20～图22所示的第2变形例与图1～图5所示的封装7同样地，为仅搭载有一个半导体芯片1的功率类封装14。
在封装14中，第2引线3bb的延伸部3bba在与芯片焊盘3a的切缺部3ag相对的位置，具有以相对于芯片焊盘3a的与第2引线3bb相对的第1边3ac在俯视观察下倾斜的方式设置的倾斜部3bbb。即，在第2引线3bb的针脚式接合部3bc的第2区域3be的延伸部3bba设有倾斜部3bbb。
像这样，在第2引线3bb的针脚式接合部3bc的第2区域3be的延伸部3bba形成有倾斜部3bbb，另一方面，在与该倾斜部3bbb对应的芯片焊盘3a的角部形成有切缺部3ag，由此，能够可靠地避免第2引线3bb与芯片焊盘3a的接触。
另外，如图22所示，粗的al导线6b以在俯视观察下横截第2引线3bb的延伸部3bba的倾斜部3bbb的方式配置。
其通过使al导线6b从半导体芯片1的第2电极焊盘1cb朝向第2引线3bb末端扩开地配置，而能够以横截第2引线3bb的延伸部3bba的倾斜部3bbb的方式配置。
其结果为，第2引线3bb的延伸部3bba的倾斜部3bbb配置在al导线6b的下部(图22的d部(斜线部))，因此，能够将al导线6b的第2引线3bb的针脚式接合部3bc处的连接部的面积确保得较大，从而能够进一步提高al导线6b与第2引线3bb的连接可靠性。
此外，关于通过封装14而得到的其他效果，由于与封装7和封装13相同，所以省略其重复说明。
以上，根据发明的实施方式具体说明了本发明人所完成的发明，但本发明不限定于上述发明的实施方式，当然在不脱离其要旨的范围内能够进行各种变更。
例如，在上述实施方式中，说明了半导体器件(封装7、13、14)中的输出引线的条数为七条的情况，当然输出引线的条数也可以为八条以上。
另外，在上述实施方式中，说明了在上述半导体器件中芯片焊盘3a的下表面3ab在封固体4的背面4a露出的构造的情况，但上述半导体器件也可以是芯片焊盘3a的下表面3ab(或一部分)不从封固体4露出的构造。